DE102008022540A1 - Verfahren zum Layout von Masken und Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents
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Abstract
Es werden ein Verfahren zum Layout von Masken und ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung bereitgestellt. Das Halbleiterbauelement kann ein Haupt-Muster, ein erstes Dummy-Muster und ein zweites Dummy-Muster enthalten. Das Haupt-Muster kann auf einem Substrat angeordnet sein. Das erste Dummy-Muster und das zweite Dummy-Muster können an Seiten des Haupt-Musters angeordnet sein. Das erste Dummy-Muster kann einen inneren offenen Bereich haben. Das zweite Dummy-Muster kann auf dem inneren offenen Bereich des ersten Dummy-Musters so angeordnet werden, dass das erste Dummy-Muster das zweite Dummy-Muster umgibt.
Description
- HINTERGRUND
- Ein Halbleiterbauelement umfasst im Allgemeinen eine Mehrschicht-Struktur. Jede der Schichten, welche die Mehrschicht-Struktur bilden, wird im Allgemeinen unter Verwendung eines Abscheidungs-Prozesses oder eines Sputter-Prozesses ausgebildet und dann unter Verwendung eines Lithografie-Prozesses mit einem Muster versehen.
- Da einige Einschränkungen des Halbleiterbauelementes durch die Differenz der Größe und der Dichte der Muster der Schichten des Halbleiterbauelementes auf dem Substrat bestehen, werden Verfahren entwickelt, bei denen ein Haupt-Muster und ein Dummy-Muster zusammen ausgebildet werden.
- KURZE ZUSAMMENFASSUNG
- Ausführungen der vorliegenden Erfindung liefern ein Masken-Layout-Verfahren und ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, wobei die Maske benutzt wird, die durch das Masken-Layout-Verfahren ausgebildet wurde. Gemäß einer Ausführung wird ein Dummy-Muster bereitgestellt, das eine neue Form hat.
- Gemäß Ausführungen des betreffenden Masken-Layout-Verfahrens können gleichmäßige Muster erzeugt werden.
- Ein Masken-Layout-Verfahren gemäß einer Ausführung der vorliegenden Erfindung ist in der Lage, die Dichte der Muster zu verbessern.
- Ein Masken-Layout-Verfahren gemäß einer Ausführung der vorliegenden Erfindung ist in der Lage, den Design- und Herstellungsprozess zu vereinfachen.
- In einer Ausführung umfasst ein Halbleiterbauelement:
Haupt-Muster auf einem Substrat;
ein erstes Dummy-Muster an einer Seite des Haupt-Musters, wobei das erste Dummy-Muster einen offenen inneren Bereich hat; und
ein zweites Dummy-Muster auf dem offenen inneren Bereich des ersten Dummy-Musters. - In einer anderen Ausführung umfasst ein Verfahren zur Herstellung eines Halbleiterbauelementes:
Ausbilden eines Haupt-Musters auf einem Substrat;
Ausbilden eines ersten Dummy-Musters, das darin einen offenen Bereich enthält, an einer Seite des Haupt-Musters; und
Ausbilden eines zweiten Dummy-Musters, so dass das zweite Dummy-Muster sich auf dem offenen Bereich des ersten Dummy-Musters befindet. - In einer weiteren anderen Ausführung umfasst ein Masken-Layout-Verfahren:
Ausbilden eines ersten Dummy-Musters, das darin einen offenen Bereich enthält; und
Ausbilden eines zweiten Dummy-Musters auf dem offenen Bereich des ersten Dummy-Musters. - Die Details einer oder mehrerer Ausführungen werden in den begleitenden Zeichnungen und der unten stehenden Beschreibung dargelegt. Weitere Eigenschaften werden aus der Beschreibung und den Zeichnungen und aus den Ansprüchen offensichtlich.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine Draufsicht eines Halbleiterbauelementes gemäß einer Ausführung. -
2 ist eine Querschnitts-Ansicht entlang der Linie I-I' in1 . -
3A bis3E sind schematische Ansichten zur Beschreibung eines Masken-Layout-Verfahrens gemäß einer Ausführung. - DETAILLIERTE BESCHREIBUNG
- Im Folgenden werden ein Verfahren zum Layout von Masken und ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben.
- In der folgenden Beschreibung versteht sich von selbst, dass wenn eine Schicht (eine Beschichtung) als "auf" einer anderen Schicht oder einem Substrat bezeichnet wird, sie direkt auf der anderen Schicht oder dem Substrat liegen kann, oder dazwischen liegende Schichten vorhanden sein können. Ferner versteht sich von selbst, dass wenn eine Schicht als "unter" ei ner anderen Schicht bezeichnet wird, sie direkt unter einer anderen Schicht liegen kann, oder eine oder mehrere dazwischen liegende Schichten vorhanden sein können. Zusätzlich dazu versteht sich von selbst, dass wenn eine Schicht als "zwischen" zwei Schichten bezeichnet wird, sie die einzige Schicht zwischen den Schichten sein kann, oder ein oder mehrere dazwischen liegende Schichten vorhanden sein können.
- Mit Bezug auf die
1 und2 kann ein Halbleiterbauelement gemäß einer Ausführung Haupt-Muster101 , erste Dummy-Muster102 und zweite Dummy-Muster103 enthalten. Die Haupt-Muster101 können auf einem Substrat angeordnet sein. Die ersten Dummy-Muster102 und die zweiten Dummy-Muster103 können an Seiten des Haupt-Musters101 angeordnet sein. Die ersten Dummy-Muster102 können so bereitgestellt werden, dass sie die zweiten Dummy-Muster103 umgeben. Das heißt, ein erstes Dummy-Muster102 wird bereitgestellt, um ein zweites Dummy-Muster103 zu umgeben. In einer Ausführung umgibt das erste Dummy-Muster102 das zweite Dummy-Muster103 in der Schicht unter dem zweiten Dummy-Muster103 . - Hier kann das erste Dummy-Muster die Form eines Ringes haben. In einer Ausführung kann das erste Dummy-Muster
102 vier verbundene Seitenbereiche und eine offene Fläche dazwischen haben. - In einer Ausführung kann das erste Dummy-Muster
102 ein Dummy-Muster einer aktiven Schicht sein, und das zweite Dummy-Muster103 kann ein Dummy-Muster einer Poly-Schicht sein, das auf dem Dummy-Muster der aktiven Schicht ausgebildet ist. - Weil in vielen Ausführungen der vorliegenden Erfindung das erste Dummy-Muster
102 das zweite Dummy-Muster103 umgibt, kann die Gleichmäßigkeit der Muster verbessert werden. - Gemäß einer Ausführung können, da das erste Dummy-Muster
102 das zweite Dummy-Muster103 umgibt, Strukturen der Dummy-Muster stark sein. - Weil die Gleichmäßigkeit der Muster sichergestellt werden kann, ist ein kritischer Durchmesser (CD) jedes der Muster regelmäßig.
- Gemäß vielen Ausführungen bildet das erste bereitgestellte Dummy-Muster
102 , das das zweite Dummy-Muster103 umgibt, einen Satz. Daher können Masken-Layout und Herstellungsprozesse vereinfacht werden. - Im Folgenden wird ein Verfahren zur Herstellung des Halbleiterbauelementes gemäß einer Ausführung mit Bezug auf die
1 und2 beschrieben. - Ein Haupt-Muster
101 kann auf einem Substrat100 ausgebildet werden. Das Haupt-Muster101 kann ein Muster der aktiven Schicht, ein Poly-Muster, ein Metall-Muster und/oder ein Kontakt-Muster enthalten. Obwohl das Haupt-Muster101 in der ersten Ausführung als Muster der aktiven Schicht gezeigt wird, sind Implementationen nicht hierauf begrenzt. Ein erstes Dummy-Muster102 , das einen inneren Flächenbereich umfasst, kann an einer Seite des Haupt-Musters101 ausgebildet werden. Das Ausbilden des Haupt-Musters101 und das Ausbilden des ersten Dummy-Musters102 kann zu unterschiedlichen Zeiten unter Verwendung jeweils unterschiedlicher Masken durchgeführt werden. In anderen Implementationen kann das Ausbilden des Haupt- Musters101 und das Ausbilden des ersten Dummy-Musters102 gleichzeitig unter Verwendung einer Maske durchgeführt werden. - Das erste Dummy-Muster
102 kann die Form eines Ringes mit einer offenen Fläche im Inneren haben. Die Form des ersten Dummy-Musters102 ist jedoch nicht auf die Ringform beschränkt. Zum Beispiel kann der offene Bereich einen Versatz von der Mitte des ersten Dummy-Musters haben. - Ein zweites Dummy-Muster
103 kann so ausgebildet werden, dass das zweite Dummy-Muster103 auf dem offenen inneren Bereich des ersten Dummy-Musters102 angeordnet ist. - Ein Zwischenschicht-Dielektrikum kann auf dem Substrat
100 ausgebildet werden, das das zweite Dummy-Muster103 enthält. - Obwohl das erste Dummy-Muster
102 als Dummy-Muster der aktiven Schicht beschrieben wurde, und das zweite Dummy-Muster103 als Poly-Dummy-Muster beschrieben wurde, sind die Ausführungen nicht darauf beschränkt. - Die
3A bis3E sind schematische Darstellungen eines Verfahrens zum Masken-Layout gemäß einer Ausführung. - Mit Bezug auf
3C kann ein erstes Dummy-Muster102 , das einen inneren Bereich enthält, in einem Verfahren zum Layout von Masken gemäß einer Ausführung der vorliegenden Erfindung ausgebildet werden. - Um das erste Dummy-Muster
102 für ein Masken-Layout auszubilden, kann ein erstes Eltern-Dummy-Muster102a , wie in3A gezeigt, in einem Layout-Software-Werkzeug erzeugt werden. - Ein anderes Eltern-Dummy-Muster
102a kann geschrumpft werden, um ein drittes Dummy-Muster103a auszubilden, wie in3B gezeigt. - Mit Bezug auf
3C können das erste Eltern-Dummy-Muster102a und das dritte Dummy-Muster103 aufgebaut werden, um einen Teil zu entfernen, an dem das erste Eltern-Dummy-Muster102a das dritte Dummy-Muster103a überlappt, so dass das erste Dummy-Muster102 ausgebildet wird. Jedes verfügbare Software-Werkzeug zum Kombinieren der Muster und zum Entfernen eines Teils des ersten Eltern-Dummy-Musters102a kann benutzt werden. - Das erste Dummy-Muster
102 enthält nun einen inneren Bereich darin. - Das zweite Dummy-Muster
103 kann ausgebildet werden, wie in3D gezeigt. - Um das zweite Dummy-Muster
103 auszubilden, kann das dritte Dummy-Muster103a geschrumpft werden. - Folglich kann, während Dummy-Muster, die auf jeweils verschiedenen Schichten ausgebildet werden, entworfen werden, das dritte Dummy-Muster
103a , das zum Ausbilden des ersten Dummy-Musters102 benutzt wird, wiederholt benutzt werden, ohne dass ein zusätzlicher Prozess zum Design eines Dummy-Musters benötigt wird. Daher können Masken-Layout-Prozesse einfach und genau sein und das Datenaufkommen kann verringert werden. - Beim Design des Layouts der Schichten wird das zweite Dummy-Muster
103 auf dem inneren Bereich des ersten Dummy-Musters102 angeordnet, wie in3E gezeigt. - Nachdem das zweite Dummy-Muster
103 auf dem inneren Bereich des ersten Dummy-Musters102 angeordnet wurde, kann das zweite Dummy-Muster103 durch ein Dummy-Muster ersetzt werden, das einen Typ hat, der sich von dem des ersten Dummy-Musters102 unterscheidet. - Zum Beispiel kann das erste Dummy-Muster
102 ein aktives Dummy-Muster sein, und das zweite Dummy-Muster103 kann ein Poly-Dummy-Muster sein. Daher kann ein Muster vom Typ für aktive Schichten, das ursprünglich für das zweite Dummy-Muster102 erzeugt wurde, als ein drittes Dummy-Muster103 geschrumpft wurde, durch eine Auswahl eines Musters vom Poly-Typ ersetzt werden, nachdem das geschrumpfte dritte Dummy-Muster auf dem inneren Bereich des ersten Dummy-Musters102 angeordnet wurde. - In einer alternativen Ausführung kann das zweite Dummy-Muster
103 durch ein Dummy-Muster ersetzt werden, das einen Typ hat, des sich von dem des ersten Dummy-Musters102 unterscheidet, bevor das zweite Dummy-Muster103 auf dem inneren Bereich des ersten Dummy-Musters102 angeordnet wird. - Gemäß Ausführungen der vorliegenden Erfindung, kann, da das erste Dummy-Muster
102 die zweiten Dummy-Muster103 umgibt, die Gleichmäßigkeit der Muster sehr verbessert werden. - Zusätzlich dazu kann das erste Dummy-Muster
102 , das das zweite Dummy-Muster103 umgibt, einen Satz bilden. Folglich kann das Datenaufkommen beim Design des Dummy-Musters minimiert werden. - Ferner kann, da das erste Dummy-Muster
102 die zweiten Dummy-Muster103 umgibt, um einen Satz zu bilden, der Prozess des Masken-Layouts vereinfacht werden. - Gemäß Ausführungen können, da das erste Dummy-Muster
102 die zweiten Dummy-Muster103 umgibt, Strukturen der Dummy-Muster fest sein. - Gemäß einer Ausführung kann, da die Gleichmäßigkeit der Dummy-Muster sichergestellt ist, eine kritische Abmessung (CD) jedes der Muster regelmäßig sein.
- In der vorliegenden Beschreibung bedeutet jeder Verweis auf "eine Ausführung", "Ausführung", "Ausführungsbeispiel", usw., dass ein spezielles Merkmal, eine Struktur oder ein Kennmerkmal, welches, bzw. welche in Verbindung mit der Ausführung beschrieben wird, in mindestens einer Ausführung der Erfindung enthalten ist. Das Auftreten derartiger Ausdrucksweisen an verschiedenen Stellen in der Beschreibung verweist nicht notwendig sämtlich auf die gleiche Ausführung. Ferner sei bemerkt, dass, wenn ein besonderes Merkmal, eine Struktur oder ein Kennmerkmal in Verbindung mit einer beliebigen Ausführung beschrieben wird, es sich innerhalb des Bereichs der Möglichkeiten eines Fachkundigen befindet, ein derartiges Merkmal, eine Struktur oder ein Kennmerkmal in Verbindung mit anderen der Ausführungen zu bewirken.
- Obwohl Ausführungen mit Bezug auf eine Anzahl beispielhafter Ausführungen beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachkundige entworfen werden können, welche unter Prinzip und Schutzumfang der vorliegenden Offenbarung fallen. Insbesondere sind viele Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Schutzumfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwand lungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachkundige ersichtlich.
Claims (18)
- Ein Halbleiterbauelement, umfassend: ein Haupt-Muster auf einem Substrat; ein erstes Dummy-Muster an einer Seite des Haupt-Musters, wobei das erste Dummy-Muster einen offenen Bereich hat; und ein zweites Dummy-Muster auf dem offenen Bereich des ersten Dummy-Musters.
- Das Halbleiterbauelement gemäß Anspruch 1, wobei das erste Dummy-Muster das zweite Dummy-Muster umgibt.
- Das Halbleiterbauelement gemäß einem der Ansprüche 1 bis 2, wobei das erste Dummy-Muster die Form eines Ringes hat.
- Das Halbleiterbauelement gemäß einem der Ansprüche 1 bis 3, wobei das zweite Dummy-Muster eine Form hat, die kleiner ist als der offene Bereich des ersten Dummy-Musters.
- Das Halbleiterbauelement gemäß einem der Ansprüche 1 bis 4, wobei das erste Dummy-Muster ein Dummy-Muster einer aktiven Schicht ist, und das zweite Dummy-Muster ein Poly-Dummy-Muster ist.
- Ein Verfahren zur Herstellung eines Halbleiterbauelementes, umfassend: Ausbilden eines Haupt-Musters auf einem Substrat; Ausbilden eines ersten Dummy-Musters, das einen offenen Bereich darin enthält, an einer Seite des Haupt-Musters; und Ausbilden eines zweiten Dummy-Musters, so dass das zweite Dummy-Muster auf dem offenen Bereich des ersten Dummy-Musters angeordnet ist.
- Das Verfahren gemäß Anspruch 6, wobei das Haupt-Muster und das erste Dummy-Muster gleichzeitig auf dem Substrat ausgebildet werden.
- Das Verfahren gemäß einem der Ansprüche 6 bis 7, wobei das erste Dummy-Muster die Form eines Ringes hat.
- Das Verfahren gemäß einem der Ansprüche 6 bis 8, wobei das erste Dummy-Muster ein Dummy-Muster einer aktiven Schicht ist, und das zweite Dummy-Muster ein Poly-Dummy-Muster ist.
- Ein Verfahren zum Layout von Masken, umfassend: Ausbilden eines ersten Dummy-Musters, das einen offenen Bereich darin enthält; und Ausbilden eines zweiten Dummy-Musters in dem offenen Bereich des ersten Dummy-Musters.
- Das Verfahren zum Layout von Masken gemäß Anspruch 10, wobei das Ausbilden des ersten Dummy-Musters folgendes umfasst: Ausbilden eines ersten Eltern-Dummy-Musters; Schrumpfen eines zweiten Eltern-Dummy-Musters, um ein drittes Dummy-Muster auszubilden; und Aufbauen des dritten Dummy-Musters und des ersten Eltern-Dummy-Musters, um einen Teil zu entfernen, in dem das erste Eltern-Dummy-Muster das dritte Dummy-Muster überlappt, wodurch das erste Dummy-Muster ausgebildet wird.
- Das Verfahren zum Layout von Masken gemäß Anspruch 11, wobei das Ausbilden des zweiten Dummy-Musters folgendes umfasst: Schrumpfen eines dritten Eltern-Dummy-Musters; und Anordnen des geschrumpften dritten Eltern-Dummy-Musters in dem offenen Bereich des ersten Dummy-Musters.
- Das Verfahren zum Layout von Masken gemäß Anspruch 12, wobei das Schrumpfen des dritten Eltern-Dummy-Musters das Schrumpfen des dritten Eltern-Dummy-Musters, um ein anderes drittes Dummy-Muster auszubilden, und dann das Schrumpfen des anderen dritten Dummy-Musters, um das zweite Dummy-Muster auszubilden, umfasst.
- Das Verfahren zum Layout von Masken gemäß Anspruch 12, das ferner das Ersetzen des geschrumpften dritten Eltern-Dummy-Musters durch einen Muster-Typ, der sich von dem des ersten Dummy-Musters unterscheidet, umfasst.
- Das Verfahren zum Layout von Masken gemäß Anspruch 14, wobei das Ersetzen des geschrumpften dritten Eltern-Dummy-Musters durch einen Muster-Typ, der sich von dem des ersten Dummy-Musters unterscheidet, durchgeführt wird, nachdem das geschrumpfte dritte Eltern-Dummy-Muster in dem offenen Bereich des ersten Dummy-Musters angeordnet wurde.
- Das Verfahren zum Layout von Masken gemäß Anspruch 14, wobei das Ersetzen des geschrumpften dritten Eltern-Dummy- Musters durch einen Muster-Typ, der sich von dem des ersten Dummy-Musters unterscheidet, durchgeführt wird, bevor das geschrumpfte dritte Eltern-Dummy-Muster in dem offenen Bereich des ersten Dummy-Musters angeordnet wird.
- Das Verfahren zum Layout von Masken gemäß einem der Ansprüche 10 bis 16, wobei der Muster-Typ des ersten Dummy-Musters ein Dummy-Muster einer aktiven Schicht ist, und der Muster-Typ des zweiten Dummy-Musters ein Poly-Typ-Dummy-Muster ist.
- Das Verfahren zum Layout von Masken gemäß einem der Ansprüche 10 bis 17, wobei das erste Dummy-Muster die Form eines Ringes hat.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2007-0045622 | 2007-05-10 | ||
KR1020070045622A KR100872721B1 (ko) | 2007-05-10 | 2007-05-10 | 마스크의 설계방법과 반도체 소자 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102008022540A1 true DE102008022540A1 (de) | 2008-11-20 |
Family
ID=39869020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008022540A Withdrawn DE102008022540A1 (de) | 2007-05-10 | 2008-05-07 | Verfahren zum Layout von Masken und Halbleiterbauelement und Verfahren zu dessen Herstellung |
Country Status (6)
Country | Link |
---|---|
US (1) | US7951652B2 (de) |
JP (1) | JP2008283190A (de) |
KR (1) | KR100872721B1 (de) |
CN (1) | CN101304025B (de) |
DE (1) | DE102008022540A1 (de) |
TW (1) | TW200901282A (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101100934B1 (ko) * | 2009-06-02 | 2012-01-02 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
US11556691B2 (en) | 2018-09-28 | 2023-01-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Track-based fill (TBF) method for metal patterning |
CN110488578A (zh) * | 2019-09-20 | 2019-11-22 | 上海华力微电子有限公司 | 掩膜版的制造方法及掩膜版 |
CN114647145B (zh) * | 2022-05-23 | 2022-09-13 | 合肥新晶集成电路有限公司 | 光罩及半导体结构 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6022644A (en) * | 1998-03-18 | 2000-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mask containing subresolution line to minimize proximity effect of contact hole |
KR100319883B1 (ko) * | 1999-03-16 | 2002-01-10 | 윤종용 | 패드 주위에 더미 패턴을 구비한 반도체소자 |
JP3535849B2 (ja) | 2001-07-18 | 2004-06-07 | Necマイクロシステム株式会社 | 多層配線構造のダミーパターンを備えた半導体装置 |
JP2003031677A (ja) | 2001-07-19 | 2003-01-31 | Nec Microsystems Ltd | 半導体集積回路の製造方法および設計方法ならびに半導体集積回路 |
DE10154176A1 (de) | 2001-11-05 | 2003-05-15 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Analyse und Korrektur von integrierten Schaltungen |
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JP2004254725A (ja) | 2003-02-24 | 2004-09-16 | Hochiki Corp | 放水銃の制御装置及び制御方法 |
KR20050070861A (ko) * | 2003-12-31 | 2005-07-07 | 동부아남반도체 주식회사 | 반도체 소자의 더미층 및 그 제조방법 |
JP4444765B2 (ja) * | 2004-09-01 | 2010-03-31 | パナソニック株式会社 | 半導体装置 |
KR100712996B1 (ko) * | 2005-09-20 | 2007-05-02 | 주식회사 하이닉스반도체 | 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법 |
US7771901B2 (en) * | 2007-05-02 | 2010-08-10 | Dongbu Hitek Co., Ltd. | Layout method for mask |
-
2007
- 2007-05-10 KR KR1020070045622A patent/KR100872721B1/ko not_active IP Right Cessation
-
2008
- 2008-05-06 US US12/115,861 patent/US7951652B2/en not_active Expired - Fee Related
- 2008-05-07 DE DE102008022540A patent/DE102008022540A1/de not_active Withdrawn
- 2008-05-09 JP JP2008123835A patent/JP2008283190A/ja active Pending
- 2008-05-09 TW TW097117294A patent/TW200901282A/zh unknown
- 2008-05-12 CN CN2008100970712A patent/CN101304025B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080277804A1 (en) | 2008-11-13 |
CN101304025A (zh) | 2008-11-12 |
TW200901282A (en) | 2009-01-01 |
JP2008283190A (ja) | 2008-11-20 |
CN101304025B (zh) | 2010-06-02 |
KR100872721B1 (ko) | 2008-12-05 |
US7951652B2 (en) | 2011-05-31 |
KR20080099716A (ko) | 2008-11-13 |
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