KR100873885B1

KR100873885B1 - 설계 검증 장치, 설계 검증 방법 및 ｃａｄ 시스템

Info

Publication number: KR100873885B1
Application number: KR1020070061548A
Authority: KR
Inventors: 미츠루 사토; 다케히로 야마자키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-06-28
Filing date: 2007-06-22
Publication date: 2008-12-15
Also published as: KR20080001624A; US7657853B2; JP2008009574A; US20080005708A1

Abstract

본 발명은 전자 회로의 개발시에 설계 검증을 행하는 설계 검증 장치에 관한 것이며, DRC(Design Rule Check)의 처리 시간을 단축하는 것이 가능해지는 기술을 제공하는 것을 목적으로 한다.

CAD 시스템(10)에 있어서, 회로 설계 처리부(12)는 회로 설계의 처리에 의해 작성된 회로도의 회로 데이터를 회로 데이터베이스(13)에 기억한다. 논리 종별 자동 설정부(17)는 회로 데이터베이스(13)에 기억된 회로 데이터로부터 각 부품의 논리 종별을 판별하고, 회로 데이터의 각 부품으로 설정한다. DRC용 데이터 작성부(15)는 회로 데이터베이스(13)에 기억된 회로 데이터에 논리 투과 네트를 부가함으로써, DRC로 특화한 DRC용 데이터를 작성하고, DRC용 데이터베이스(16)에 기억한다. DRC 실행부(14)는 DRC용 데이터베이스(16)에 기억된 DRC용 데이터를 이용하여 DRC를 실행한다.

Description

설계 검증 장치, 설계 검증 방법 및 ＣＡＤ 시스템{DESIGN VERIFICATION APPARATUS, DESIGN VERIFICATION METHOD, AND COMPUTER AIDED DESIGN APPARATUS}

도 1은 본 발명의 실시형태에 의한 CAD 시스템의 구성예를 도시한 도면.

도 2는 본 실시형태에 의한 DRC용 데이터의 구성예를 도시한 도면.

도 3은 본 실시형태에 의한 회로도 테이블의 데이터 구조의 예를 도시한 도면.

도 4는 본 실시형태에 의한 부품 테이블의 데이터 구조의 예를 도시한 도면.

도 5는 본 실시형태에 의한 부품핀 테이블의 데이터 구조의 예를 도시한 도면.

도 6은 본 실시형태에 의한 네트 테이블의 데이터 구조의 예를 도시한 도면.

도 7은 본 실시형태에 의한 논리 투과 네트 테이블의 데이터 구조의 예를 도시한 도면.

도 8은 논리 투과 네트의 개념을 설명한 도면.

도 9는 회로도의 DRC 데이터베이스 구조의 예를 도시한 도면.

도 10은 본 실시형태의 DRC 실행부에 의한 논리 체크 처리 흐름도.

도 11은 본 실시형태의 DRC용 데이터 작성부에 의한 논리 투과 네트 작성 처리 흐름도.

도 12는 논리 투과 부품 탐색 처리 흐름도.

도 13은 풀다운 저항을 설명한 도면.

도 14는 풀업 저항을 설명한 도면.

도 15는 테브난 저항을 설명한 도면.

도 16은 덤핑 저항을 설명한 도면.

도 17은 차동 종단 저항을 설명한 도면.

도 18은 본 실시형태의 논리 종별 자동 설정부에 의한 논리 종별 자동 설정 처리 흐름도.

도 19는 프린트 기판의 개발 플로우.

도 20은 CAD 시스템의 구성예를 도시한 도면.

도 21은 회로 데이터의 구성예를 도시한 도면.

도 22는 회로도의 예를 도시한 도면.

도 23은 회로도의 데이터베이스 구조의 예를 도시한 도면.

도 24는 DRC 실행부에 의한 논리 체크 처리 흐름도.

도 25는 부품핀 탐색 처리 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

10 : CAD 시스템

11 : 부품 라이브러리

12 : 회로 설계 처리부

13 : 회로 데이터베이스

14 : DRC 실행부

15 : DRC용 데이터 작성부

16 : DRC용 데이터베이스

17 : 논리 종별 자동 설정부

18 : 설계 검증부

20 : 입출력 장치

본 발명은 프린트된 회로 기판 등의 전자 회로의 개발시에 행하는 설계 검증을 위한 기술에 관한 것이며, 특히, 설계 검증용 데이터를 준비함으로써, 설계 검증의 처리 시간을 단축하는 것이 가능해지는 설계 검증 장치, 설계 검증 프로그램, 설계 검증 방법 및 CAD 시스템에 관한 것이다.

도 19는 프린트 기판의 개발 플로우이다. 프린트 기판 등의 전자 회로의 개발은 사양 설계(P10), 회로 설계(P12), 실장 설계(P14), 해석(P15), 기판 시작(P16)이라는 각 단계를 거쳐 작업이 행하여진다.

사양 설계(P10)는 시스템 요건(실현하는 기능, 부품 구성, 동작 주파수, 버스 구성)이나 제조 조건(배치 제한, 층수) 등의 사양을 결정하는 프로세스이다. 사양서는 사양 설계(P10)시에 결정된 사양이 기록된 문서이다.

플로어 플래닝＆해석(P11, P13)은 회로 설계(P12), 실장 설계(P14)시의 제약 조건을 검토하고, 작성하는 프로세스이다. 플로어 플래닝＆해석(P11, P13)의 결과에 따라서 사양 자체의 수정을 행한다. 제약 조건(설계 제약 DB)은 프린트 기판의 제조시에 문제가 발생하지 않도록 하기 위해, 사양 설계(P10), 플로어 플래닝＆해석(P11, P13)의 단계에서 작성된, 회로 설계(P12), 실장 설계(P14)시의 제약(예컨대, 부품 배치 위치, 네트의 배선 길이, 배선 간격, 바이 패스 콘덴서의 수 등)이다.

플로어 플래닝＆해석(P11, P13)에서는 사양 설계(P10)의 단계에서 결정된 사양으로부터 실제의 층 구성, 부품 배치, 배선 형태를 설계시의 제약 조건으로서 작성한다. 또한, 작성된 제약 조건을 이용하여, 해석(전원 노이즈 해석 등)을 행한다. 이 해석에 의해, 프린트 기판의 제조시에 문제가 발생하지 않는지를 검증하여, 문제가 있으면 제약 조건을 검토하고 수정한다. 이와 같이, 문제가 발생하지 않도록 수정하면서 검증한 제약 조건을 지키며, 회로 설계(P12) 및 실장 설계(P14)를 행함으로써, 종래는 프린트 기판 제조의 단계로 진행되고 나서 발각되었던 문제의 발생을 개발 플로우의 초기 단계에서 막을 수 있다.

회로 설계(P12)는 시스템의 기능을 실현하기 위해, 복수의 부품(IC, 저항, 콘덴서 등)이나 전원, 어스를 네트(선)로 접속하는 설계 프로세스이다. 네트 리스트는 회로 설계(P12)로 작성되는 회로 데이터이다. 네트 리스트에는 부품, 전원, 어스 등의 프린트 기판의 구성 요소와, 이들의 접속 정보가 포함된다.

실장 설계(P14)는 회로 설계(P12)로 작성된 데이터를 이용하여, 실제로 기판 상에의 배치/배선을 행하는 설계 프로세스이다. 레이아웃 데이터는 실장 설계(P14) 로 작성되는 데이터이다. 레이아웃 데이터에는 네트 리스트의 정보에 더하여, 부품이나 네트의 실제 형상, 기판 상의 위치 정보가 포함된다.

해석(P15)은 제조상의 문제가 발생하지 않는지 여부를 레이아웃 데이터를 이용하여 해석하는 프로세스이다. 기본적으로는 플로어 플래닝＆해석(P11, P13)의 단계에서 행해지는 내용과 동일하지만, 레이아웃 데이터가 있는 만큼 해석의 정밀도는 높다. CAM(Computer Aided Manufacturing) 데이터는 공장의 생산 라인에 건내지고, 실제의 프린트 기판을 제작하기 위한 데이터이며, 레이아웃 데이터로부터 변환된다.

기판 시작(P16)은 프린트 기판의 시작품을 제조하는 프로세스이다. 시작된 프린트 기판으로 실기 시험을 행하여, 문제가 없으면 실제의 프린트 기판의 제조(제품의 양산)가 시작된다.

도 20은 CAD 시스템의 구성예를 도시하는 도면이다. 프린트 기판의 설계자는 도 19에 도시하는 개발 플로우 중 회로 설계(P12)의 단계에서 회로 설계용 애플리케이션을 이용하여 회로 설계를 행한다. CAD 시스템(110)은 부품 라이브러리(111), 회로 설계 처리부(112), 회로 데이터베이스(113), DRC 실행부(114)를 구비한다.

회로 설계 처리부(112)는 설계자에 의한 입출력 장치(120)로부터의 조작을 받고, 회로 설계의 처리를 행한다. 설계자는 입출력 장치(120)를 조작하고, 부품 라이브러리(111)로부터 이용하는 부품을 선택하여 회로도에 입력한다. 부품 라이브러리(111)는 회로에 사용되는 부품의 라이브러리이다. 회로 데이터베이스(113)는 설계자가 작성한 회로도의 회로 데이터를 기억하는 데이터베이스이다. 작성된(또는 작성중인) 회로도는 입출력 장치(120)에 출력 표시된다.

DRC 실행부(114)는 CAD 시스템(110)에 있어서의 설계 검증부(115)이며, 설계된 회로도[회로 데이터베이스(113)에 기억된 회로 데이터]에 대해서 DRC(Design Rule Check)를 실행한다. 회로 설계가 완료된 후, 그 회로의 옳음(설계 기준을 만족시키고 있는지 여부)을 검증하는 작업이 필요해진다. 그 검증을 위한 구조로서, 회로의 정당성을 설계 룰에 기초하여 자동적으로 체크하는 DRC로 불리는 구조가 이용된다.

DRC에서 체크하는 검증 항목으로는 크게 나누어, 회로도의 기법상 오류를 지적하는 도면 체크와, 회로의 논리 구성상의 오류를 지적하는 논리 체크가 있다. 도면 체크에서는 십자 결선 체크나 도면 테두리 밖으로의 부품 배치 체크, 문자와 부품의 중복 체크 등, 회로도의 기법상 오류가 없는지 여부의 체크를 행한다. 논리 체크에서는 미접속 전원핀이 없는지 여부의 체크나 네트 내에 입력핀 또는 출력핀이 하나도 없는 것이 있는지 여부의 체크, 도트 논리(입력핀이 복수의 출력핀으로부터 구동되어 있는 경우)의 체크 등, 회로의 논리 구성상 오류가 없는지 여부의 체크를 행한다.

DRC를 실행하면, DRC 실행부(114)는 상기와 같은 룰에 위반하는 지점을 설계자에 대하여 레포트한다. 오류가 지적된 경우에는 설계자는 그 레포트(DRC 실행 결과)에 따라 회로도를 수정한다.

또한, 논리 체크에 의해 회로의 논리 구성의 정당성을 검증하는 경우, 논리적으로 입력과 출력이 동일한 값이 되는 부품(입력핀의 신호＝출력핀의 신호)에 대 해서는 그 부품이 없는 것으로 하여 생각하여도 좋다. 이러한 논리적으로 투과할 수 있는 부품을 논리 투과 부품이라고 부른다.

논리 투과 부품에는, 예컨대 덤핑 저항이나 커플링 콘덴서 등이 있다. 전원이나 어스와 접속되어 있지 않은 일반 신호의 네트 사이에 접속되는 저항을 덤핑 저항이라고 부른다. 콘덴서는 전기를 저장하는 부품이며, 이러한 점에서만 볼 때는 단지 전지 대신으로 이용하는 것을 생각할 수 있지만, 이와 같은 목적으로 콘덴서를 이용하는 경우는 전자 회로에서는 적다. 콘덴서는 교류 전류는 통과시키지만 직류는 통과시키지 않는 성질이 있기 때문에, 양측의 전위가 틀려서 교류만은 전달하고자 하는 경우에 사용된다. 이러한 용도로 사용되는 콘덴서를 커플링 콘덴서라고 부른다.

종래는 이러한 부품의 논리 종별(덤핑 저항, 커플링 콘덴서 등)은 설계자에 의해, CAD 시스템(110)에 수동으로 입력되어 있었다.

또한, 부품의 논리 종별이란, 그 부품의 회로 상에서의 특성에 의해 분류된 논리적인 종별을 말한다. 또한, 부품 종별이란, 부품 그 자체의 종류를 말한다. 예컨대, 부품 종별이 "저항"인 부품은 "덤핑 저항", "풀업 저항", "풀다운 저항" 등 회로 상에서의 역할에 맞추어 논리적으로 분류되지만, 그것이 부품의 논리 종별이다.

도 21은 회로 데이터의 구성예를 도시하는 도면이다. 회로 데이터베이스(113)에 기억되는 회로 데이터는 회로도 테이블(130), 부품 테이블(131), 부품핀 테이블(132), 네트 테이블(133)의 4개의 데이터 테이블로 이루어진다. 각 데이터 테이블은 각각 회로의 구성에 적당한 링크를 갖는다. 도면 중 "*"은 하나 이상인 것을 나타낸다.

회로도 테이블(130)은 회로도 전체의 정보를 관리하는 데이터 테이블이다. 하나의 회로도에 관하여 하나의 회로도 테이블(130)이 작성된다. 회로도 테이블(130)은 복수의 부품 테이블(131)로의 링크, 복수의 네트 테이블(133)로의 링크를 갖는다.

부품 테이블(131)은 회로도에 포함되는 부품 정보를 관리하는 데이터 테이블이다. 설계자에 의해 부품이 회로도에 추가되면, 부품 테이블(131)이 하나 추가된다. 부품 테이블(131)은 복수의 부품핀 테이블(132)로의 링크를 갖는다.

부품핀 테이블(132)은 각 부품이 갖는 복수의 부품핀 정보를 관리하는 테이블이다. 부품핀 테이블(132)은 부모의 부품 테이블(131)로의 링크, 접속되어 있는 네트 테이블(133)로의 링크를 갖는다. 하나의 부품핀이 복수의 부모에 속하는 일은 없다. 또한, 각각의 부품이 몇 개의 부품핀을 갖는지는 부품 라이브러리(111)에 정의되어 있기 때문에, 설계자가 회로 설계의 단계에서 변경할 수는 없다. 부품이 회로도에 추가되면, 그 부품이 갖는 핀 수만큼의 부품핀 테이블(132)이 자동으로 작성된다.

네트 테이블(133)은 회로도에 포함되는 네트의 정보를 관리하는 데이터 테이블이다. 설계자에 의해 네트가 회로도에 추가되면, 네트 테이블(133)이 하나 추가된다. 네트 테이블(133)은 접속되어 있는 부품핀 테이블(132)로의 링크를 갖는다.

도 22는 회로도의 예를 도시하는 도면이다. 도 22의 회로도(Sample)에 있어 서, 부품(A)은 부품핀(PA)을 갖고, 부품(B)은 부품핀(PB)을 가지며, 부품(R)은 부품핀(PR1), 부품핀(PR2)을 갖고, 부품(C)은 부품핀(PC1), 부품핀(PC2)을 갖는다. 또한, 네트(N1)는 부품핀(PA)과 부품핀(PR1)을 접속하고, 네트(N2)는 부품핀(PR2)과 부품핀(PC1)을 접속하며, 네트(N3)는 부품핀(PC2)과 부품핀(PB)을 접속한다. 도 22에 있어서, 부품(R), 부품(C)이 각각 논리 투과 부품으로서 고려되야 하는 저항, 콘덴서인 것으로 한다.

도 23은 회로도의 데이터베이스 구조의 예를 도시하는 도면이다. 도 23은 도 22에 도시하는 회로도(Sample)를 데이터베이스 구조로 도시한 예이다. 도 22에 도시하는 회로도가 논리적인 접속에 있어서, 부품핀(PA)으로부터 부품핀(PB)을 취득하는 경우, 다음과 같은 절차로 데이터베이스에 액세스해야 한다.

(절차 1) 부품(A)의 부품핀(PA)으로부터 네트(N1)를 취득한다.

(절차 2) 네트(N1)로부터 부품핀(PR1)을 취득한다.

(절차 3) 부품핀(PR1)으로부터 부품(R)을 취득한다.

(절차 4) 부품(R)은 논리 투과 부품(저항)이기 때문에, 부품(R)으로부터 부품핀(PR2)을 취득한다.

(절차 5) 부품핀(PR2)으로부터 네트(N2)를 취득한다.

(절차 6) 네트(N2)로부터 부품핀(PC1)을 취득한다.

(절차 7) 부품핀(PC1)으로부터 부품(C)을 취득한다.

(절차 8) 부품(C)은 논리 투과 부품(콘덴서)이기 때문에, 부품(C)으로부터 부품핀(PC2)을 취득한다.

(절차 9) 부품핀(PC2)으로부터 네트(N3)를 취득한다.

(절차 10) 네트(N3)로부터 부품핀(PB)을 취득한다.

도 24는 DRC 실행부에 의한 논리 체크 처리 흐름도이다. DRC 실행부(114)에 의한 논리 체크 처리는 체크하는 내용에 따라 다르다. 여기서는 하나의 네트에 접속되어 있는 부품핀에 입력핀이 존재하는지를 체크하는 처리를 예로 설명한다. 이 처리에서는 하나의 네트에 접속되어 있는 부품핀에 입력핀이 없는 경우, 에러를 출력한다. 이러한 접속은 회로로서 정상이 아닐 가능성이 있다. 또한, 처리 개시 전의 각 테이블의 처리된 플래그는 초기 설정값(OFF)인 것으로 한다.

우선, 회로도로부터 모든 네트를 취득한다(단계 S100). 즉, 회로도 테이블(130)로부터 링크되어 있는 모든 네트 테이블(133)을 취득한다. 이하에서는 마찬가지로 각 테이블의 정보를 이용하여 처리를 행하는 것으로 한다.

단계 S100에서 취득된 네트에 미처리(＝처리된 플래그 OFF)의 네트가 없으면(단계 S101), 처리를 종료한다.

단계 S100에서 취득된 네트에 미처리(＝처리된 플래그 OFF)의 네트가 있으면(단계 S101), 미처리된 네트를 하나 선택하고(단계 S102), 후술한 부품핀 탐색 처리를 행하여(단계 S103) 부품핀 리스트를 작성한다. 부품핀 리스트는 논리 투과 부품을 논리적으로 투과하여 탐색을 행한 경우에 논리적으로 동일한 네트에 접속되어 있다고 판단되는 부품핀의 리스트이다.

부품핀 탐색 처리에 의해 작성된 부품핀 리스트 안에 입력핀이 존재하지 않으면(단계 S104), 단계 S102에서 선택된 네트에 대한 에러 정보를 출력한다(단계 S105). 단계 S101의 처리로 되돌아간다. 단계 S105에서 출력하는 에러 정보는, 예컨대 「『네트 명』은 입력핀과 접속되어 있지 않습니다」라는 에러 메시지 등이다.

도 25는 부품핀 탐색 처리 흐름도이다. 부품핀 탐색 처리는 네트를 입력으로 하여 처리를 행한다.

우선, 취득된(또는 선택된) 네트에 접속되어 있는 부품핀을 모두 취득한다(단계 S110). 즉, 네트 테이블(133)로부터 링크된 모든 부품핀 테이블(132)을 취득한다. 또한, 취득된(또는 선택된) 네트의 처리된 플래그를 ON으로 한다(단계 S111).

단계 S110에서 취득된 부품핀에 미처리(＝처리된 플래그 OFF)의 부품핀이 없으면(단계 S112), 처리를 종료한다.

단계 S110에서 취득된 부품핀에 미처리(＝처리된 플래그 OFF)의 부품핀이 있으면(단계 S112), 미처리된 부품핀을 하나 선택하고(단계 S113), 단계 S113에서 선택된 부품핀의 처리된 플래그를 ON으로 한다(단계 S114).

단계 S113에서 선택된 부품핀의 부모 부품이 논리 투과 부품이면(단계 S115), 그 부모 부품에 있어서 단계 S113에서 선택된 부품핀과 반대측의 부품핀을 취득하고(단계 S116), 단계 S116에서 취득된 부품핀의 처리된 플래그를 ON으로 한다(단계 S117). 단계 S116에서 취득된 부품핀에 접속되어 있는 네트를 취득하여(단계 S118), 재귀적으로 부품핀 탐색 처리를 행한다(단계 S119). 단계 S112의 처리로 되돌아간다. 또한, 논리 투과 부품인지 여부는 부품의 논리 종별 등을 바탕으로 판 별한다.

단계 S113에서 선택된 부품핀의 부모 부품이 논리 투과 부품이 아니면(단계 S115), 단계 S113에서 선택된 부품핀을 부품핀 리스트에 기록한다(단계 S120). 단계 S112의 처리로 되돌아간다.

또한, 회로의 검증에 관한 선행 기술이 기재된 문헌으로서는, 예컨대 특허 문헌 1 등이 있다. 특허 문헌 1에는 대규모 반도체 집적 회로(LSI)의 실장 설계에 있어서의 지연 계산의 아날로그 시뮬레이션의 처리 시간을 단축하는 기술이 기재되어 있다.

[특허 문헌 1] 일본 특허 공개 제2001-101245호 공보

종래, 회로 설계의 애플리케이션에 있어서 DRC를 실행하는 경우에는 회로 데이터베이스(113)에 기억된 회로 데이터를 이용한다. 그러나, 회로도가 대규모인 것이 되면, 부품수나 네트수가 증가하여, DRC의 체크에 처리 시간이 걸린다는 문제가 있었다. 통상, DRC에서는 수십∼수백 이상의 종류의 체크를 행하기 때문에, 매회 도 22, 도 23을 예로 설명한 바와 같은 절차로 회로 구조를 참조하면, 회로 규모가 커지면 커질수록 팽대한 처리 시간을 소비하게 된다.

또한, DRC에 있어서, 논리 투과 부품의 검출에 필요해지는 부품의 논리 종별은 종래, 설계자가 수동으로 입력해야 하며, 부품수가 많은 경우에는 설계자의 작업량을 늘리는 원인으로 되어 있었다. 논리 투과에 관계하는 부품의 논리 종별이 올바르게 설정되지 않으면 DRC가 잘못된 결과를 출력하기 때문에, 본래의 설계에 대한 에러와, 부품의 논리 종별의 설정 미스나 설정 부족에 의한 의사 에러가 혼재하게 되며, 원인 규명이나 대처에 시간이 걸린다는 문제가 있었다.

또한, 특허 문헌 1의 기술은 프린트 기판(PCB: Printed Circuit Board)의 회로 설계에 있어서의 설계 기준 검증(DRC)의 처리 시간 단축을 목적으로 하는 기술은 아니다. 일반적으로, PCB 회로 설계 단계에서는 지연 계산의 아날로그 시뮬레이션은 실시되지 않는다. 그것은 배선의 지연 계산에 필요한 정보(부품이나 배선의 위치 정보 등 레이아웃 데이터가 갖는 정보)가 없기 때문이다. 즉, 회로 설계 단계의 데이터에는 특허 문헌 1에 기재된 기술을 이용할 수는 없다.

임시로 특허 문헌 1에 기재된 기술을 이용하였다고 해도 지연 계산의 아날로그 시뮬레이션에 있어서 불필요하게 되는 절점 정보는 프린트 기판(PCB)의 회로 설계에 있어서의 설계 기준 검증(DRC)에 있어서 불필요한 것은 아니며, 필요한 데이터까지 삭감할 가능성이 있어 적용은 현실적이지 않다. 전류 경로와 DRC에 대해서는 관계가 없기 때문에, 특허 문헌 1에 있어서의 전류 경로 검색 기생 용량 집약 수단과 특정 배선 기생 저항 추출 수단과 의해, 데이터 삭감할 수는 없다.

본 발명은 상기한 문제점의 해결을 도모하며, DRC의 처리 시간을 단축하는 것이 가능해지는 기술을 제공하는 것을 목적으로 한다. 또한, 본 발명은 설계자가스스로 부품의 논리 종별을 수동으로 입력하는 시간을 삭감하고, 논리 종별의 설정 미스나 설정 부족에 의한 DRC의 의사 에러를 삭감하는 기술을 제공하는 것을 목적으로 한다.

본 발명은 상기한 과제를 해결하기 위해, 설계된 회로의 데이터로부터, 논리 투과 부품을 통과하여 논리 체크에 필요한 부품핀끼리를 연결한 논리 투과 네트의 개념이 도입된 DRC용 데이터(설계 검증용 데이터)를 미리 작성하고, 그 DRC용 데이터를 이용하여 DRC를 실행하는 것을 특징으로 한다. 이것에 의해, DRC를 실행할 때마다 논리 투과 부품의 검출을 행할 필요가 없어지기 때문에, DRC의 처리 시간을 대폭 삭감하는 것이 가능해진다.

또한, 본 발명은 부품의 종별, 접속 형태, 배치 위치 등의 회로 데이터로부터 그 부품의 논리 종별을 자동적으로 취득하고, 취득된 논리 종별을 그 부품 데이터로 설정하는 것을 특징으로 한다. 이것에 의해, 설계자 스스로가 부품의 논리 종별을 수동으로 입력하는 시간을 삭감하여, 논리 종별의 설정 미스나 설정 부족에 의한 DRC의 의사 에러를 삭감할 수 있다.

구체적으로는 본 발명은 설계된 회로도의 데이터인 회로 데이터를 이용하여 설계된 회로도의 설계 검증을 행하는 설계 검증 장치로서, 회로 데이터의 정보를 바탕으로 회로도 내의 제1 부품에 접속되는 제2 부품을 탐색하고, 그 제2 부품이 입력과 출력이 논리적으로 동치인 논리 투과 부품인지 여부를 판별하여, 논리 투과 부품인 경우에, 또한, 그 제2 부품에 접속되는 부품을 탐색함으로써, 상기 논리 투과 부품 이외의 부품끼리를 접속한 네트의 정보인 논리 투과 네트의 데이터를 작성하고, 작성된 논리 투과 네트의 데이터를 회로 데이터에 더한 데이터인 설계 검증용 데이터를 작성하는 수단과, 상기 설계 검증용 데이터를 기억하는 설계 검증용 데이터 기억 수단과, 상기 설계 검증용 데이터 기억 수단에 기억된 설계 검증용 데 이터를 이용하여 상기 논리 투과 네트에 접속되는 부품을 찾아감으로써 설계 검증을 실행하는 수단을 구비하는 것을 특징으로 한다.

또한, 본 발명은 상기한 설계 검증 장치로서, 상기 회로 데이터의 정보를 바탕으로 설계된 회로도에 배치된 부품의 일부 또는 전부에 대해서, 회로도에 있어서의 부품의 접속 형태와 부품 종별로부터 적어도 상기 논리 투과 부품인지 여부의 식별에 이용하는 부품의 논리 종별을 판별하여 얻어진 논리 종별을 회로 데이터 중 각각의 부품 데이터로 자동 설정하는 수단을 구비하는 것을 특징으로 한다.

또한, 본 발명은 설계자에 의한 회로도의 설계를 지원하는 CAD 시스템으로서, 설계자의 지시에 의해 회로도를 작성하는 수단과, 상기 작성된 회로도의 데이터인 회로 데이터를 기억하는 수단과, 회로 데이터의 정보를 바탕으로 회로도 중 제1 부품에 접속되는 제2 부품을 탐색하고, 그 제2 부품이 입력과 출력이 논리적으로 동치인 논리 투과 부품인지 여부를 판별하여 논리 투과 부품인 경우에, 또한, 그 제2 부품에 접속되는 부품을 탐색함으로써, 상기 논리 투과 부품 이외의 부품끼리를 접속한 네트의 정보인 논리 투과 네트의 데이터를 작성하고, 작성된 논리 투과 네트의 데이터를 회로 데이터에 더한 데이터인 설계 검증용 데이터를 작성하는 수단과, 상기 설계 검증용 데이터를 기억하는 설계 검증용 데이터 기억 수단과, 상기 설계 검증용 데이터 기억 수단에 기억된 설계 검증용 데이터를 이용하여, 상기 논리 투과 네트에 접속되는 부품을 찾아감으로써, 설계 검증을 실행하는 수단을 구비하는 것을 특징으로 한다.

이하, 본 발명의 실시형태에 대해서, 도면을 이용하여 설명한다.

도 1은 본 발명의 실시형태에 의한 CAD 시스템의 구성예를 도시하는 도면이다. CAD 시스템(10)은 부품 라이브러리(11), 회로 설계 처리부(12), 회로 데이터베이스(13), DRC 실행부(14), DRC용 데이터 작성부(15), DRC용 데이터베이스(16),논리 종별 자동 설정부(17)를 구비한다. DRC 실행부(14), DRC용 데이터 작성부(15), DRC용 데이터베이스(16), 논리 종별 자동 설정부(17)는 본 실시형태의 CAD 시스템(10)에 있어서의 설계 검증부(18)이다.

회로 설계 처리부(12)는 설계자에 의한 입출력 장치(20)로부터의 조작을 받아 회로 설계의 처리를 행한다. 설계자는 입출력 장치(20)를 조작하여 부품 라이브러리(11)로부터 이용하는 부품을 선택하고, 회로도에 입력한다. 부품 라이브러리(11)는 회로에 사용되는 부품의 라이브러리이다. 회로 데이터베이스(13)는 설계자가 작성한 회로도의 회로 데이터를 기억하는 데이터베이스이다. 작성된(또는 작성 중인) 회로도는 입출력 장치(20)에 출력 표시된다. 이 회로 설계 처리부(12)에 의한 처리는 종래 기술과 동일하다.

DRC 실행부(14)는 설계된 회로도에 대해서 DRC를 실행한다. 본 실시형태에서는 회로 데이터베이스(13)에 기억된 회로 데이터가 아니라 DRC용 데이터베이스(16)에 기억된 DRC용 데이터를 이용하여 DRC를 실행한다. 또한, 도면 체크의 경우에는 종래와 마찬가지로 회로 데이터베이스(13)에 기억된 회로 데이터를 이용하여 DRC를 실행하도록 하여도 좋다.

DRC용 데이터 작성부(15)는 회로 데이터베이스(13)에 기억된 회로 데이터로부터, DRC로 특화한 DRC용 데이터를 작성한다. 작성된 DRC용 데이터는 DRC용 데이 터베이스(16)에 기억된다.

논리 종별 자동 설정부(17)는 각 부품의 부품 종별, 접속 형태, 배치 위치 등, 회로 데이터베이스(13)에 기억된 회로 데이터의 정보로부터 회로도 상의 각 부품의 논리 종별을 판별하여 얻어진 논리 종별을 회로 데이터베이스(13)에 기억된 회로 데이터의 각 부품으로 설정한다.

도 2는 본 실시형태에 의한 DRC용 데이터의 구성예를 도시하는 도면이다. DRC용 데이터베이스(16)에 기억되는 DRC용 데이터는 회로도 테이블(30), 부품 테이블(31), 부품핀 테이블(32), 네트 테이블(33), 논리 투과 네트 테이블(34)의 5개의 테이블로 이루어진다. 도 21에 도시하는 회로 데이터의 구성으로 논리 투과 네트 테이블(34)을 더한 구성으로 되어 있다. 도면 중 "*"은 하나 이상인 것을 나타낸다.

회로도 테이블(30)은 복수의 부품 테이블(31)로의 링크, 복수의 네트 테이블(33)로의 링크, 복수의 논리 투과 네트 테이블(34)로의 링크를 갖는다. 부품 테이블(31)은 스스로에 속하는 복수의 부품핀 테이블(32)로의 링크를 갖는다. 부품핀 테이블(32)은 부모의 부품 테이블(31)로의 링크, 접속되어 있는 네트 테이블(33)로의 링크, 접속되어 있는 논리 투과 네트 테이블(34)로의 링크를 갖는다. 네트 테이블(33)은 접속되어 있는 부품핀 테이블(32)로의 링크를 갖는다. 논리 투과 네트 테이블(34)은 접속되어 있는 부품핀 테이블(32)로의 링크를 갖는다.

도 3은 본 실시형태에 의한 회로도 테이블의 데이터 구조의 예를 도시하는 도면이다. 회로도 테이블(30)은 프린트 기판(회로)을 구성하는 부품이나 네트의 정 보를 포함한 테이블이다. 회로도 테이블(30)은 회로도명, 부품 테이블로의 링크, 네트 테이블에의 링크, 논리 투과 네트 테이블로의 링크 등의 정보를 갖는다.

도 4는 본 실시형태에 의한 부품 테이블의 데이터 구조의 예를 도시하는 도면이다. 부품 테이블(31)은 프린트 기판을 구성하는 부품을 표현하는 테이블이다. 부품 테이블(31)은 ID, 부품명, 처리된 플래그, 부품 종별, 논리 종별, 부품핀 테이블로의 링크 등의 정보를 갖는다. 부품 종별에는 저항, 콘덴서 등, 부품 그 자체의 종류를 나타내는 값이 들어간다. 논리 종별에는 풀다운 저항, 풀업 저항 등, 부품 종별로부터 더욱 세분화된 부품의 특성을 나타내는 값이 들어간다. 처리된 플래그는 임의의 처리가 실행되었는지 여부를 판별하기 위한 플래그이다.

도 5는 본 실시형태에 의한 부품핀 테이블의 데이터 구조의 예를 도시하는 도면이다. 부품핀 테이블(32)은 부품이 갖는 핀(네트를 접속하는 부분)을 표현하는 테이블이다. 부품핀 테이블(32)은 ID, 부품핀명, 입출력 속성, 처리된 플래그, 부모의 부품 테이블로의 링크, 네트 테이블로의 링크, 논리 투과 네트 테이블로의 링크 등의 정보를 갖는다. 입출력 속성에는 입력(IN), 출력(OUT), 양방향(INOUT) 등의 속성이 들어간다.

도 6은 본 실시형태에 의한 네트 테이블의 데이터 구조의 예를 도시하는 도면이다. 네트 테이블(33)은 부품과 부품을 접속하기 위한 네트(선)를 표현하는 테이블이다. 네트 테이블(33)은 ID, 네트명, 처리된 플래그, 네트 속성, 부품핀 테이블로의 링크 등의 정보를 갖는다. 네트 속성에는 일반 네트, 전원 네트(전원과 접속되어 있는 네트), 어스 네트(어스와 접속되어 있는 네트) 등의 네트의 속성을 나 타내는 값이 들어간다.

도 7은 본 실시형태에 의한 논리 투과 네트 테이블의 데이터 구조의 예를 도시하는 도면이다. 논리 투과 네트 테이블(34)은 논리 투과 부품을 통과하고, 논리적으로 투과할 수 없는 부품끼리를 접속한 네트를 표현하는 테이블이다. 논리적으로 투과할 수 있는 부품은 통과되기 때문에 논리적으로 투과할 수 없는 부품의 부품핀만을 링크로서 유지한다. 논리 투과 네트 테이블(34)은 ID, 논리 투과 네트명, 처리된 플래그, 부품핀 테이블로의 링크 등의 정보를 갖는다.

도 8은 논리 투과 네트의 개념을 설명하는 도면이다. 도 8은 도 22의 회로도(Sample)에 논리 투과 네트(LT1)를 설정한 예이다. 미리 논리적으로 투과할 수 있는 부품을 통과하여 논리 체크에 필요한 부품핀끼리를 연결한 논리 투과 네트의 개념을 도입한다. 도 8에 있어서, 부품(R)과 부품(C)은 논리 투과 부품이다. 그 때문에, 논리 투과 네트(LT1)는 논리적으로 투과할 수 없는 부품(A)의 부품핀(PA)과, 논리적으로 투과할 수 없는 부품(B)의 부품핀(PB)을 연결하는 형태가 된다. 또한, 도 8에서는 설명상 논리 투과 네트를 나타내고 있지만, 논리 투과 네트는 DRC용 데이터로 설정되는 정보이며, 작성된 회로도로 설정되는 정보가 아니다.

도 9는 회로도의 DRC 데이터베이스 구조의 예를 도시하는 도면이다. 도 9는 도 8에 도시하는 회로도(Sample)를 DRC용 데이터베이스(16)의 데이터베이스 구조로 도시한 예이다. 이하, 도 8에 도시하는 회로도가 논리적인 접속에 있어서, 부품핀(PA)으로부터 부품핀(PB)을 취득하는 경우의 데이터베이스에의 액세스 절차를 설명한다.

(절차 1) 부품(A)의 부품핀(PA)으로부터 논리 투과 네트(LT1)를 취득한다.

(절차 2) 논리 투과 네트(LT1)로부터 부품핀(PB)을 취득한다.

이와 같이, 논리 투과 네트의 개념을 이용함으로써, 도 22, 도 23에서 설명한 절차를 대폭 삭감할 수 있다. 논리 투과 네트를 이용한 DRC의 논리 체크의 처리속도는 논리 투과 부품(저항이나 콘덴서 등)이 많을수록 또한 DRC 체크 항목이 많을수록 효과를 발휘한다.

도 10은 본 실시형태의 DRC 실행부에 의한 논리 체크 처리 흐름도이다. DRC 실행부(14)에 의한 논리 체크 처리는 체크하는 내용에 따라 다르다. 여기서는 도 24와 마찬가지로 하나의 네트에 접속되어 있는 부품핀에 입력핀이 존재하는지를 체크하는 처리를 예로 설명한다. 또한, 처리 개시 전의 각 테이블의 처리된 플래그는 초기 설정값(OFF)인 것으로 한다.

우선, 회로도로부터 모든 논리 투과 네트를 취득한다(단계 S10). 즉, 회로도테이블(30)로부터 링크되어 있는 모든 논리 투과 네트 테이블(34)을 취득한다. 이하에서는 마찬가지로 각 테이블의 정보를 이용하여 처리를 행하는 것으로 한다.

단계 S10에서 취득된 논리 투과 네트에 미처리(＝처리된 플래그 OFF)의 논리 투과 네트가 없으면(단계 S11), 처리를 종료한다.

단계 S10에서 취득된 논리 투과 네트에 미처리(＝처리된 플래그 OFF)의 논리 투과 네트가 있으면(단계 S11), 미처리된 논리 투과 네트를 하나 선택하고(단계 S12), 그 논리 투과 네트가 갖는 모든 부품핀을 취득한다(단계 S13).

단계 S13에서 취득된 모든 부품핀의 입출력 속성을 확인하여 입력핀이 존재 하지 않으면(단계 S14), 단계 S12에서 선택된 논리 투과 네트에 대한 에러 정보를 출력한다(단계 S15). 단계 S12에서 선택된 논리 투과 네트의 처리된 플래그를 ON으로 하고(단계 S16), 단계 S11의 처리로 되돌아간다. 단계 S15에서 출력하는 에러 정보는, 예컨대 「『논리 투과 네트명』은 입력핀과 접속되어 있지 않습니다」라는 에러 메시지 등이다.

여기서는 입력핀 존재 체크의 예를 설명하였지만, 미접속된 전원핀이 없는 지 여부의 체크, 네트 내에 출력핀이 하나도 없는 것이 있는지 여부의 체크, 도트논리의 체크 등도 논리 투과 네트를 이용함으로써, 마찬가지로 고속으로 체크할 수 있다.

다음에, DRC용 데이터 작성부(15)에 의한 논리 투과 네트의 작성 처리에 대해서 설명한다. 여기서는 우선, 도 8의 회로도의 예를 이용하여, 구체적인 처리 절차의 예를 설명한다. 또한, 이하의 처리 절차의 개시 전의 각 테이블의 처리된 플래그는 초기 설정값(OFF)인 것으로 한다.

(절차 1) Sample의 회로도로부터, 각 부품(부품 A, 부품 B, 부품 R, 부품 C)을 취득한다.

(절차 2) 이 시점에서는 부품(A), 부품(B), 부품(R), 부품(C) 모두가 미처리(＝처리된 플래그 OFF)의 부품이다. 취득된 각 부품의 논리 종별로부터, 부품(R)과 부품(C)이 논리 투과 부품인 것을 알 수 있다. 여기서는, 논리 투과 부품이 아닌 부품(A), 부품(B) 중 부품(A)을 선택하여, 그 부품(A)으로부터 처리를 시작하는 것으로 한다.

(절차 3) 부품(A)의 부품핀(PA)을 취득한다. 부품(A)은 논리 투과 부품이 아니기 때문에, 부품핀(PA)를 논리 투과 네트 부품핀 리스트에 기록한다. 부품핀(PA)의 처리 종료 플래그를 ON으로 한다. 여기서, 논리 투과 네트 부품핀 리스트는 작성하는 논리 투과 네트에 접속되는 부품핀의 리스트이다.

(절차 4) 부품핀(PA)에 접속되어 있는 네트(N1)를 취득한다.

(절차 5) 네트(N1)로부터 부품핀(PR1)을 취득한다[부품핀(PA)은 처리가 종료되었기 때문]. 부품핀(PR1)의 처리 종료 플래그를 ON으로 한다.

(절차 6) 부품핀(PR1)의 부모 부품인 부품(R)은 논리 투과 부품이기 때문에, 부품핀(PR1)을 논리 투과 네트 부품핀 리스트에는 더하지 않는다. 부품(R)으로부터 부품핀(PR2)을 취득한다[부품핀(PR1)은 처리가 종료되었기 때문에]. 부품핀(PR2)의 처리 종료 플래그를 ON으로 한다.

(절차 7) 부품핀(PR2)에 접속되어 있는 네트(N2)를 취득한다.

(절차 8) 부품(C)은 부품(R)과 마찬가지로 논리 투과 부품이기 때문에, 이하 (절차 5)에서 (절차 7)과 동일한 처리를 행하여 네트(N3)를 취득한다.

(절차 9) 네트(N3)로부터 부품핀(PB)을 취득한다. 부품핀(PB)의 부모 부품인 부품(B)은 논리 투과 부품이 아니기 때문에, 부품핀(PB)을 논리 투과 네트 부품핀 리스트에 기록한다.

(절차 10) 최종적으로 논리 투과 부품이 아닌 부품(A), 부품(B)의 부품핀(PA), 부품핀(PB)이 논리 투과 네트 부품핀 리스트에 기록된 상태가 된다. 논리 투과 네트(LT1)를 작성하여, 부품핀(PA), 부품핀(PB)으로 링크를 설정한다.

이와 같이, DRC용 데이터 작성부(15)에 의해 회로 전체의 논리 투과 네트를 작성해 둠으로써, 그 후의 DRC 실행부(14)에 의한 논리 체크 처리를 고속으로 행할 수 있다.

도 11은 본 실시형태의 DRC용 데이터 작성부에 의한 논리 투과 네트 작성 처리 흐름도이다. 처리 개시 전의 각 테이블의 처리된 플래그는 초기 설정값(OFF)인 것으로 한다.

우선, 회로도로부터 모든 부품을 취득한다(단계 S20). 즉, 회로도 테이블(30)로부터 링크되어 있는 모든 부품 테이블(31)을 취득한다. 이하에서는 마찬가지로 각 테이블의 정보를 이용하여 처리를 행하는 것으로 한다.

단계 S20에서 취득된 부품에 미처리(＝처리된 플래그 OFF)의 부품이 없으면(단계 S21), 처리를 종료한다.

단계 S20에서 취득된 부품에 미처리(＝처리된 플래그 OFF)된 부품이 있으면(단계 S21), 미처리된 부품을 하나 선택하여(단계 S22), 그 부품의 처리된 플래그를 ON으로 하고(단계 S23), 그 부품에 속하는 모든 부품핀을 취득한다(단계 S24). 또한, 미처리된 부품을 선택할 때에는 논리 종별을 확인하여 논리 투과 부품이 아닌 부품을 선택한다.

단계 S24에서 취득된 부품핀에 미처리(＝처리된 플래그 OFF)의 부품핀이 없으면(단계 S25), 단계 S21의 처리로 되돌아간다.

단계 S24에서 취득된 부품핀에 미처리(＝처리된 플래그 OFF)의 부품핀이 있으면(단계 S25), 미처리된 부품핀을 하나 선택하여(단계 S26), 그 부품핀을 논리 투과 네트 부품핀 리스트에 기록하고(단계 S27), 그 부품핀의 처리된 플래그를 ON으로 한다(단계 S28). 후술한 논리 투과 부품 탐색 처리를 행한다(단계 S29). 논리 투과 네트 부품핀 리스트를 바탕으로 논리 투과 네트를 작성한다(단계 S30). 즉, 논리 투과 네트 부품핀 리스트에 기록된 부품핀의 테이블로의 링크를 갖는 논리 투과 네트 테이블(34)을 작성한다. 또한, 논리 투과 네트 테이블(34)의 작성시마다 논리 투과 네트 부품핀 리스트는 클리어해 둔다. 단계 S25의 처리로 되돌아간다.

도 12는 논리 투과 부품 탐색 처리 흐름도이다. 논리 투과 부품 탐색 처리는 부품핀을 입력으로 하여 처리를 행한다.

우선, 취득된(또는 선택된) 부품핀에 접속되어 있는 네트를 취득한다(단계 S40). 취득된 네트에 접속되어 있는 모든 부품핀을 취득한다(단계 S41).

단계 S41에서 취득된 부품핀에 미처리(＝처리된 플래그 OFF)의 부품핀이 없으면(단계 S42), 처리를 종료한다.

단계 S41에서 취득된 부품핀에 미처리(＝처리된 플래그 OFF)의 부품핀이 있으면(단계 S42), 단계 S41에서 취득된 부품핀으로부터 미처리된 부품핀을 하나 선택하고(단계 S43), 그 선택된 부품핀의 처리된 플래그를 ON으로 한다(단계 S44).

단계 S43에서 선택된 부품핀의 부모 부품이 논리 투과 부품이면(단계 S45),단계 S43에서 선택된 부품핀의 부모 부품의 처리된 플래그를 ON으로 한다(단계 S46). 부모 부품에 있어서 단계 S43에서 선택된 부품핀의 반대측 부품핀을 취득하고(단계 S47), 그 단계 S47에서 취득된 부품핀의 처리된 플래그를 ON으로 한다(단계 S48). 재귀적으로 논리 투과 부품 탐색 처리를 행한다(단계 S49). 단계 S42의 처리로 되돌아간다. 또한, 논리 투과 부품인지 여부는 부품의 논리 종별 등을 바탕으로 판별한다.

단계 S43에서 선택된 부품핀의 부모 부품이 논리 투과 부품이 아니면(단계 S45), 단계 S43에서 선택된 부품핀을 논리 투과 네트 부품핀 리스트에 기록하고(단계 S50), 단계 S42의 처리로 되돌아간다.

다음에, 각 부품의 논리 종별의 자동 설정에 대해서 설명한다. DRC용 데이터 작성부(15)에 의해 논리 투과 네트를 작성할 때에는 각 부품에 대해서 논리 투과 부품인지 여부를 판별하기 위해, 각 부품에 논리 종별이 설정되어 있을 필요가 있다. 여기서는 논리 종별 자동 설정부(17)에 의해, 각 부품의 부품 종별, 접속 형태, 배치 위치 등 회로 데이터베이스(13)에 기억된 회로 데이터의 정보로부터 그 부품의 논리 종별을 자동적으로 판별하고, 회로 데이터베이스(13)에 기억된 회로 데이터의 각 부품 테이블에 설정한다. 또한, 각 부품의 논리 종별은 모두 자동으로 설정하여도 좋고, 일부를 자동으로 설정하여 나머지를 설계자가 수동으로 설정하도록 하여도 좋다.

논리 투과 부품이 되는 부품으로는 전술한 덤핑 저항이나 커플링 콘덴서를 포함하여, 여러 가지의 것이 있다. 여기서는 논리 투과 부품이 되는 5 종류의 저항의 예를 도면을 이용하여 설명한다.

도 13은 풀다운 저항을 설명하는 도면이다. 2 단자의 저항 부품이며, 한쪽 단자가 일반 네트, 다른 한쪽 단자가 어스 네트에 접속되어 있는 것을 풀다운 저항이라고 한다.

도 14는 풀업 저항을 설명하는 도면이다. 2 단자의 저항 부품이며, 한쪽 단자가 일반 네트, 다른 한쪽의 단자가 전원 네트에 접속되어 있는 것을 풀업 저항이라고 한다.

도 15는 테브난 저항을 설명하는 도면이다. 도 13에 도시한 풀다운 저항과 도 14에 도시한 풀업 저항이 동일 네트에 존재하는 경우, 양쪽 저항을 합쳐서 테브난 저항이라고 한다.

도 16은 덤핑 저항을 설명하는 도면이다. 2 단자의 저항 부품이며, 2개의 단자가 모두 일반 네트에 접속되어 있는 것을 덤핑 저항이라고 한다.

도 17은 차동 종단 저항을 설명하는 도면이다. 2 단자의 저항 부품이며, 2개의 단자가 평형 전송로로서 설정된 네트에 각각 접속되어 있는 것을 차동 종단 저항이라고 한다.

이와 같이, 각 부품의 논리 종별을 결정하기 위한 조건이 명확하기 때문에, 회로 데이터베이스(13)에 기억된 회로 데이터의 정보를 해석함으로써, 자동적으로 각 부품의 논리 종별을 판별/설정하는 것이 가능하다. 예컨대, 부품 테이블(31)의 부품 종별이 저항이며, 2개의 부품핀 테이블(32)로의 링크를 갖고, 또한, 이들의 부품핀 테이블(32)의 한쪽이 네트 속성이 어스 네트인 네트 테이블(33)로의 링크를 가지며, 다른 한쪽이 네트 속성이 일반 네트인 네트 테이블(33)로의 링크를 갖는 경우에, 그 부품이 풀다운 저항이라고 용이하게 판단할 수 있다.

도 18은 본 실시형태의 논리 종별 자동 설정부에 의한 논리 종별 자동 설정 처리 흐름도이다. 여기서는 판별이 용이한 풀다운 저항, 풀업 저항, 덤핑 저항에 대한 논리 종별을 자동 설정하는 예를 나타낸다. 다른 논리 종별의 부품에 대해서도 논리 종별에 따른 판별 처리 논리에 의해, 마찬가지로 논리 종별의 자동 설정을 행할 수 있다. 또한, 처리 개시 전의 각 테이블의 처리된 플래그는 초기 설정값(OFF)인 것으로 한다.

우선, 회로도로부터 모든 부품을 취득한다(단계 S60). 즉, 회로도 테이블(30)로부터 링크되어 있는 모든 부품 테이블(31)을 취득한다. 이하에서는 마찬가지로 각 테이블의 정보를 이용하여 처리를 행하는 것으로 한다.

단계 S60에서 취득된 부품에 미처리(＝처리된 플래그 OFF)의 부품이 없으면(단계 S61), 처리를 종료한다.

단계 S60에서 취득된 부품에 미처리(＝처리된 플래그 OFF)된 부품이 있으면(단계 S61), 미처리된 부품을 하나 선택하고(단계 S62), 그 선택된 부품의 처리된 플래그를 ON으로 한다(단계 S63).

단계 S62에서 선택된 부품의 부품 종별이 저항이 아니거나(단계 S64) 또는 단계 S62에서 선택된 부품의 부품핀에의 링크가 2개가 아니면(단계 S65), 단계 S61의 처리로 되돌아간다.

단계 S62에서 선택된 부품의 부품 종별이 저항이며(단계 S64), 또한, 단계 S62에서 선택된 부품의 부품핀에의 링크가 2개이면(단계 S65), 그 선택된 부품이 갖는 2개의 부품핀을 취득한다(단계 S66). 단계 S66에서 취득된 2개의 부품핀에 각각 접속되어 있는 네트를 취득한다(단계 S67).

단계 S67에서 취득된 2개의 네트의 네트 속성이 양쪽 모두 일반 네트인 경우 에는(단계 S68), 단계 S62에서 선택된 부품의 논리 종별로 덤핑 저항을 설정하고(단계 S69), 단계 S61의 처리로 되돌아간다.

단계 S67에서 취득된 2개의 네트의 네트 속성의 한쪽이 일반 네트이며, 다른 한쪽이 어스 네트인 경우에는(단계 S70), 단계 S62에서 선택된 부품의 논리 종별에 풀다운 저항을 설정하고(단계 S71), 단계 S61의 처리로 되돌아간다.

단계 S67에서 취득된 2개의 네트의 네트 속성의 한쪽이 일반 네트이며, 다른 한쪽이 전원 네트인 경우에는(단계 S72), 단계 S62에서 선택된 부품의 논리 종별에 풀업 저항을 설정하고(단계 S73), 단계 S61의 처리로 되돌아간다.

풀다운 저항, 풀업 저항, 덤핑 저항 중 어느 쪽도 아닌 경우에는 그대로 단계 S61의 처리로 되돌아간다.

도 18에 도시하는 바와 같이, 회로 데이터베이스(13)에 기억된 회로 데이터의 각 테이블의 정보로부터 판별함으로써, 각 부품의 논리 종별을 자동적으로 설정할 수 있다. 또한, 모든 부품의 논리 종별을 자동 설정하는 것은 아니며, 일부의 부품에 대해서 논리 종별을 수동으로 설정하도록 하여도 좋다.

이상 설명한 실시형태에 의한 설계 검증에 관한 처리는 컴퓨터와 소프트웨어 프로그램에 의해 실현할 수 있고, 그 프로그램을 컴퓨터 판독 가능한 기록 매체에 기록하는 것도 네트워크를 통해 제공하는 것도 가능하다.

이상, 본 발명의 실시형태에 대해서 설명하였지만, 본 발명은 이것에 한정되는 것은 아니다. 예컨대, 본 실시형태에서는 본 발명을 도 19에 도시하는 회로 설계(P12)의 단계에서의 설계 검증에 적용하는 예를 도시하였지만, 본 발명을 도 19 에 도시하는 실장 설계(P14) 단계에서의 설계 검증에 적용하는 것도 용이하게 가능하다.

본 발명에 의해, DRC를 실행할 때마다 논리 투과 부품의 검출을 행할 필요가 없어지기 때문에, DRC의 처리 시간을 대폭 삭감하는 것이 가능해진다. 또한, 부품의 일부 또는 모든 논리 종별을 자동적으로 설정할 수 있게 되기 때문에, 설계자 스스로가 부품의 논리 종별을 수동으로 입력하는 시간을 삭감하는 것이 가능해지며, 논리 종별의 설정 미스나 설정 부족에 의한 DRC의 의사 에러를 삭감하는 것이 가능해진다.

Claims

설계된 회로도의 데이터인 회로 데이터를 이용하여 설계된 회로도의 설계 검증을 행하는 설계 검증 장치로서,

회로 데이터의 정보에 기초하여 회로도 내의 제1 부품에 접속되는 제2 부품을 탐색하고, 이 제2 부품이 입력과 출력이 논리적으로 동치인 논리 투과 부품인지 여부를 판별하여 논리 투과 부품인 경우에, 또한, 이 제2 부품에 접속되는 부품을 탐색함으로써, 상기 논리 투과 부품 이외의 부품끼리를 접속한 네트의 정보인 논리 투과 네트의 데이터를 작성하고, 작성된 논리 투과 네트의 데이터를 회로 데이터에 더한 데이터인 설계 검증용 데이터를 작성하는 수단과;

상기 설계 검증용 데이터를 기억하는 설계 검증용 데이터 기억 수단과;

상기 설계 검증용 데이터 기억 수단에 기억된 설계 검증용 데이터를 이용하여, 상기 논리 투과 네트에 접속되는 부품을 찾아감으로써(tracing) 설계 검증을 실행하는 수단

을 구비하는 것을 특징으로 하는 설계된 회로도의 데이터인 회로 데이터를 이용하여 설계된 회로도의 설계 검증을 행하는 설계 검증 장치.
제1항에 있어서,

상기 회로 데이터의 정보에 기초하여, 설계된 회로도에 배치된 부품의 일부 또는 전부에 대해서, 회로도에 있어서의 부품의 접속 형태와 부품 종별로부터 적어 도 상기 논리 투과 부품인지 여부의 식별에 이용하는 부품의 논리 종별을 판별하여 얻어진 논리 종별을 회로 데이터 내의 각각의 부품 데이터로 자동 설정하는 수단

을 구비하는 것을 특징으로 하는 설계 검증 장치.
설계된 회로도의 데이터인 회로 데이터를 이용하여 설계된 회로도의 설계 검증을 행하는 설계 검증 장치의 컴퓨터가 행하는 설계 검증 방법으로서,

회로 데이터의 정보에 기초하여 회로도 내의 제1 부품에 접속되는 제2 부품을 탐색하고, 이 제2 부품이 입력과 출력이 논리적으로 동치인 논리 투과 부품인지 여부를 판별하여 논리 투과 부품인 경우에, 또한, 이 제2 부품에 접속되는 부품을 탐색함으로써, 상기 논리 투과 부품 이외의 부품끼리를 접속한 네트의 정보인 논리 투과 네트의 데이터를 작성하고, 작성된 논리 투과 네트의 데이터를 회로 데이터에 더한 데이터인 설계 검증용 데이터를 작성하는 단계와;

상기 설계 검증용 데이터를 설계 검증용 데이터 기억 수단에 기억시키는 단계와;

상기 설계 검증용 데이터 기억 수단에 기억된 설계 검증용 데이터를 이용하여, 상기 논리 투과 네트에 접속되는 부품을 찾아감으로써 설계 검증을 실행하는 단계

를 포함하는 것을 특징으로 하는 설계된 회로도의 데이터인 회로 데이터를 이용하여 설계된 회로도의 설계 검증을 행하는 설계 검증 장치의 컴퓨터가 행하는 설계 검증 방법.
설계자에 의한 회로도의 설계를 지원하는 CAD 시스템으로서,

설계자의 지시에 의해 회로도를 작성하는 수단과;

상기 작성된 회로도의 데이터인 회로 데이터를 기억하는 수단과;

회로 데이터의 정보에 기초하여 회로도 내의 제1 부품에 접속되는 제2 부품을 탐색하고, 이 제2 부품이 입력과 출력이 논리적으로 동치인 논리 투과 부품인지 여부를 판별하여 논리 투과 부품인 경우에, 또한, 이 제2 부품에 접속되는 부품을 탐색함으로써, 상기 논리 투과 부품 이외의 부품끼리를 접속한 네트의 정보인 논리 투과 네트의 데이터를 작성하고, 작성된 논리 투과 네트의 데이터를 회로 데이터에 더한 데이터인 설계 검증용 데이터를 작성하는 수단과;

상기 설계 검증용 데이터를 기억하는 설계 검증용 데이터 기억 수단과;

상기 설계 검증용 데이터 기억 수단에 기억된 설계 검증용 데이터를 이용하여, 상기 논리 투과 네트에 접속되는 부품을 찾아감으로써 설계 검증을 실행하는 수단

을 구비하는 것을 특징으로 하는 설계자에 의한 회로도의 설계를 지원하는 CAD 시스템.