JP2009230602A - 動作合成装置、動作合成方法およびプログラム - Google Patents
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Abstract
【解決手段】第1の動作レベル記述の入力を受け付ける受付部20、第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述を追加して、第2の動作レベル記述を生成する追加部30、与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する動作合成部40、第2の動作レベル記述を動作合成部40に与えて得られるレジスタ転送レベル記述に基づいて再構成可能ハードウェア70に電子回路を実現し、電子回路を動作させて、プロファイル情報を出力させるプロファイル部50、第1の動作レベル記述を動作合成部40に与えるとともにプロファイル情報に基づいて生成した最適化情報を動作合成部40に与えてレジスタ転送レベル記述を得る最適化部60、を備える。
【選択図】図2
Description
まず、受付部は、再構成可能ハードウェアにより実現される電子回路を表す第1の動作レベル記述の入力を受け付ける。
次に、追加部は、当該第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述(以下「プロファイル記述」という。)を追加して、第2の動作レベル記述を生成する。
さらに、動作合成部は、与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する。
また、プロファイル部は、当該第2の動作レベル記述を前記動作合成部に与えて得られるレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現し、当該電子回路を動作させて、プロファイル情報を出力させる。
そして、最適化部は、当該第1の動作レベル記述を動作合成部に与えるとともに当該プロファイル情報に基づいて生成した最適化情報を動作合成部に与えてレジスタ転送レベル記述を得る。
すなわち、受付ステップでは、受付部が、再構成可能ハードウェアにより実現される電子回路を表す第1の動作レベル記述の入力を受け付ける。
そして、追加ステップでは、追加部が、当該第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述(以下「プロファイル記述」という。)を追加して、第2の動作レベル記述を生成する。
さらに、動作合成ステップでは、動作合成部が、与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する。
また、プロファイルステップでは、プロファイル部が、当該第2の動作レベル記述を動作合成部に与えて得られるレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現し、当該電子回路を動作させて、プロファイル情報を出力させる。
さらに、最適化ステップでは、最適化部が、当該第1の動作レベル記述を前記動作合成部に与えるとともに当該プロファイル情報に基づいて生成した最適化情報を前記動作合成部に与えてレジスタ転送レベル記述を得る。
まず、受付部は、再構成可能ハードウェアにより実現される電子回路を表す第1の動作レベル記述の入力を受け付ける。
次に、追加部は、当該第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述(以下「プロファイル記述」という。)を追加して、第2の動作レベル記述を生成する。
さらに、動作合成部は、与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する。
また、プロファイル部は、当該第2の動作レベル記述を前記動作合成部に与えて得られるレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現し、当該電子回路を動作させて、プロファイル情報を出力させる。
そして、最適化部は、当該第1の動作レベル記述を動作合成部に与えるとともに当該プロファイル情報に基づいて生成した最適化情報を動作合成部に与えてレジスタ転送レベル記述を得る。
上述の実施形態では、プロファイル機能付き回路(第2の動作レベル記述を動作合成することにより得られる回路)を動作させることにより得られるプロファイル情報を用いて、第1の動作レベル記述を動作合成する例を示した。しかしながら、プロファイル機能付き回路は、単にプロファイル情報を取得するための回路ではなく、本来実現されるべきアプリケーション機能(演算機能、通信機能等)も備えている。このため、プロファイル機能付き回路を再構成可能ハードウェアに実装した状態で、アプリケーションを実行する構成としてもよい。
12 ROM
13 RAM
14 ハードディスク装置
15 入力装置
16 表示装置
17 出力装置
20 受付部
30 追加部
40 動作合成部
50 プロファイル部
60 最適化部
70 再構成可能ハードウェア
100、101 動作合成装置
Claims (9)
- 再構成可能ハードウェアにより実現される電子回路を表す第1の動作レベル記述の入力を受け付ける受付部、
当該第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述(以下「プロファイル記述」という。)を追加して、第2の動作レベル記述を生成する追加部、
与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する動作合成部、
当該第2の動作レベル記述を前記動作合成部に与えて得られるレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現し、当該電子回路を動作させて、プロファイル情報を出力させるプロファイル部、
当該第1の動作レベル記述を前記動作合成部に与えるとともに当該プロファイル情報に基づいて生成した最適化情報を前記動作合成部に与えてレジスタ転送レベル記述を得る最適化部、
を備える、ことを特徴とする動作合成装置。 - 請求項1に記載の動作合成装置であって、
前記動作合成部は、当該第2の動作レベル記述のうち第1の動作レベル記述に基づく電子回路とプロファイル記述に基づく電子回路とが、並行に動作するように動作合成する、
ことを特徴とする動作合成装置。 - 請求項2に記載の動作合成装置であって、
前記追加部は、ユーザに指定された状態の実行回数、条件分岐の選択回数、レジスタやメモリに書き込まれる値、入力端子から入力される値、出力端子に出力される値をプロファイル情報とし、
前記最適化部は、面積、処理サイクル数、遅延、若しくは、消費電力のうちユーザに指定されたものを削減するように最適化情報を生成する、
ことを特徴とする動作合成装置。 - 請求項3に記載の動作合成装置であって、
前記プロファイル部は、当該得られたレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現することができない場合、当該ユーザにプロファイル情報を再度指定するように求め、
前記追加部は、当該求めに応じて当該ユーザにより再度指定されたプロファイル情報を収集してから出力する動作レベル記述を、当該第1の動作レベル記述に追加する、
ことを特徴とする動作合成装置。 - 請求項1乃至4のいずれか1項に記載の動作合成装置であって、
前記最適化部は、前記動作合成部に当該第1の動作レベル記述を与えるのにかえて、当該第2の動作レベル記述を与える、
ことを特徴とする動作合成装置。 - 請求項1乃至5のいずれか1項に記載の動作合成装置であって、
当該第1の動作レベル記述、当該プロファイル記述、当該第2の動作レベル記述は高級プログラミング言語、若しくはその中間表現により記述される、
ことを特徴とする動作合成装置。 - 請求項1乃至5のいずれか1項に記載の動作合成装置であって、
前記追加部は、当該プロファイル記述として、当該プロファイル情報を収集してから出力する動作レベル記述にかえて、当該プロファイル情報を収集してから出力する電子回路を実現するレジスタ転送レベル記述を追加し、
前記動作合成部は、当該第2の動作レベル記述が与えられると、当該第1の動作レベル記述を動作合成して得られたレジスタ転送レベル記述に当該プロファイル記述を追加して、レジスタ転送レベル記述を生成する、
ことを特徴とする動作合成装置。 - 受付部、追加部、動作合成部、プロファイル部、最適化部を備える動作合成装置が実行する動作合成方法であって、
前記受付部が、再構成可能ハードウェアにより実現される電子回路を表す第1の動作レベル記述の入力を受け付ける受付ステップ、
前記追加部が、当該第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述(以下「プロファイル記述」という。)を追加して、第2の動作レベル記述を生成する追加ステップ、
前記動作合成部が、与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する動作合成ステップ、
前記プロファイル部が、当該第2の動作レベル記述を前記動作合成部に与えて得られるレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現し、当該電子回路を動作させて、プロファイル情報を出力させるプロファイルステップ、
前記最適化部が、当該第1の動作レベル記述を前記動作合成部に与えるとともに当該プロファイル情報に基づいて生成した最適化情報を前記動作合成部に与えてレジスタ転送レベル記述を得る最適化ステップ、
を備える、ことを特徴とする動作合成方法。 - コンピュータを、
再構成可能ハードウェアにより実現される電子回路を表す第1の動作レベル記述の入力を受け付ける受付部、
当該第1の動作レベル記述に、プロファイル情報を収集してから出力する動作レベル記述(以下「プロファイル記述」という。)を追加して、第2の動作レベル記述を生成する追加部、
与えられた動作レベル記述を動作合成してレジスタ転送レベル記述を生成する動作合成部、
当該第2の動作レベル記述を前記動作合成部に与えて得られるレジスタ転送レベル記述に基づいて当該再構成可能ハードウェアに電子回路を実現し、当該電子回路を動作させて、プロファイル情報を出力させるプロファイル部、
当該第1の動作レベル記述を前記動作合成部に与えるとともに当該プロファイル情報に基づいて生成した最適化情報を前記動作合成部に与えてレジスタ転送レベル記述を得る最適化部、
として機能させる、ことを特徴とするプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008077081A JP5012611B2 (ja) | 2008-03-25 | 2008-03-25 | 動作合成装置、動作合成方法およびプログラム |
US12/409,856 US8516414B2 (en) | 2008-03-25 | 2009-03-24 | Behavioral synthesis device, behavioral synthesis method, and computer program product |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008077081A JP5012611B2 (ja) | 2008-03-25 | 2008-03-25 | 動作合成装置、動作合成方法およびプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009230602A true JP2009230602A (ja) | 2009-10-08 |
JP5012611B2 JP5012611B2 (ja) | 2012-08-29 |
Family
ID=41119061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008077081A Expired - Fee Related JP5012611B2 (ja) | 2008-03-25 | 2008-03-25 | 動作合成装置、動作合成方法およびプログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8516414B2 (ja) |
JP (1) | JP5012611B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011090671A (ja) * | 2009-10-26 | 2011-05-06 | Internatl Business Mach Corp <Ibm> | コンピュータによって実施される方法、コンピュータ可読媒体、動的に再構成可能な最適化集積回路 |
JP2012083901A (ja) * | 2010-10-08 | 2012-04-26 | Nec Corp | 構成情報管理装置、その方法及びそのプログラム並びに動作合成装置 |
JP2012168889A (ja) * | 2011-02-16 | 2012-09-06 | Canon Inc | 電子回路最適化方法、電子回路最適化装置、及びプログラム |
JP2013540295A (ja) * | 2010-07-13 | 2013-10-31 | アルゴトゥチップ コーポレーション | アーキテクチャ・レベルの省電力指向の最適化およびリスク軽減 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8751710B2 (en) | 2012-05-08 | 2014-06-10 | Entegra Technologies, Inc. | Reconfigurable modular computing device |
US10609672B2 (en) | 2017-07-28 | 2020-03-31 | Bank Of America Corporation | Network device navigation using a distributed wireless network |
US11675948B2 (en) * | 2017-09-29 | 2023-06-13 | Intel Corporation | Methods and apparatus for profile-guided optimization of integrated circuits |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002288257A (ja) * | 2001-03-23 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 消費電力評価方法および装置 |
JP2004062238A (ja) * | 2002-07-24 | 2004-02-26 | Renesas Technology Corp | 消費電力算出方法 |
JP2005293448A (ja) * | 2004-04-05 | 2005-10-20 | Renesas Technology Corp | データ処理装置の開発方法、データプロセッサの開発支援プログラム、設計データの提供方法、及びデータ処理システムの開発方法 |
JP2007094591A (ja) * | 2005-09-27 | 2007-04-12 | Toshiba Corp | シミュレーション装置及びシミュレーション方法 |
JP2007233842A (ja) * | 2006-03-02 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リセット動作検証回路の生成方法 |
JP2007272671A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | 動作合成装置、デバッグ装置、書き込み装置並びに回路設計支援システム及び方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956497A (en) * | 1997-02-26 | 1999-09-21 | Advanced Micro Devices, Inc. | Methodology for designing an integrated circuit using a reduced cell library for preliminary synthesis |
US6298472B1 (en) * | 1999-05-07 | 2001-10-02 | Chameleon Systems, Inc. | Behavioral silicon construct architecture and mapping |
US6438735B1 (en) * | 1999-05-17 | 2002-08-20 | Synplicity, Inc. | Methods and apparatuses for designing integrated circuits |
US6823497B2 (en) * | 1999-11-30 | 2004-11-23 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
US6701501B2 (en) * | 2000-10-16 | 2004-03-02 | Simon Joshua Waters | Structured algorithmic programming language approach to system design |
US6817007B2 (en) * | 2001-04-20 | 2004-11-09 | David Gaines Burnette | Interactive loop configuration in a behavioral synthesis tool |
JP3987782B2 (ja) | 2002-10-11 | 2007-10-10 | Necエレクトロニクス株式会社 | アレイ型プロセッサ |
JP3987783B2 (ja) | 2002-10-11 | 2007-10-10 | Necエレクトロニクス株式会社 | アレイ型プロセッサ |
US7257802B2 (en) * | 2003-12-29 | 2007-08-14 | Mentor Graphics Corporation | Method and system for hardware accelerated verification of digital circuit design and its testbench |
JP2006202330A (ja) | 2006-03-31 | 2006-08-03 | Nec Electronics Corp | システムlsiの設計方法及びこれを記憶した記録媒体 |
-
2008
- 2008-03-25 JP JP2008077081A patent/JP5012611B2/ja not_active Expired - Fee Related
-
2009
- 2009-03-24 US US12/409,856 patent/US8516414B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002288257A (ja) * | 2001-03-23 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 消費電力評価方法および装置 |
JP2004062238A (ja) * | 2002-07-24 | 2004-02-26 | Renesas Technology Corp | 消費電力算出方法 |
JP2005293448A (ja) * | 2004-04-05 | 2005-10-20 | Renesas Technology Corp | データ処理装置の開発方法、データプロセッサの開発支援プログラム、設計データの提供方法、及びデータ処理システムの開発方法 |
JP2007094591A (ja) * | 2005-09-27 | 2007-04-12 | Toshiba Corp | シミュレーション装置及びシミュレーション方法 |
JP2007233842A (ja) * | 2006-03-02 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リセット動作検証回路の生成方法 |
JP2007272671A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | 動作合成装置、デバッグ装置、書き込み装置並びに回路設計支援システム及び方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011090671A (ja) * | 2009-10-26 | 2011-05-06 | Internatl Business Mach Corp <Ibm> | コンピュータによって実施される方法、コンピュータ可読媒体、動的に再構成可能な最適化集積回路 |
KR101625232B1 (ko) | 2009-10-26 | 2016-05-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 동적 재구성 가능 셀프-모니터링 회로 |
JP2013540295A (ja) * | 2010-07-13 | 2013-10-31 | アルゴトゥチップ コーポレーション | アーキテクチャ・レベルの省電力指向の最適化およびリスク軽減 |
JP2012083901A (ja) * | 2010-10-08 | 2012-04-26 | Nec Corp | 構成情報管理装置、その方法及びそのプログラム並びに動作合成装置 |
JP2012168889A (ja) * | 2011-02-16 | 2012-09-06 | Canon Inc | 電子回路最適化方法、電子回路最適化装置、及びプログラム |
Also Published As
Publication number | Publication date |
---|---|
US20090249262A1 (en) | 2009-10-01 |
JP5012611B2 (ja) | 2012-08-29 |
US8516414B2 (en) | 2013-08-20 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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