CN112953683A - 一种自适应速率srio接口数据发送方法 - Google Patents

Abstract

本发明涉及一种自适应速率SRIO接口数据发送方法，属于阵列雷达信号处理中的数字信号处理领域。根据输入数据速率自适应调整发送数据速率，同时增加了发送保护机制，从而实现支持多协议的稳定高速数据发送，包括以下步骤：(a)缓存新输入数据，并根据数据速率自适应产生发送启动脉冲；(b)按照发送启动脉冲，依次产生发送控制逻辑和保护逻辑时序，同时产生读逻辑时序将缓存数据读出；(c)根据输入参数自动产生协议包头，并将读出的数据和产生的包头进行封包处理，完成数据发送。

Description

一种自适应速率SRIO接口数据发送方法

技术领域

本发明属于阵列雷达信号处理中的数字信号处理领域，涉及一种串行Rapid IO(简称SRIO)高速串口的数据发送通信实现技术，具体为一种自适应速率SRIO接口数据发送方法。

背景技术

现代雷达技术的高速发展，对雷达信号处理平台提出了更高的要求，更大量的数据需要在更短时间内计算，这就要求雷达信号处理平台要有更强大的数字信号传输能力。新一代通信架构中使用串行总线代替并行总线，将带宽进一步增大。

串行Rapid IO(SRIO)互联总线是一个开放标准，具有传输协议简约高效，协议层次清晰，格式不繁琐的特点，同时支持点对点大数据量高效传输，支持多终端交换模式，支持尽量多的拓扑结构。高速实时信号传输总线要求线上高速率、高稳定性。为了增强传输可靠性，SRIO协议在物理层上要求端点每发送一个数据包，都需要外部端点设备响应一个反馈包，来表明总线上的传送状态。SRIO协议高稳定的特点给用户发送控制带来了挑战，特别是对于多变化的数据速率，如果发送数据模块不稳定，将会导致收发双方无法获得反馈包，并且收发双方的物理层会持续等待对方状态，直至整个系统复位，造成SRIO通信挂起现象。

现在雷达发展方向是多功能多任务，不同功能、任务具有多种可变的数据速率，如何自适应的根据数据速率实时调整发送数据速率，且保证多模式多任务切换时数据发送稳定可靠，是目前SRIO工程应用研究的热点和难点。

当前雷达信号处理领域利用SRIO进行大量数据量发送，一般使用固定数据速率来发送，这样逻辑设计简单，但是如果多种数据速率切换时，传统发送方法无法满足要求。多功能多任务雷达是目前发展方向，不同模式切换带来的不同的数据速率的数据发送是信号处理的关键。

发明内容

要解决的技术问题

为了避免现有SRIO采用固定数据速率发送方式不能满足多变化数据速率雷达信号的传输，本发明提出一种自适应速率SRIO接口数据发送方法。

技术方案

一种自适应速率SRIO接口数据发送方法，其特征在于步骤如下：

步骤1：缓存新输入数据，并根据数据速率自适应产生发送启动脉冲；即根据发送时钟实时判断输入的数据字节个数，当输入字节个数等于一包要发送的字节数时，产生一个时钟周期的高电平信号作为启动脉冲信号；

步骤2：按照发送启动脉冲，依次产生发送控制逻辑和保护逻辑时序，同时产生读逻辑时序将缓存数据读出；发送控制逻辑根据输入的发送包大小参数判断当前包是否发送完毕，如果发送完毕则将发送完成信号置为1，当发送控制逻辑实时检测到发送启动脉冲信号为高时，判断发送完成信号是否为高，如果发送完成信号为高，则启动新的一包数据的发送，同时将发送完成信号置为0；

步骤3：根据输入参数自动产生协议包头，并将读出的数据和产生的包头进行封包处理，完成数据发送。

本发明技术方案更进一步的说：步骤1中将输入的待发送数据先缓存到一个双口RAM中，该RAM的写地址为循环写。

本发明技术方案更进一步的说：步骤1中一包的大小为256字节。

一种雷达数字阵列信号处理机，包括多块雷达数字信号处理板，其特征在于数字信号处理板之间采用上述的自适应速率SRIO接口数据发送方法。

本发明技术方案更进一步的说：雷达数字信号处理板采用FPGA来实现上述的自适应速率SRIO接口数据发送方法。

有益效果

本发明提出的一种自适应速率SRIO接口数据发送方法，根据输入数据速率自适应调整发送数据速率，同时增加了发送保护机制，从而实现支持多协议的稳定高速数据发送。具体技术效果如下：

1、根据输入数据速率自动产生发送启动脉冲，利用启动脉冲控制发送逻辑，自动调整接口的发送数据速率。

2、对数据发送进行发送控制保护，当前的数据包未发送完毕时，不允许进行下一包的发送处理，既保证了当前数据传输的完整性，又避免了通信链路挂起，实现了发送的稳定性。

3、支持多种协议类型，根据输入参数自动产生对应协议包头，保证了系统的多样性。

附图说明

图1为示出本发明方法之步骤的流程图；

图2为FPGA的SRIO接口IP核的架构图；

图3为写控制时序图；

图4为发送控制逻辑时序图；

图5为封包发送示意图。

具体实施方式

参见示出本发明的附图，下面将更详细地描述本发明。然而，本发明可以以许多不同形式实现，并且不应解释为受在此提出之实施例的限制。相反，提出这些实施例是为了达成充分及完整公开，并且使本技术领域的技术人员完全了解本发明的范围。这些附图中，为清楚起见，可能放大了层及区域的尺寸及相对尺寸。

本发明开发了具有自适应速率发送的数据发送逻辑模块。通过该模块完成FPGA自带IP核的控制，实现高速接口数据发送，包括以下步骤：(a)缓存新输入数据，并根据数据速率自适应产生发送启动脉冲；实时判断输入数据的个数来产生启动脉冲，利用启动脉冲的频率调整发送数据的速率，当输入的数据速率高时，在相等的时间内产生的启动脉冲个数就多，当输入数据速率低时，产生的启动脉冲个数少，发送逻辑根据启动脉冲来启动数据的发送，因此达到了自适应调节的目的。根据发送时钟实时判断输入的数据字节个数，当输入字节个数等于一包要发送的字节数时，产生一个时钟周期的高电平信号作为启动脉冲信号；(b)按照发送启动脉冲，依次产生发送控制逻辑和保护逻辑时序，同时产生读逻辑时序将缓存数据读出；此步骤设置发送保护机制，发送控制逻辑根据输入的发送包大小参数判断当前包是否发送完毕，如果发送完毕则将发送完成信号置为1，当发送控制逻辑实时检测到发送启动脉冲信号为高时，判断发送完成信号是否为高，如果发送完成信号为高，则启动新的一包数据的发送，同时将发送完成信号置为0；(c)根据输入参数自动产生协议包头，并将读出的数据和产生的包头进行封包处理，完成数据发送。

本发明是利用某雷达两块数字信号处理板之间的串行总线实现数据发送的。数字信号处理板上的主要器件为一片Xilinx公司的FPGA-XC7VLX690T。SRIO协议是依靠包形式传输的，一个包分为包头和包内容，包头用来定义的包的协议类型、格式、目的地址等，包的内容用来存储数据或者定义请求类型。在一个SRIO系统中，每个端点都被分配一个独一无二的设备ID号。当端点发送一个包时，包头中会嵌入目的器件的设备ID号和源器件的设备ID号信息。SRIO接口底层是通过FPGA自带的IP核来实现，该IP核采用广泛使用的AXI4总线协议，具备相当好的兼容能力。该IP核的架构图如图2所示，User Interface是用户层的接口，Transceiver Interface是两片FPGA之间物理互联的串行总线。在用户层的发送接口中，s_axis_ireq_tvalid是发送数据的有效信号，该信号为高电平表示发送数据有效。s_axis_ireq_tready为互连握手信号，用于表征接收方的状态，该信号为低电平时接收端暂时不能接收数据，此时发送端应该保持当前发送数据直到该信号重新变高才能继续发送数据。s_axis_ireq_tlast是一包的结束标志，为高表示当前包结束。s_axis_ireq_tdata[63:0]为发送的8字节有效数据，SRIO协议发送的一包中包括一个8字节帧头和若干字节的有效数据。

s_axis_ireq_tkeep[7:0]用来表示发送数据中的有效字节，每一位对应发送的8字节有效数据的一个字节。s_axis_ireq_tuser[31:16]存储ID号，其中高16位[31:16]表示发送端ID号，低16位[15:0]表示接收端ID号。

本发明中两块数字信号处理板之间的物理互联总线为4个串行差分对总线，每个差分对的线性速率为5Gbps，物理底层使用8b/10b编码，因此最大的传输带宽为：4*5*80％＝16Gbps，考虑到SRIO协议需要开销，实际传输带宽要小于最大传输带宽。实际传输带宽为16Gbps*η，η为实际的发送效率，η＜1。经实际测试，本发明SWRITE模式下两块数字信号处理板之间实际发送效率η达到了0.91。本发明支持NWRITE、NWRITE_R、SWRITE、DOORBELL等多种SRIO请求事务类型，为了更清晰的阐述本发明的发送设计，本发明只对SWRITE模式进行详细阐述，其他模式只需根据对应协议输入对应参数即可实现。SWRITE模式自适应速率发送的具体实现方法如下：

1.输入发送模块的发送信息包括待发送数据din和该数据的有效使能信号nd，有效数据的位宽为8字节。在步骤S1中，根据使能信号nd，通过写控制逻辑产生写地址wr_addr和写使能wr_en，将输入的待发送数据先缓存到一个双口RAM中，该RAM的写地址为循环写。SRIO协议发送是基于包格式的，一包的有效数据大小最大为256字节。本发明的SWRITE模式下，为了提高发送效率，所有包均采用最大包格式进行发送，其他事务类型下只需调整包大小packet_size即可，packet_size为大于等于0且小于等于255的整数。为了自适应匹配输入的数据速率，需要根据输入数据速率来自动产生一个发送启动脉冲信号，不失一般性，这里用start_pulse来表示该信号。当输入数据够一包大小256字节时，立即产生一个该包的发送启动脉冲，并将该信号发送给步骤S2中的发送控制模块，发送控制模块产生对应时序控制并启动该包的发送。start_pulse是根据写入数据的字节数产生的，可以通过对写地址wr_addr的判断来对应产生。输入数据为8字节，输入32个数据后就达到了满包条件，因此只需对wr_addr的低五位进行判断即可，当低五位全部为1时，也就是wr_addr[4:0]等于31时，产生一个高电平的信号start_pulse_tmp，否则将该信号置为低电平。在图3所示中，当写地址为63时，此时wr_en变低，写地址保持不变，因此start_pulse_tmp一直保持为高电平，一直到wr_addr[4:0]不等于31时，该信号才变为低电平。因此需要取start_pulse_tmp信号的上升沿，从而得到单时钟周期为高电平的发送启动脉冲start_pulse，如图3所示。

2.发送逻辑主要产生发送控制时序，并根据当前发送数据状态对发送过程进行保护。SRIO协议不支持传输的数据量大于256字节的情况，并且IP核也不能把大于256字节的数据量分割为小的数据量进行发送。如果不满足这个要求将会导致致命的链路错误，引起挂起。因此在步骤S2中，发送控制逻辑实时监测start_pulse信号，当该信号为高电平且上一包发送完成信号flag_send_end为高时，将start_pulse进行锁存得到有效启动脉冲go信号，利用go信号启动发送逻辑，然后通过读控制逻辑对步骤S1中的双口RAM进行读处理，读出本包待发送有效数据。首先将s_axis_ireq_tready和s_axis_ireq_tvalid进行组合逻辑的与操作，得到一个实时控制使能信号send_en。当全局复位或者go信号为高电平时，将flag_send_end置为低电平，当s_axis_ireq_tlast为高电平且send_en为高电平时，将flag_send_end置为高电平。只有flag_send_end信号为高电平才允许进行下一包数据发送，否则不允许进行发送，这样能保证当前数据包的顺利发送，不会因为发送异常包导致SRIO通信链路挂起。利用send_en信号产生一个当前包发送计数器current_beat[5:0]，全局上电复位或当s_axis_ireq_tlast和send_en同时为高电平时，对该计数器进行清零操作，当且仅当send_en为高电平时，该计数器从0开始进行自加1操作，否则该计数器保持当前值。本发明的SWRITE模式下，一个完整包发送33个8字节的有效数据，包括32个有效数据和一个包头数据，因此当该计数器的值等于31，并且send_en为高电平时，将s_axis_ireq_tlast置为高电平，其他时刻s_axis_ireq_tlast为低电平。对于发送数据的有效信号s_axis_ireq_tvalid，当s_axis_ireq_tlast和send_en同时为高电平时，将发送有效信号s_axis_ireq_tvalid置为低电平，否则当go信号为高电平时，将s_axis_ireq_tvalid置为高电平。读控制逻辑主要控制产生读地址rd_addr，为了不同包能连续读出待发送数据，需要将当前读地址寄存一个时钟周期得到rd_addr_r1，如果send_en和s_axis_ireq_tlast同时为高电平，将rd_addr_r1赋值给rd_addr，否则当send_en或者go为高电平时，读地址进行自加1操作，否则读地址保持当前值。通过读地址变换完成对双口RAM的连续读，确保发送数据的有效和完整性。发送控制逻辑时序、保护时序、读控制时序见图4所示。

3.根据输入参数和发送控制逻辑时序拼接包头，将包头和输入的有效数据进行最终的打包处理，然后将该完整包送入SRIO的IP核，完成一包的发送。输入的参数主要包括当前包类型、目的ID、源ID和发送的数据存储起始地址srio_start_addr等。本发明支持多种SRIO请求事务类型，只需根据应用输入不同请求事务类型对应的参数即可实现。SRIO发送的每一包都有一个对应的数据存储地址，需要根据包大小实时计算每包的存储地址。当全局复位时，将数据存储起始地址srio_start_addr赋值给包头中的当前包存储地址srio_addr，当控制使能信号send_en和s_axis_ireq_tlast同时为高电平时，将srio_addr地址增加当前发送包有效数据所对应的字节量，也即packet_size加1的值，对于本发明，地址增加量为256，其他时刻srio_addr保持不变。这样就可以得到下一包的存储地址，并将该地址存入下一包的包头中。组包处理时序图见图5所示。

本发明在FPGA自带底层IP核基础上，开发了稳定可靠的用户发送逻辑模块。本发明是针对多功能多任务雷达的多变数据率发送问题提出的解决方案，可广泛应用于现代雷达的数字阵列信号处理机产品领域。

Claims (5)

1.一种自适应速率SRIO接口数据发送方法，其特征在于步骤如下：

步骤1：缓存新输入数据，并根据数据速率自适应产生发送启动脉冲；即根据发送时钟实时判断输入的数据字节个数，当输入字节个数等于一包要发送的字节数时，产生一个时钟周期的高电平信号作为启动脉冲信号；

步骤2：按照发送启动脉冲，依次产生发送控制逻辑和保护逻辑时序，同时产生读逻辑时序将缓存数据读出；发送控制逻辑根据输入的发送包大小参数判断当前包是否发送完毕，如果发送完毕则将发送完成信号置为1，当发送控制逻辑实时检测到发送启动脉冲信号为高时，判断发送完成信号是否为高，如果发送完成信号为高，则启动新的一包数据的发送，同时将发送完成信号置为0；

步骤3：根据输入参数自动产生协议包头，并将读出的数据和产生的包头进行封包处理，完成数据发送。

2.根据权利要求1所述的一种自适应速率SRIO接口数据发送方法，其特征在于步骤1中将输入的待发送数据先缓存到一个双口RAM中，该RAM的写地址为循环写。

3.根据权利要求1所述的一种自适应速率SRIO接口数据发送方法，其特征在于步骤1中一包的大小为256字节。

4.一种雷达数字阵列信号处理机，包括多块雷达数字信号处理板，其特征在于数字信号处理板之间采用权利要求1所述的自适应速率SRIO接口数据发送方法。

5.根据权利要求4所述的一种雷达数字阵列信号处理机，其特征在于雷达数字信号处理板采用FPGA来实现权利要求1所述的自适应速率SRIO接口数据发送方法。

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