CN110830137A - 一种基于srio的多节点时间同步控制系统及其同步控制方法 - Google Patents

Abstract

本发明提供了一种基于SRIO的多节点时间同步控制系统及其同步控制方法，本发明系统通过主节点和若干个从节点之间构成树形多层架构，并每个节点中均包括主用SRIO接口模块、同步控制模块、发送调度模块、接收调度模块、发送RAM模块、接收RAM模块以及转发SRIO接口模块；其中主节点中的同步控制模块能够产生全局时钟同步信号，从节点中的同步控制模块能够执行以及恢复时钟同步信号。本发明弥补了多层控制架构同步策略缺陷，提高了控制系统通信速率与带宽利用率，提高了同步精度，降低了时钟抖动，使用硬件描述语言设计，具有强可移植性。工作流程清晰可控，不仅适用于电力电子控制领域，还可拓展至通信领域，可在工程应用尤其是控制系统工程中广泛应用。

Description

一种基于SRIO的多节点时间同步控制系统及其同步控制方法

技术领域

本发明涉及电力电子控制领域，特别是涉及一种基于SRIO的多节点时间同步控制系统及其同步控制方法。

背景技术

在现有技术中，控制系统的通信速率较低，带宽利用率较低，在控制周期上已经达到瓶颈无法提升，控制系统同步设计表现欠佳，由于传输延时大，很难实现多层控制系统的全系统高精度同步，同步精度低，时间抖动大，易造成跨周期时的数据包跳动畸变。

SRIO是串行RapidIO通信协议的简称，是一种基于包交换的开放式高速串行标准总线，具备高速率、高带宽、高可靠的特点。SRIO主要应用于嵌入式系统的内部互联，可作为芯片间的板内互联总线，也可作为背板互联总线，还可使用光纤作为物理介质进行系统内互联；在电力电子控制领域，迫切的需要引入一种高速传输总线，能够提高控制系统的时效性，提高带宽利用率，降低控制系统复杂度，降低链路延时与抖动，降低控制系统同步时间差，SRIO正是满足这些需求的最佳选择。

目前，相关的技术成果主要集中在SRIO数据转换传输方式、交换路由方法研究上，涵盖物理链路建立，包括芯片间、背板总线、系统间光纤传输方式以及双活工作方式下链路聚合的方式。未进行基于SRIO的多节点多层级控制系统通信方面的研究，尤其是没有涉及时间同步方面控制系统的实现方式研究，并且，在电力电子控制行业缺乏相关方面的应用方案设计与实现。

发明内容

本发明的目的在于至少解决现有技术中存在的技术问题之一，提供了一种基于SRIO的多节点时间同步控制系统及其同步控制方法。主要面向电力电子控制领域中的分层架构，应用于指令分层下发与状态逐层上传的控制系统。

本发明解决其问题所采用的技术方案是：

本发明的第一方面，提供了一种基于SRIO的多节点时间同步控制系统，应用于FPGA系统，包括：主节点以及若干个从节点，所有所述从节点划分为若干个中间层节点以及若干个底层节点的树形分层控制架构，所述主节点以及所有所述从节点中均包括：主用SRIO接口模块、同步控制模块、发送调度模块、接收调度模块、发送RAM模块、接收RAM模块以及转发SRIO接口模块；所述从节点中的所述发送RAM模块、所述接收RAM模块以及所述转发SRIO接口模块的数量相同且等于所述从节点的个数；

所述同步控制模块与所述主用SRIO接口模块、所述发送调度模块以及所述接收调度模块连接；所述主节点中的同步控制模块用于产生全局时钟同步信号，并生成相应的事务触发点；所述从节点中的同步控制模块用于执行或者恢复时钟同步信号，并生成相应的事务触发点；

所述主用SRIO接口模块与所述同步控制模块、所述发送RAM模块以及所述接收RAM模块连接，用于解析FPGA系统中GT模块接收的数据，并将数据缓存至所述发送RAM模块中；以及从所述接收RAM模块中取出数据并发送至GT模块；

所述发送调度模块与所述同步控制模块以及所述发送RAM模块连接，用于根据所述同步控制模块发出的事务触发点，周期性的产生所述发送RAM模块激励，使数据传输至所述转发SRIO接口模块中；

所述接收调度模块与所述同步控制模块以及所述接收RAM模块连接，用于根据所述同步控制模块发出的事务触发点，周期性的产生所述接收RAM模块激励，使数据传输至所述主用SRIO接口模块；

所述发送RAM模块与所述主用SRIO接口模块、所述发送调度模块以及所述转发SRIO接口模块连接；

所述接收RAM模块与所述主用SRIO接口模块、所述接收调度模块以及所述转发SRIO接口模块连接；

所述转发SRIO接口模块与所述发送RAM模块以及所述接收RAM模块连接，用于从所述发送RAM模块中取出数据并发送至GT模块以及解析GT模块接收的数据并将数据缓存至所述接收RAM模块中。

本发明提供的一种基于SRIO的多节点时间同步控制系统，至少具有以下有益效果：

(1)本发明提供的系统基于FPGA系统实现，使用硬件语言描述，通过底层硬件完成，对用户透明，降低设计与使用难度；

(2)本发明提供的系统通过将主节点以及若干个从节点构成树形控制架构，可以有效对控制命令级别进行划分，对故障反馈状态优先级进行划分，针对规模不同的控制系统可以有效扩展与缩减，以适应下级板卡数目变化，从而满足不同控制系统的需求；

(3)本发明提供的系统中的时钟同步策略，采用主从式同步方法，应用于树形控制架构，达到高精度、低延时、低抖动；

(4)本发明提供的系统基于FPGA的实现方法，可移植性强，可在工程项目中得到推广。

进一步，所述主用SRIO接口模块以及所述转发SRIO接口模块中均包括两个端口，一个端口为FPGA对外接口，用于完成SRIO协议封装；另一个端口为FPGA对内接口，使用AXI总线接口。

进一步，所述同步控制模块产生的事务触发点包括：任务周期开始触发、SWRITE事务触发、TxRAM读取触发、RxRAM读取触发、算法开始触发以及故障反馈触发。

本发明的第二方面，提供了一种基于本发明第一方面所述的基于SRIO的多节点时间同步控制系统的同步控制方法，包括：

当外部存在有高精度的参考时基时，所述主节点中的同步控制模块通过外部参考时基产生全局时钟同步信号，并生成相应的事务触发点；当外部不存在高精度的参考时基或者参考时基故障时，所述主节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号，并生成相应的事务触发点；

所述从节点根据所述主节点发送的时钟同步信号执行操作，当所述主节点发送的时钟同步信号发生故障时，所述从节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号。

进一步，所述主节点中的同步控制模块利用外部参考时基产生全局时钟同步信号，进一步包括：

接收外部参考时基以间隔周期T发送的同步包，从同步包中恢复出同步信号，根据所述同步信号产生周期为T/m的细同步信号，将所述细同步信号发送至所述从节点中，其中m为预设的可以整除T的整数。

进一步，所述细同步信号在所述主节点与所述从节点之间通过背板硬连接传输。

进一步，还包括：所述从节点中的同步控制模块通过与上层节点采用背板硬连接恢复时钟同步信号或者接收上层节点发送的相应事务触发点恢复时钟同步信号。

本发明第二方面提供的一种同步控制方法，至少具有以下有益效果：

本方法基于本发明第一方面所述的基于SRIO的多节点时间同步控制系统实现，由主节点控制全系统的时钟同步节奏，由从节点进行修正与执行时钟同步，而且当外部高精度时基产生故障时，主节点时钟同步模块还能够快速恢复出同步信息，避免时基故障对整个控制系统造成的通信网络瘫痪。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

下面结合附图和实施例对本发明进一步地说明；

图1为本发明实施例提供的系统的结构示意图；

图2为本发明实施例提供的系统的发送调度的流程示意图；

图3为本发明实施例提供的系统的接收调度的流程示意图；

图4为本发明实施例提供的某一个从节点的SRIO时间片划分的示意图。

具体实施方式

本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。

参照图1，本发明的一个实施例，提供了一种基于SRIO的多节点时间同步控制系统，应用于FPGA系统，包括：主节点以及若干个从节点，所有从节点按照功能性优先级进行层级划分为若干个中间层节点以及若干个底层节点的树形分层控制架构，主节点用于进行时间片划分以及时间同步信息下发；中间层节点用于转发上层节点的指令与下层节点的状态信息，同时转发并修正时间信息；底层节点用于执行指令；

这里，通过选择出一个主节点，对于剩余从节点按照功能优先级进行层级划分，构建树形分层控制架构；其中，主节点具备最高控制权，是整个控制系统时间同步的源头节点；中间层节点是系统的关键节点；底层节点是系统的执行节点。在系统工作过程中，主节点进行时间片划分、时间同步信息下发，所有节点均需进行SRIO包解析、缓存、SRIO封包操作，整个控制系统协同完成命令控制与状态监控工作。

主节点以及所有从节点中的任一节点均包括：主用SRIO接口模块101、同步控制模块102、发送调度模块103、接收调度模块104、发送RAM模块105、接收RAM模块106以及转发SRIO接口模块107。在所有的从节点中，发送RAM模块105、接收RAM模块106以及转发SRIO接口模块107的数量相同并且数据等于从节点的个数；为了方便理解，设定从主用SRIO接口模块101向转发SRIO接口模块107的SRIO数据流向为节点下行数据；从转发SRIO接口模块107向主用SRIO接口模块101的SRIO数据流向为节点上行数据；需要说明的是，主节点还可以在上述7个模块的基础上增加其它的模块，例如计时器等。

主用SRIO接口模块101与同步控制模块102、发送RAM模块105以及接收RAM模块106连接，主用SRIO接口模块101主要用于接收和发送SRIO高速通行数据，后文简称为SRIO数据。对于节点上行数据，主用SRIO接口模块101具体是用于解析FPGA系统中的GT模块接收的SRIO数据，并产生发送RAM模块105的写时序，将SRIO数据存储在发送RAM模块105中；对于下行数据，主用SRIO接口模块101具体是用于产生接收RAM模块106的读时序，从接收RAM模块106中取出SRIO数据，将取出的SRIO数据转换为GT模块协议数据发送出去。为了方便理解，对GT模块进行说明：GT(Gigabyte Transceiver)，中文为高速收发器。这里的GT模块是指：嵌入式FPGA系统中的高速Quad中GT模块。

同步控制模块102与主用SRIO接口模块101、发送调度模块103以及接收调度模块104连接，用于产生全局时钟同步信号，进行整体的时间调度，产生具体的事务触发点，以供给发送调度模块103和接收调度模块104使用。

发送调度模块103与同步控制模块102以及发送RAM模块105连接，用于控制节点下行数据的发送调度；具体为：根据同步控制模块102给出的事务触发点，在恰当的时刻，周期性的将发送RAM模块105中的SRIO数据依次取出，递交给转发SRIO接口模块107，产生接口时序，这样能够控制多组发送RAM模块105以及转发SRIO接口模块107，确保同一时刻所有的转发SRIO接口模块107能够同时发出指令数据。

接收调度模块104与同步控制模块102以及接收RAM模块106连接，用于控制节点上行数据的接收调度；具体为：根据同步控制模块102给出的事务触发点，在恰当的时刻，周期性的将接收RAM模块106中的数据依次取出，重新排序组合，递交给主用SRIO接口模块101，这样能够控制多组接收RAM模块106以及主用SRIO接口模块101，将所有的接收RAM模块106中的数据发送至主用SRIO接口模块101，主用SRIO接口模块101再将SRIO数据发送至上级控制器。这里的上级控制器可以是芯片、板卡或者其他机箱等。

发送RAM模块105与主用SRIO接口模块101、发送调度模块103以及转发SRIO接口模块107连接，用于缓存节点下行数据；接收RAM模块106与主用SRIO接口模块101、接收调度模块104以及转发SRIO接口模块107连接，用于缓存节点上行数据，这里的发送RAM模块105与接收RAM模块106为缓存RAM。

转发SRIO接口模块107与发送RAM模块105以及接收RAM模块106连接，用于从缓存中取出SRIO数据，这里转发SRIO接口模块107的功能与实现方式与主用SRIO接口模块101为镜像关系。对于下行数据，转发SRIO接口模块107具体用于从发送RAM模块105中取出SRIO数据，产生发送RAM模块105的读时序，把取出的SRIO数据发送至GT模块；对于上行数据，转发SRIO接口模块107具体用于解析GT模块接收的SRIO数据，重新排序，并产生接收RAM模块106的写时序，将SRIO数据存储在接收RAM模块106中。

进一步地，在主用SRIO接口模块101以及转发SRIO接口模块107中，一端为FPGA对外接口，完成SRIO协议的硬件底层封装，一端为FPGA对内接口，使用AXI总线接口。两个模块内部均包含物理层、传输层以及逻辑层，物理层用于器件级接口封装、包传输机制、流量控制以及电器特性等；传输层用于SRIO地址空间划分以及节点数据传输路由配置等；逻辑层位于顶层，用于完成用户接口封装、发起与完成事务，同时定义了全部协议的数据包格式。为了方便理解，对AXI进行解释：AXI(Advanced eXtensible Interface)是一种总线协议，该协议是ARM公司提出的一种面向高性能、高带宽、低延迟的片内总线。

进一步地，同步控制模块102产生的事务触发点包括：任务周期开始触发、SWRITE事务触发、TxRAM读取触发、RxRAM读取触发等，针对有算法的节点，同步控制模块102产生的事务触发点还包括：算法开始触发以及故障反馈触发等。

在本实施例中，同步控制模块102是用于进行整体的时间调度，产生具体的事务触发点。主节点与从节点中的同步控制模块102略有不同，对于主节点来说，当外部存在高精度的参考时基时，同步控制模块102利用外部的参考时基产生内部时钟计时，并规划合理的周期与合理的时刻点触发不同事务；当外部不存在高精度的参考时基或参考时基产生故障时，同步控制模块102内部自激励产生时钟计时，需要理解的是，此时，整个系统的时钟同步特性是依靠时钟芯片的精度，可能存在累计误差。

对于从节点来说，有两种方式恢复同步信息，第一种是在机箱间被动接收主节点或上层从节点发送的SRIO事务恢复出时间同步信息，并以此为依据在内部产生时钟计时；第二种是在机箱内部采用背板连线。

在本实施例中，上述的同步控制模块102的具体实现过程如下：由于系统数字控制的特点而不可避免的存在控制延时，一般至少为一个控制周期。这里定义控制周期为T，当由参考时基发起同步时，同步控制模块102被动接收周期长度，不可配置，当参考时基的同步信号发生故障时，同步控制模块102根据FPGA系统的自身时钟芯片，能够自身产生同步信号，以维持整个系统的正常工作。为达到更高的控制效果，提高故障保护和监视系统保护速度，在控制系统中定义一个细同步周期，为T的整除数T/m，其中m为预设的能够整除T的整除，需要说明的是，m的值可以根据系统的实际需求进行改变。同步的发起者为参考时基，一般为GPS模块或时钟站授，参考时基每间隔一个周期T发送一个SRIO同步包，主节点接收到同步包后，通过检测事务类型，获取同步信息，在包头处恢复出同步信号，为周期性单根信号，同时主节点内部，以该同步信号为基础，使用计数器再产生出一个周期为T/m的细同步信号，细同步信号在主节点和从节点之间使用背板硬连线进行传输，以减少设计复杂度以及SRIO数据封包解包延时，通过背板硬连线传输至从节点，当从节点接收到细同步信号时，将发送RAM模块或接收RAM模块中缓存的SRIO数据按序搬移至主用SRIO接口模块或转发SRIO接口模块进行发送。

参照图2和图3，还提供了本实施例系统的SRIO数据调度过程，包括发送调度以及接收调度；

第一，发送调度包括以下步骤：

S101、开始；

当检测到发送事务触发点时，进入步骤S102中；

S102、准备包头；

这里，包头内容包括目标设备ID、目标地址、事务类型Ftype、事务子类型Ttype、数据长度Lenth，进入步骤S103中；

S103、读取发送RAM模块中的数据；

S104、判断总线是否空闲；

若总线空闲则进入步骤S105，若总线忙则进入步骤S101重新开始并给出故障标志；

S105、产生SWRITE事务时序；

将SRIO数据逐一放到AXI总线上，同时产生AXI时序所定义的tvalid、tlast、tkeep、tuser信号，将SRIO数据发送出去，例如通过上述的GT模块发送，发送完成后进入步骤S106，这里的SWRITE事务是指流写入事务；

S106、等待一定时长；

S107、产生NREAD事务时序；

对下级从节点发起一次主动读操作，对于系统中的所有从节点，上述步骤使用同一个发送事务触发点触发，因此可以做到系统发送调度同步，这里的NREAD事务是指读请求事务。

第二，接收调度包括以下步骤：

S201、开始；

S202、等待NREAD事务；

NREAD事务由上级节点发起，若在规定时间内未收到NREAD事务，则进入步骤S206超时状态，确认超时后进入步骤S209，产生DOORBELL事务时序，向上级节点反馈丢失状态；若在规定时间内收到NREAD事务，则进入步骤S203准备包头；这里的DOORELL事务是指处理元素之间很短的消息，请求没有数据有效负载，响应也没有数据有效负载；

S203、准备包头；

S204、读取接收RAM模块中的数据，读取次数为n；

循环读取系统的所有从节点接收RAM模块中的数据，读取次数为从节点个数n，读取完成之后进入步骤S205；

S205、判断总线是否空闲；

若总线忙，则进入步骤S206；若总线空闲，则进入步骤S207；

S206、超时；

S207、数据排序；

将从节点的SRIO数据按照优先级进行排序，这里的优先级是按照下级从节点功能提前配置好并存储的单比特信息，完成排序后进入步骤S208；

S208、产生RESPOND事务时序；

将SRIO数据反馈给上级节点；

S209、产生DOORBELL事务时序；

上述步骤的触发，均使用接收上级节点发送的NREAD事务触发，由于上级节点NREAD事务在发送调度中达到同步，因此，接收调度也可达到系统同步。

综上所述，本实施例采用主从节点式的时钟同步方式，由主节点控制全系统的时钟同步，由从节点进行修正与执行时钟同步。在本领域中，树形结构的通信网络架构应用普遍，本实施例的主从节点式时钟同步方式对于树形结构贴合度高，当外部高精度参考时基产生故障时，主节点内的同步控制模块能够快速恢复出同步信息，避免时基故障对整个控制系统造成的通信网络瘫痪，当主节点出现故障时，每个从节点依照自身时钟芯片恢复出同步信息，并及时通过DOORBELL门铃包向上级反馈，给系统故障诊断、停机、跳闸等保护工作争取时间。

因此与现有技术相比，本实施例系统弥补了多层控制架构同步策略缺陷，提高了控制系统通信速率与带宽利用率，提高了同步精度，降低了时钟抖动，使用硬件描述语言设计，具有强可移植性。工作流程清晰可控，不仅适用于电力电子行业，同时可拓展至其他通信领域，可以在工程应用尤其是控制系统工程中广泛应用。

本发明的另一个实施例，提供了一种基于上述实施例所述的基于SRIO的多节点时间同步控制系统的同步控制方法，包括：

在主节点中，当外部存在高精度的参考时基时，同步控制模块利用参考时基产生全局时钟同步信号，并规划周期与时刻点触发事务；当外部不存在高精度的参考时基或参考时基产生故障时，同步控制模块通过FPGA系统自激励产生全局时钟同步信号，并规划周期与时刻点触发事务。

从节点根据主节点发送的时钟同步信号执行操作，当主节点发送的时钟同步信号发生故障时，从节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号。

在本实施例中，上述的同步控制模块利用参考时基产生全局时钟同步信号，并规划周期与时刻点触发事务的具体过程如下：

当同步的发起者为参考时基时，一般为GPS模块或时钟站授，参考时基每间隔一个周期T发送一个SRIO同步包，主节点接收到同步包后，通过检测事务类型，获取同步信息，在包头处恢复出同步信号，为周期性单根信号，同时主节点内部，以该同步信号为基础，使用计数器再产生出一个周期为T/m的细同步信号，细同步信号在主节点和从节点之间使用背板硬连线进行传输，以减少设计复杂度以及SRIO数据封包解包延时，通过背板硬连线传输至从节点，当从节点接收到细同步信号时，将发送RAM模块或接收RAM模块中缓存的SRIO数据按序搬移至主用SRIO接口模块或转发SRIO接口模块进行发送。

进一步，对于从节点来说，有两种方式恢复同步信号，第一种是在机箱间被动接收主节点或上层从节点发送的SRIO事务恢复出时间同步信号，并以此为依据在内部产生时钟计时；第二种是在机箱内部采用背板连线。

在本实施例中，由主节点控制全系统的时钟同步节奏，由从节点进行修正与执行时钟同步，而且当外部高精度时基产生故障时，主节点时钟同步模块还能够快速恢复出同步信息，避免时基故障对整个控制系统造成的通信网络瘫痪。

需要说明的是，由于本实施例中的同步控制方法基于上述的基于SRIO的多节点时间同步控制系统所实现，是属于相同的发明构思，因此，系统实施例中的相应内容同样适用于本方法实施例，此处不再详述。

为了方便理解，基于上述实施例所述的基于SRIO的多节点时间同步控制系统，进行进一步说明：

作为一种可选的实施方式，本实施例在某控制系统中的应用如下：系统中具有2个机箱，系统具有1个主节点，通过背板与13个从节点进行SRIO通信，其中某一从节点通过光纤与另一机箱进行SRIO通信，另一机箱也通过背板与下级从节点进行SRIO通信。

针对主节点或某一从节点，均遵循上述实施例中的步骤S101至S107的发送调度过程以及S201至S209的接收调度过程。

制定任务周期T＝50us，细同步周期为T/5＝10us。同步的发起者为外部高精度时基，每间隔50us发送一个同步包，主节点接收到同步包后，通过检测包类型，获取同步信息，在包头处恢复出同步信号，为周期性单根信号，同时主节点内部，以该50us同步信号为基础，使用计数器再产生出一个10us的细同步信号。10us的细同步信号在各机箱内部使用背板硬连线进行传输，以减少设计复杂度以及SRIO数据封包解包延时，通过背板硬连线传输至主机箱中的其他从节点，上传数据周期为10us，因此本地信息更新周期为10us。中间节点算法均依据10us周期进行，同时会将10us细同步信号封包为SRIO数据包下发从机箱。底层从节点算法逻辑均依照10us细同步周期进行，以保证根据系统状态迅速做出反应。此外，每块板卡的故障检测部分都依照10us细同步周期进行。

本实施例规划了全网络时间同步触发时刻，以主机箱中某一从节点为例，时间片划分如图4所示：

初始化完成后，进入任务周期阶段，0时刻点触发SWRITE发送事务，完成后等待一段时间，发起NREAD事务，完成节点下行数据传输，等待下级板卡反馈数据，由n个从转发SRIO接口模块中接收到反馈数据RESPOND事务发送完成标志后，将接收的数据缓存至接收RAM模块中，这个过程针对n个从节点接口是并行执行的，等待上级板卡的NREAD事务，接收到上级板卡的NREAD事务后，将数据从n个接收RAM模块的缓存中取出并排序，具体过程参照上述步骤S201至步骤S209的接收调度流程，发起RESPOND事务，将数据由主用SRIO接口模块上传至上级板卡，完成节点上行数据的传输。

图4中的时间片划分仅做实施例示例使用，非用于限定本发明的保护范围。

上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (7)

1.一种基于SRIO的多节点时间同步控制系统，应用于FPGA系统，其特征在于，包括：主节点以及若干个从节点，所有所述从节点划分为若干个中间层节点以及若干个底层节点的树形分层控制架构，所述主节点以及所有所述从节点中均包括：主用SRIO接口模块(101)、同步控制模块(102)、发送调度模块(103)、接收调度模块(104)、发送RAM模块(105)、接收RAM模块(106)以及转发SRIO接口模块(107)；所述从节点中的所述发送RAM模块(105)、所述接收RAM模块(106)以及所述转发SRIO接口模块(107)的数量相同且等于所述从节点的个数；

所述同步控制模块(102)与所述主用SRIO接口模块(101)、所述发送调度模块(103)以及所述接收调度模块(104)连接；所述主节点中的同步控制模块(102)用于产生全局时钟同步信号，并生成相应的事务触发点；所述从节点中的同步控制模块(102)用于执行或者恢复时钟同步信号，并生成相应的事务触发点；

所述主用SRIO接口模块(101)与所述同步控制模块(102)、所述发送RAM模块(105)以及所述接收RAM模块(106)连接，用于解析FPGA系统中GT模块接收的数据，并将数据缓存至所述发送RAM模块(105)中；以及从所述接收RAM模块(106)中取出数据并发送至GT模块；

所述发送调度模块(103)与所述同步控制模块(102)以及所述发送RAM模块(105)连接，用于根据所述同步控制模块(102)发出的事务触发点，周期性的产生所述发送RAM模块(105)激励，使数据传输至所述转发SRIO接口模块(107)中；

所述接收调度模块(104)与所述同步控制模块(102)以及所述接收RAM模块(106)连接，用于根据所述同步控制模块(102)发出的事务触发点，周期性的产生所述接收RAM模块(106)激励，使数据传输至所述主用SRIO接口模块(101)；

所述发送RAM模块(105)与所述主用SRIO接口模块(101)、所述发送调度模块(103)以及所述转发SRIO接口模块(107)连接；

所述接收RAM模块(106)与所述主用SRIO接口模块(101)、所述接收调度模块(104)以及所述转发SRIO接口模块(107)连接；

所述转发SRIO接口模块(107)与所述发送RAM模块(105)以及所述接收RAM模块(106)连接，用于从所述发送RAM模块(105)中取出数据并发送至GT模块以及解析GT模块接收的数据并将数据缓存至所述接收RAM模块(106)中。

2.根据权利要求1所述的一种基于SRIO的多节点时间同步控制系统，其特征在于，所述主用SRIO接口模块(101)以及所述转发SRIO接口模块(107)中均包括两个端口，一个端口为FPGA对外接口，用于完成SRIO协议封装；另一个端口为FPGA对内接口，使用AXI总线接口。

3.根据权利要求1所述的一种基于SRIO的多节点时间同步控制系统，其特征在于，所述同步控制模块(102)产生的事务触发点包括：任务周期开始触发、SWRITE事务触发、TxRAM读取触发、RxRAM读取触发、算法开始触发以及故障反馈触发。

4.一种基于权利要求1至3任一所述的基于SRIO的多节点时间同步控制系统的同步控制方法，其特征在于，包括：

当外部存在有高精度的参考时基时，所述主节点中的同步控制模块通过外部参考时基产生全局时钟同步信号，并生成相应的事务触发点；当外部不存在高精度的参考时基或者参考时基故障时，所述主节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号，并生成相应的事务触发点；

所述从节点根据所述主节点发送的时钟同步信号执行操作，当所述主节点发送的时钟同步信号发生故障时，所述从节点中的同步控制模块通过FPGA系统自激励产生时钟同步信号。

5.根据权利要求4所述的一种同步控制方法，其特征在于，所述主节点中的同步控制模块利用外部参考时基产生全局时钟同步信号，进一步包括：

接收外部参考时基以间隔周期T发送的同步包，从同步包中恢复出同步信号，根据所述同步信号产生周期为T/m的细同步信号，将所述细同步信号发送至所述从节点中，其中m为预设的可以整除T的整数。

6.根据权利要求5所述的一种同步控制方法，其特征在于，所述细同步信号在所述主节点与所述从节点之间通过背板硬连接传输。

7.根据权利要求4所述的一种同步控制方法，其特征在于，还包括：所述从节点中的同步控制模块通过与上层节点采用背板硬连接恢复时钟同步信号或者接收上层节点发送的相应事务触发点恢复时钟同步信号。

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