CN108020996B - 一种总线同步控制架构及控制方法 - Google Patents

一种总线同步控制架构及控制方法 Download PDF

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Abstract

本发明公开了一种总线同步控制架构及控制方法，该控制架构包括系统主控板卡，接收上位机的命令，并对整个系统进行初始化操作；同步控制板卡，接收测量分系统下发的伺服中断信息和系统同步状态信号，并将伺服中断信息和系统同步状态信号发送至运动控制板卡和I/O板卡；I/O板卡，接收测量分系统发送来的采样数据，进行转化并通过机箱背板中的SRIO数据总线发送至指定的运动控制板卡；运动控制板卡，接收数据并进行计算处理，将处理后的数据通过SRIO数据总线发送至指定I/O板卡，由I/O板卡将处理后的数据输出。本发明提升了传输带宽，提高了计算能力，降低了计算时间，增加了数据的可靠性，降低了引脚占用数量。

Description

一种总线同步控制架构及控制方法
技术领域
本发明涉及光刻机同步控制技术领域，具体涉及一种总线同步控制架构及控制方法。
背景技术
伴随着科技的不断进步，人类进入了高、精、尖的智能化时代。尤其是德国工业4.0的提出，使得“智能工厂”开始兴起。智能化，要求更好的效率、更精确的控制，也因此将产生更多的数据量。
现今光刻机行业采用的控制架构仍以VME(Versa Module Eurocard)架构为主。VME自产生至今，已有近30年的历史，以其高稳定性、高总线带宽为光刻机行业青睐。但随着光刻机的复杂度的提升和双台设备的产生，VME已不足以满足海量数据对总线传输带宽的需求。虽然VME在近30年的时间内有过几次对数据传输带宽的提升，但迄今最大带宽的VME64x也仅有320MBps(Byte/second)，已经达到了并行总线带宽极限。
磁浮双台光刻机对控制系统的要求非常苛刻，要求在保证数据传输带宽的同时，也要保证控制的精确度，这对数据传输总线和硬件处理器都是一个很大的挑战。尤其是磁浮双台光刻机在数据总量大幅度提升的同时，更要求伺服采样频率的翻倍，这将导致VME总线和DSP(Digital Signal Processing，数字信号处理)硬件板卡的组合已不能满足需求，必须要采用另外一种低延时、高带宽、高可靠性的传输总线替代现有的VME总线机制，同样采用高性能的处理器替代现有低频的DSP处理器。
发明内容
本发明提供了一种总线同步控制架构及控制方法，以解决现有技术中存在的问题。
为了解决上述技术问题，本发明的技术方案是：一种总线同步控制架构，包括：
系统主控板卡，接收上位机的命令，并对整个系统进行初始化操作；
同步控制板卡，接收测量分系统下发的伺服中断信息和系统同步状态信号，并将伺服中断信息和系统同步状态信号发送至运动控制板卡和I/O板卡；
I/O板卡，接收测量分系统发送来的采样数据，对采样数据进行协议转化后，通过机箱背板中的SRIO数据总线发送至指定的运动控制板卡；
运动控制板卡，内部具有CPU处理芯片，用于接收数据并进行计算处理，将处理后的数据通过SRIO数据总线发送至指定I/O板卡，由I/O板卡将处理后的数据输出。
进一步的，所述同步控制板卡与所述测量分系统之间设有3对差分RS485信号线。
进一步的，所述I/O板卡上设有若干对外接光纤口。
进一步的，所述运动控制板卡上设有三个对外接口，分别为GbE口、RS232口和光纤口。
进一步的，还包括GbE交换板卡，用于命令数据的转发与交换。
进一步的，还包括SRIO交换板卡，用于同步数据的转发与交换。
进一步的，所述同步控制板卡由同步交换板卡代替。
本发明还提供一种总线同步控制架构的控制方法，包括以下步骤：
S1：所述系统主控板卡接收上位机的命令，对整个系统进行初始化操作；
S2：所述同步控制板卡接收测量分系统下发的伺服中断信息和系统同步状态信号，并将伺服中断信息和系统同步状态信号发送至运动控制板卡和I/O板卡以实现系统同步；
S3：当伺服周期开启后，所述I/O板卡接收测量分系统发送来的采样数据，对采样数据进行协议转化后，通过SRIO数据总线发送至指定运动控制板卡；
S4：所述运动控制板卡接收数据并进行计算处理，将处理后的数据通过SRIO数据总线发送至指定I/O板卡，由I/O板卡将处理后的数据输出。
进一步的，所述步骤S1中，所述系统主控卡通过GbE控制总线接收上位机下发的命令，将命令解释后，通过机箱背板的GbE控制总线将命令下发至运动控制板卡。
进一步的，所述系统主控卡通过GbE控制总线将命令下发至GbE交换板卡，通过GbE交换板卡进行路由转发至运动控制板卡。
进一步的，所述步骤S2中，当机箱背板上具备冗余的背板同步总线时，采用专用的背板同步总线实现机箱内部的系统同步：同步控制板卡将信息伺服中断以脉冲触发的形式，通过专用的背板同步总线发送至系统内各板卡；系统同步状态信息在脉冲触发后的下一个时钟周期发送。
进一步的，所述步骤S2中，当机箱背板上无冗余背板同步总线时，由同步控制板卡为同步系统提供系统时钟，将时钟总线连接至各板卡内的定时/计数器，由板卡内的定时/计数器进行时钟计时，当达到设定数值时，产生中断信号并广播至各板卡的CPU，开启一个新的伺服周期。
进一步的，所述步骤S2中，伺服中断信息和系统同步状态信息直接通过SRIO数据总线进行传输：系统事先约定伺服周期开启命令的SRIO数据格式，由GbE交换板卡在伺服周期开启时刻打包开启命令的SRIO数据包，将SRIO数据包以“广播”的方式，发送至系统内各个板卡，当各板卡解析SRIO数据包之后，开始伺服周期。
进一步的，所述步骤S3中，I/O板卡通过自身的光纤口接收测量分系统发送来的采样数据，将该数据进行解包处理，获取有效的位置数据，并将有效的位置数据打包成SRIO协议，通过SRIO数据总线发送至运动控制板卡。
进一步的，所述步骤S4中，当有采样数据到达时，运动控制板卡将数据搬移至板卡的RAM中，由CPU处理芯片完成本次计算，将计算结果根据约定的序列通过SRIO数据总线发送至SRIO交换板卡，由SRIO交换板卡根据地址信息，将结果数据发送至其它运动控制板卡或者I/O板卡。
进一步的，还包括步骤S5：若在运行过程中出现异常状况，则将异常状况发送至同步控制板卡，由同步控制板卡进行处理，并停止运行；若在运行过程中未出现异常状况，系统将处于就绪态，等待下一个伺服周期。
本发明提供的总线同步控制架构及控制方法，相比现有技术存在以下几方面优势：
1)采用SRIO数据总线替代VME64x并行总线，提升了带宽，增加了数据的可靠性，降低了引脚占用数量；
2)采用GbE控制总线替代现有的VME总线，提升了传输带宽。
3)采用具有高性能CPU处理芯片的运动控制板卡，提高了计算能力，降低了计算时间；
4)采用统一同步控制板卡提供系统时钟，增强了系统的稳定性；
5)采用命令、数据、同步总线分离的模式，更加可靠、有效的保证系统的工作。
附图说明
图1是本发明实施例1中总线同步控制架构的结构示意图；
图2是本发明实施例1中同步控制板卡三对差分信号线的定义图；
图3是本发明实施例1中同步控制板卡接收外来信号的时序图；
图4是本发明实施例1中同步控制板卡向系统内板卡发送信号的时序图；
图5是本发明实施例1中一个伺服周期内各个阶段的数据流程图；
图6是本发明实施例2中总线同步控制架构的结构示意图。
图中所示：1、运动控制板卡；2、I/O板卡；3、GbE交换板卡；4、SRIO交换板卡；5、同步控制板卡；6、系统主控板卡；7、上位机；8、机箱背板；9、同步交换机；10、GbE口；11、GbE控制总线；12、SRIO数据总线；13、同步总线；14、RS232口；15、光纤口；16、差分信号线。
具体实施方式
下面结合附图对本发明作详细描述。
实施例1
如图1所示，本发明一种基于SRIO(Serial RapidIO)总线的同步控制架构，包括运动控制板卡1，I/O板卡2，GbE(千兆以太网)交换板卡3，SRIO交换板卡4、同步控制板卡5和系统主控板卡6。其中，运动控制板卡1，I/O板卡2分别设有多个。
系统主控板卡6，接收上位机7的命令，并对整个系统进行初始化操作；具体的，系统主控板卡6通过机箱背板8上的GbE控制总线11接收上位机7下发的命令，包括初始化、机器参数下发、运动控制板卡1运行固件的分配等，系统主控板卡6将命令解释后，通过机箱背板8上的GbE控制总线11将命令下发至系统中各个板卡，包括运动控制板卡1，I/O板卡2，GbE交换板卡3，SRIO交换板卡4和同步控制板卡5；系统运行过程中，一些其它的辅助信息，如跟踪信息等，将通过GbE控制总线11发送至系统主控板卡6，完成对该信息的处理或存储。
同步控制板卡5，接收测量分系统下发的伺服中断信息和系统同步状态信号，并将伺服中断信息和系统同步状态信号发送至运动控制板卡1和I/O板卡2；具体的，测量分系统主要是传感器和干涉仪等，同步控制板卡5通过3对差分信号线16，如图2所示，三对差分信号线16分别定义为Clk、Sync和State，接收测量分系统下发的伺服中断信息与系统同步状态信号；获取到系统同步状态信号后，通过专用的机箱背板8上的同步总线13，将系统同步状态信号广播给各个运动控制板卡1，此过程不需要GbE交换板卡3和SRIO交换板卡4参与；通过同步总线13，同步控制板卡5将系统同步时钟通过脉冲触发的形式发送至所有运动控制板卡1和I/O板卡2；在每个伺服周期，运动控制板卡1均会将自身的运行状态通过同步总线13发送至同步控制板卡5和其它运动控制板卡1，由同步控制板卡5对运动控制板卡1的状态进行判断和处理，当运动控制板卡1有错误产生时，同步控制板卡5将通过差分信号线16通知其它分系统暂停/停止运行，等待本系统处理完毕该错误。
GbE交换板卡3，用于命令数据的转发与交换，提升系统的灵活性。系统初始化时，系统主控板卡6下发初始化参数和命令至该板卡，通过该板卡的进行路由转发，将命令发送至各个运动控制板卡1；同时系统运行过程中，将对除了采样数据外的信息进行转发等。该板卡主要基于ID路由选择进行命令转发，具有多播和广播功能。
SRIO交换板卡4，用于同步数据的转发与交换，I/O板卡2接收和处理完采样数据后，将通过SRIO数据总线12进行数据发送至SRIO交换板卡4，由该板卡根据路由信息进行转发处理；同时，运动控制板卡1计算完的结果数据也通过该板卡发送至其它运动控制板卡1或I/O板卡2。该板卡支持多播和广播功能，且转发时不对数据进行解包处理，转发延时在ns级别，基本不影响整个系统的延时。
I/O板卡2，接收测量分系统发送来的采样数据，对采样数据进行协议转化后，通过机箱背板8发送至指定运动控制板卡1；具体的，I/O板卡2通过自身带有的光纤口15，接收测量分系统发送来的采样数据，将该数据进行解包处理，获取有效的位置数据；解包完毕，将有效位置数据打包成SRIO协议，通过SRIO数据总线12发送至运动控制板卡1；同时将运动控制板卡1处理完成的结果数据通过光纤口15下发至各分系统。I/O板卡2对外接口为光纤口15，一般要求每块I/O板卡2至少具有4对光纤口15。
运动控制板卡1，内部具有CPU处理芯片，接收数据并进行计算处理，将处理后的数据发送至指定I/O板卡2，由I/O板卡2将处理后的数据输出。系统初始化之后，运动控制卡1处于就绪状态，等待着采样数据的到来；当有采样数据到达时，将数据快速搬移至随机存储器RAM中，CPU处理芯片以最快的速度完成本次计算，并将计算结果根据事先约定的序列通过背板的SRIO数据总线12发送至SRIO交换卡4，由SRIO交换卡4根据地址信息，选择合适的端口将结果数据发送至其它运动控制卡1或者发送至I/O板卡2。运动控制卡1一般包含三个对外接口：GbE口10、RS232口14和光纤口15。运动控制卡1一般采用PowerPC(PerformanceOptimization With Enhanced RISC-Performance Computing)来实现，当然也可以采用DSP、ARM、x86等芯片实现。
本发明还提供一种如上所述的总线同步控制架构的控制方法，包括以下步骤：
S1：所述系统主控板卡6接收上位机7的命令，对整个系统进行初始化操作；具体的，所述系统主控卡6通过GbE控制总线11接收上位机7下发的命令，包括初始化、机器参数下发、运动控制板卡1运行固件的分配等，将命令解释后，通过机箱背板8的GbE控制总线11将命令下发至GbE交换板卡3，通过GbE交换板卡3进行路由转发至运动控制板卡1。
S2：同步控制板卡5接收测量分系统下发的伺服中断信息和系统同步状态信号，其时序图如图3所示，并将伺服中断信息和系统同步状态信号发送至运动控制板卡和I/O板卡2以实现系统同步；具体的，当机箱背板8上具备冗余的同步总线13时，采用专用的同步总线13实现机箱内部的系统同步：同步控制板卡5将信息伺服中断以脉冲触发的形式，通过专用的同步总线13发送至系统内各板卡；系统同步状态信息在脉冲触发后的下一个时钟周期发送，其时序图如图4所示。
S3：当伺服周期开启后，I/O板卡2接收测量分系统发送来的采样数据，对采样数据进行协议转化后，通过SRIO数据总线12发送至指定运动控制板卡1；具体的，I/O板卡2通过自身的光纤口15接收测量分系统发送来的采样数据，将该数据进行解包处理，获取有效的位置数据，并将有效的位置数据打包成SRIO协议，通过SRIO数据总线12发送至运动控制板卡1。
S4：运动控制板卡1，接收数据并进行计算处理，将处理后的数据发送至指定I/O板卡2，由I/O板卡2将处理后的数据输出。具体的，当有采样数据到达时，运动控制板卡1将数据搬移至板卡的RAM中，由CPU处理芯片完成本次计算，将计算结果根据约定的序列通过SRIO数据总线12发送至SRIO交换板卡4，由SRIO交换板卡4根据地址信息，将结果数据发送至其它运动控制板卡1或者I/O板卡2。
步骤S5：若在运行过程中出现异常状况，则将异常状况发送至同步控制板卡1，由同步控制板卡1进行处理，并停止运行；若在运行过程中未出现异常状况，系统将处于就绪态，等待下一个伺服周期。
本发明具有很高的实时性，可在规定的时间内(如150us)完成数据的从接收到输出的整个流程，如图5所示，该流程包括9个时间点(段)：
T1：等待外部数据的到来，可控，一般<5us
T2：HSSL协议至SRIO协议的转换，可计算，一般<5us；
T3：数据由I/O板卡2经过SRIO交换板卡4发送至运动控制板卡1，可计算，一般<5us；
T4：数据由运动控制板卡1的buffer读取至RAM，由操作系统决定，一般<10us；
T5：CPU处理芯片通过算法对数据进行处理，由CPU主频和算法优化程度决定，要求<40us；
T6～T9：分别为T4～T1的逆过程。
实施例2
如图6所示，与实施例1不同的是，本实施例中，由同步交换板卡9代替同步控制板卡5，该同步控制构架中无GbE交换板卡3和SRIO交换板卡4，简化了控制架构，当机箱背板8上无冗余同步总线13时，由同步控制板卡5为同步系统提供系统时钟，将时钟总线连接至各板卡内的定时/计数器，由板卡内的定时/计数器进行时钟计时，当达到设定数值时，产生中断信号并广播至各板卡的CPU，开启一个新的伺服周期。
有时为了节省硬件资源，增加系统的可实现性，伺服中断信息和系统同步状态信息直接通过SRIO数据总线12进行传输：系统事先约定伺服周期开启命令的SRIO数据格式，由同步交换板卡9在伺服周期开启时刻打包开启命令的SRIO数据包，将SRIO数据包以“广播”的方式，发送至系统内各个板卡，当各板卡解析SRIO数据包之后，开始伺服周期。
综上所述，本发明提供的总线同步控制架构及控制方法，相比现有技术存在以下几方面优势：
1)采用SRIO数据总线替代VME64x并行总线，提升了带宽，增加了数据的可靠性，降低了引脚占用数量；
2)采用GbE控制总线替代现有的VME总线，提升了传输带宽。
3)采用具有高性能CPU处理芯片的运动控制板卡，提高了计算能力，降低了计算时间；
4)采用统一同步控制板卡提供系统时钟，增强了系统的稳定性；
5)采用命令、数据、同步总线分离的模式，更加可靠、有效的保证系统的工作；
6)采用星型/双星型的系统交换机制，提升了系统灵活性，解决了VME架构扩展困难的问题。
虽然说明书中对本发明的实施方式进行了说明，但这些实施方式只是作为提示，不应限定本发明的保护范围。在不脱离本发明宗旨的范围内进行各种省略、置换和变更均应包含在本发明的保护范围内。

Claims (16)

1.一种总线同步控制架构，其特征在于，包括：
系统主控板卡，接收上位机的命令，并对整个系统进行初始化操作；
同步控制板卡，接收测量分系统下发的伺服中断信息和系统同步状态信号，并将伺服中断信息和系统同步状态信号发送至运动控制板卡和I/O板卡；
I/O板卡，接收测量分系统发送来的采样数据，对采样数据进行协议转化后，通过机箱背板中的SRIO数据总线发送至指定的运动控制板卡；
运动控制板卡，内部具有CPU处理芯片，用于接收数据并进行计算处理，将处理后的数据通过SRIO数据总线发送至指定I/O板卡，由I/O板卡将处理后的数据输出；
其中，所述系统主控板卡将命令解释后通过GbE控制总线下发至系统中各个板卡。
2.根据权利要求1所述的总线同步控制架构，其特征在于，所述同步控制板卡与所述测量分系统之间设有3对差分RS485信号线。
3.根据权利要求1所述的总线同步控制架构，其特征在于，所述I/O板卡上设有若干对外接光纤口。
4.根据权利要求1所述的总线同步控制架构，其特征在于，所述运动控制板卡上设有三个对外接口，分别为GbE口、RS232口和光纤口。
5.根据权利要求1所述的总线同步控制架构，其特征在于，还包括GbE交换板卡，用于命令数据的转发与交换。
6.根据权利要求1所述的总线同步控制架构，其特征在于，还包括SRIO交换板卡，用于同步数据的转发与交换。
7.根据权利要求1所述的总线同步控制架构，其特征在于，所述同步控制板卡由同步交换板卡代替。
8.一种总线同步控制架构的控制方法，其特征在于，包括以下步骤：
S1：系统主控板卡接收上位机的命令，对整个系统进行初始化操作；所述系统主控板卡将命令解释后，通过GbE控制总线将命令下发至运动控制板卡；
S2：同步控制板卡接收测量分系统下发的伺服中断信息和系统同步状态信号，并将伺服中断信息和系统同步状态信号发送至运动控制板卡和I/O板卡以实现系统同步；
S3：当伺服周期开启后，所述I/O板卡接收测量分系统发送来的采样数据，对采样数据进行协议转化后，通过SRIO数据总线发送至指定运动控制板卡；
S4：所述运动控制板卡接收数据并进行计算处理，将处理后的数据通过SRIO数据总线发送至指定I/O板卡，由I/O板卡将处理后的数据输出。
9.根据权利要求8所述的控制方法，其特征在于，所述步骤S1中，所述系统主控卡通过GbE控制总线接收上位机下发的命令，将命令解释后，通过机箱背板的GbE控制总线将命令下发至运动控制板卡。
10.根据权利要求9所述的控制方法，其特征在于，所述系统主控卡通过GbE控制总线将命令下发至GbE交换板卡，通过GbE交换板卡进行路由转发至运动控制板卡。
11.根据权利要求8所述的控制方法，其特征在于，所述步骤S2中，当机箱背板上具备冗余的背板同步总线时，采用专用的背板同步总线实现机箱内部的系统同步：同步控制板卡将信息伺服中断以脉冲触发的形式，通过专用的背板同步总线发送至系统内各板卡；系统同步状态信息在脉冲触发后的下一个时钟周期发送。
12.根据权利要求8所述的控制方法，其特征在于，所述步骤S2中，当机箱背板上无冗余背板同步总线时，由同步控制板卡为同步系统提供系统时钟，将时钟总线连接至各板卡内的定时/计数器，由板卡内的定时/计数器进行时钟计时，当达到设定数值时，产生中断信号并广播至各板卡的CPU，开启一个新的伺服周期。
13.根据权利要求8所述的控制方法，其特征在于，所述步骤S2中，伺服中断信息和系统同步状态信息直接通过SRIO数据总线进行传输：系统事先约定伺服周期开启命令的SRIO数据格式，由GbE交换板卡在伺服周期开启时刻打包开启命令的SRIO数据包，将SRIO数据包以“广播”的方式，发送至系统内各个板卡，当各板卡解析SRIO数据包之后，开始伺服周期。
14.根据权利要求8所述的控制方法，其特征在于，所述步骤S3中，I/O板卡通过自身的光纤口接收测量分系统发送来的采样数据，将该数据进行解包处理，获取有效的位置数据，并将有效的位置数据打包成SRIO协议，通过SRIO数据总线发送至运动控制板卡。
15.根据权利要求8所述的控制方法，其特征在于，所述步骤S4中，当有采样数据到达时，运动控制板卡将数据搬移至板卡的RAM中，由CPU处理芯片完成本次计算，将计算结果根据约定的序列通过SRIO数据总线发送至SRIO交换板卡，由SRIO交换板卡根据地址信息，将结果数据发送至其它运动控制板卡或者I/O板卡。
16.根据权利要求8所述的控制方法，其特征在于，还包括步骤S5：若在运行过程中出现异常状况，则将异常状况发送至同步控制板卡，由同步控制板卡进行处理，并停止运行；若在运行过程中未出现异常状况，系统将处于就绪态，等待下一个伺服周期。
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