JP3694987B2 - 三重系フォールトトレラントシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、1つの制御対象に対し3つの同等の制御系を稼働させ、最適な出力を取り出せると共に1つの制御系がダウンしてもシステムが維持できるようにした三重系フォールトトレラントシステムに係り、特に、構成が簡素でバージョンアップが容易な三重系フォールトトレラントシステムに関するものである。
【0002】
【従来の技術】
一般に、プラントの制御装置は、プラントよりプロセスデータを入力し、所定の制御則に基づいた制御演算を実行し、その制御演算結果をプラントに出力するものである。このようなプラントの制御装置には、制御装置がダウンしてもプラントの正常な稼働が維持できるように、三重系フォールトトレラントシステムを採用したものがある。即ち、1つの制御対象に対しセンサ及び制御演算を実行するCPUを備えた3つの同等の制御系を稼働させ、各制御系のセンサで得られる3つの入力信号から最適なものを選択して制御演算に使用すると共に、これら3つの制御演算結果から最適なものを選択して出力信号に採用するようになっている。選択の方法は、中間値を選ぶ、多数ある値を選ぶ、安全な値を選ぶなど、種々考えられる。以下では、種々の選択方法を総称して多数決(ボーティング)処理と呼ぶことがある。
【0003】
図8に示されるように、3つの制御系には、それぞれ、センサ81からなる検出部82、システム部83、アクチュエータ84に接続される操作端85があり、システム部83は入力部86、中央演算部87、出力部88に分けることができる。中央演算部87は制御演算を実行するCPU89で構成され、1つ1つの制御系がプラントを制御する能力を持っている。三重系フォールトトレラントシステムを構成するために、全制御系の入力部86の入力信号がVバス伝送路90を介して各中央演算部87に取り込めるようになっており、各中央演算部87の入力側には入力信号を選択する選択部91が設けられていると共に、全中央演算部87の演算結果がVバス伝送路92を介して各中央演算部87に取り込めるようになっており、各中央演算部87の出力側には演算結果を選択する選択部93が設けられ、それぞれの選択部93から出力部88に選択された演算結果が届くようになっている。そして、操作端85では各出力部88の出力信号から1つを選んで使用する構成となっている。
【0004】
なお、センサは必ずしも3つ要さず、重要性の低いものについては1つのみ使用し、各制御系で共有してもよい。
【0005】
具体的な動作を図中に記された値を用いて説明すると、例えば、アクチュエータ84がピストンであるとし、この1つのピストンのストロークを検出するために3個のセンサA,B,Cが取り付けられているものとする。理想的には各センサ値は一致するはずであるが、故障や取り付けの緩み、経時変化の個体差等により異なる値となる。ここで各センサ値が、4.9,5.0,7.8のとき、各入力部86には4.9,5.0,7.8が得られる。これらの値は、Vバス伝送路90を介して各中央演算部87に転送される。各中央演算部87の入力側の選択部91では、5.0が選択される。これは中間値を選ぶという選択方法により、最大値7.8と最小値4.9が取り除かれたものである。演算結果が8.1,5.2,8.1だったとする。これらの値は、Vバス伝送路92を介して各中央演算部87に転送される。各中央演算部87の出力側の選択部93では、8.1が選択される。これも中間値を選ぶという選択方法により、1つの最大値8.1と最小値5.2が取り除かれたものである。操作端85では2/3(2 out of 3)制御により、安全な値が選ばれ、ピストンの駆動に使用される。
【0006】
以上のように、三重系フォールトトレラントシステムにあっては、3つの制御系で多数決処理を行うことによりデータの信頼性が高められ、また、1つの制御系が何等かの障害によりダウンした際にも、他の2つの制御系によりプラントの正常な稼働が維持できる。
【0007】
上記のように三重系フォールトトレラントシステムを構成するためには、それぞれの制御系のシステム部83に入力部86、中央演算部87、出力部88が必要であるだけでなく、これら制御系がVバス伝送路90,92を利用して相互にデータ転送可能でなければならない。3つの制御系は各々がデータ通信回路(図示せず)を備えると共に同期用回路(図示せず)を備え、同期を取りながらデータを転送しあうようになっている。
【0008】
従来のプラントの制御装置では、各制御系のシステム部83としてCPU基板を設け、それぞれのCPU基板上にCPU等の演算回路と、上記データ通信回路及び同期用回路とを搭載している。
【0009】
【発明が解決しようとする課題】
ところで、CPU等の演算回路の進歩は目覚ましく、次々に高性能のものが発表される。制御系の性能向上のためにも随時新しい高性能のCPUに置き換え、バージョンアップしていく必要がある。一方、データ転送の方式や速度などはプラントの制御装置の要求から決まり、大きく変化することはないので、データ通信回路及び同期用回路はバージョンアップのときにも同じままである。しかし、ひとつのCPU基板上に演算回路と、データ通信回路及び同期用回路とが搭載されているので、バージョンアップを行うと、旧CPU基板上のデータ通信回路及び同期用回路は取り替える必要がないにもかかわらず演算回路と共に廃棄されてしまう。
【0010】
また、上記CPU基板は、データ通信回路及び同期用回路を搭載した特殊で複雑な回路構成をしており、普及している汎用のCPU基板とは大きく異なる。このためCPU基板のコストは割り高となる。
【0011】
そこで、本発明の目的は、上記課題を解決し、構成が簡素でバージョンアップが容易な三重系フォールトトレラントシステムを提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために本発明は、1つの制御対象に対しセンサ及び制御演算を実行するCPUを備えた3つの同等の制御系を稼働させ、各制御系のセンサで得られる3つの入力信号から最適なものを選択して制御演算に使用すると共に、これら3つの制御演算結果から最適なものを選択して出力信号に採用する三重系フォールトトレラントシステムにおいて、各制御系に、制御系間で相互に上記入力信号又は制御演算結果をデータ転送する機能及び制御系間で同期信号の交換を行う機能を有するVBUS基板を設け、上記CPUは少なくともVMEバス互換性のある汎用CPU基板に搭載し、この汎用CPU基板と上記VBUS基板とをVMEバスを介して相互接続し、各制御系のVBUS基板同士をデータ転送及び同期専用のVバス伝送路で相互接続し、上記汎用CPU基板がソフトウェアにより同期タイミング信号を発生させ、この同期タイミング信号を自制御系の汎用CPU基板から受けたVBUS基板が他の制御系と同期信号を交換するようにしたものである。
【0013】
上記汎用CPU基板は、基板内外の双方からアクセス可能なデュアルポートメモリを備え、このデュアルポートメモリにCPUから自制御系の入力信号又は制御演算結果のデータを書き込み、このデータをVBUS基板が取り出して他の制御系のVBUS基板に転送すると共に、他の2つの制御系から転送されたデータをVBUS基板からデュアルポートメモリに書き込み、これらデュアルポートメモリに書き込まれた3つのデータから最適なものを選択できるようにしてもよい。
【0014】
各制御系は、同時に繰り返される制御演算周期を有し、1回の制御演算周期内に、センサからの入力、入力信号のデータ転送及び選択、制御演算、制御演算結果のデータ転送及び選択、出力を順次行い、このサイクルの終了から次回サイクルの開始までは上記データ転送に要した待ち時間を吸収するための空き時間としてもよい。
【0015】
上記汎用CPU基板は、発振子クロックを計数して周期パルスを発生するハードウェアカウンタを備え、そのCPUは、上記周期パルスを計数するソフトウェアカウンタを備え、この計数により同一時間で繰り返される制御演算周期を発生させると共に、この制御演算周期より十分大きい時間間隔で同期タイミング信号を発生させ、各VBUS基板は、自制御系の汎用CPU基板からの同期タイミング信号を受けて同期信号を自制御系及び他の制御系のVBUS基板に出力すると共に、自制御系からの同期信号又は他の制御系からの同期信号に基づき自制御系のCPUに同期割り込みを発生させ、このCPUは同期割り込み処理により上記ハードウェアカウンタ及びソフトウェアカウンタをリセットしてもよい。
【0016】
各制御系は、順次、時間間隔Tで交替し、時間間隔3Tで一巡するよう同期信号を発生してもよい。
【0017】
上記CPUは、同期割り込み処理内で、当該同期割り込みの基になった同期信号の発生元が自制御系であれば自制御系の次の同期信号の発生時期を時間間隔3Tに設定し、他の制御系であれば自制御系の次の同期信号の発生時期を時間間隔T又は2Tに設定してもよい。
【0018】
【発明の実施の形態】
以下、本発明の一実施形態を添付図面に基づいて詳述する。
【0019】
図1に示されるように、三重系フォールトトレラントシステムには、3つのユニット#1,#2,#3が設けられている。各ユニットの構成は同一であるから、ユニット#1についてのみ説明する。
【0020】
ユニット#1は、本発明に係るVBUS基板1と汎用CPU基板2と入力モジュール基板(図示せず)と出力モジュール基板(図示せず)とからなる。入力モジュール基板は、プラントからのデータを入力するもので、デジタル入力基板、アナログ入力基板等が含まれる。また、出力モジュール基板は、プラントへデータを出力するもので、デジタル出力基板、アナログ出力基板等が含まれる。汎用CPU基板2は、少なくともVMEバス互換性のあるものであればよく、これに搭載されるCPUは、本発明に係る制御演算等のソフトウェア及びこのシステム全体の制御ソフトウェアを実行するようになっている。VBUS基板1はユニット間でのデータ転送と同期信号の交換を行う機能を有し、VMEバス3を介して汎用CPU基板2と相互接続されている。VMEバス3は公知の標準バスであるから、説明を省略する。また、各ユニットのVBUS基板1同士は、データ転送及び同期信号交換用のVバス伝送路4で相互接続されている。このVバス伝送路4は、後述のように入力時・出力時の2回使用されるが、実際の伝送路は1つであり、時分割で使用される。伝送路の例として、16bit並列のデータバス及び制御バスからなる高速伝送路を用い、最大5Mword/secの送信能力を持たせるものとする。
【0021】
なお、図1のユニットは図8の従来技術におけるシステム部83に相当しており、検出部82、操作端85は従来と同じである。従って、本発明に係る制御系の説明はユニットの説明で十分である。
【0022】
図1に詳しく示されるように、汎用CPU基板2は、入出力・制御演算ソフトウェア5が出力したデータをVBUS基板1に受け渡す送信領域6と、VBUS基板1から他のユニットのデータを受け取る2つの受信領域7,8とを有し、CPUは、これら受信領域7,8及び送信領域6のデータから最適なものを選択する多数決ソフトウェア9を実行するようになっている。受信領域7,8及び送信領域6は、基板内外の双方からアクセス可能なデュアルポートメモリで実現されている。
【0023】
次に、制御演算サイクルについて説明する。
【0024】
図2に示されるように、各ユニット#1,#2,#3は、制御演算サイクルを実行するようになっている。制御演算サイクルは、センサからの入力を行う入力処理21、入力信号のデータ転送を行う入力VBUS伝送処理22、入力信号の選択を行う入力多数決処理23、制御演算処理24、制御演算結果のデータ転送を行う出力VBUS伝送処理25、制御演算結果の選択を行う出力多数決処理26、選択した出力信号をプラントに出力する出力処理27の順で行われる。図示されるように、3つのユニットが同期を取り、制御演算サイクルの開始が同時になっている。この同期については後述する。ここでは、制御演算サイクルの終了(出力処理27)から次回の制御演算サイクルの開始(入力処理21)までに時間不定の空き時間28が設けられ、この空き時間28があることによって制御演算サイクルの時間が増減しても制御演算周期29は一定であり、3つのユニット#1,#2,#3が同時に制御演算周期29を繰り返すことを特徴とする。制御演算周期は例えば10msecである。
【0025】
各処理の内容を詳しく説明する。
【0026】
(1)入力処理21;プラントに設置されたセンサからのデジタルデータ或いはアナログデータを入力モジュール基板経由で汎用CPU基板2に入力する。
【0027】
(2)入力VBUS伝送処理22;入力したデータを自ユニット及び他の2ユニット相互間で送受信する。
【0028】
(3)入力多数決処理23;他の2ユニットから受信したデータ及び自ユニットのデータからなる3つのデータで多数決を行い、最も確からしい値(最適値)を決定する。
【0029】
(4)制御演算処理24;最適値を使ってプラント固有の制御則に基づいて制御演算を行う。
【0030】
(5)出力VBUS伝送処理25;演算結果及び内部データ(積分値等)を自ユニット及び他の2ユニット相互間で送受信する。
【0031】
(6)出力多数決処理26;他の2ユニットから受信したデータ及び自ユニットのデータからなる3つのデータで多数決を行い、最も確からしい値(最適値)を決定する。
【0032】
(7)出力処理27;最適値をプラントに設置された操作端に出力する。
【0033】
上述の(2)及び(5)のVBUS伝送にあっては、その次に行う多数決処理のためにデータを揃える必要から、3つのユニットが同じタイミングでデータ送信を行わなければならない。送信タイミングにずれが生じると、3つのデータが揃うまでに時間を要し、その間、多数決処理に移行できなくなるため、制御演算サイクルに支障を来す。そこで、同期を取り、制御演算サイクルの開始を一致させ、VBUS伝送のタイミングを揃えているのである。しかし、厳密には、完全に送信タイミングを一致させることは不可能である。そこで、自ユニットがデータを送信した後、他の2つのユニットからのデータ受信が完了するまでに一定の待ち時間(図示せず)を設けて冗長性を持たせている。
【0034】
この待ち時間は、以下の条件から決められる。
【0035】
(1)データ伝送サイズに対応し、データ伝送を完了するのに十分な時間であること。
【0036】
(2)この待ち時間を最大使っても制御演算サイクルの終了が制御演算周期29を超えないこと。
【0037】
また、この待ち時間の間にデータが受信できない場合(これを受信オーバタイムという)は、受信できたデータ(自ユニットのデータ、他の1つのユニットからのデータ)のみで多数決処理に進む。なお、多数決処理では、3データが揃わなかった場合にも対応する多数決方法が採られている。
【0038】
【表1】
【0039】
表1は、縦の欄には、アナログ入力値、アナログ出力値、アナログ内部値、接点入力値、接点出力値、接点内部値の欄が設けられ、横の欄には、有効データ数0〜3の欄が設けられ、それぞれが交差する欄に各値がどのように選択されるかが記入されている。この表1の意味は、次の通りである。
【0040】
即ち、有効データが全く得られない場合、アナログ入力や接点入力には前回値をそのまま採用する。有効データが1つしか得られない場合、そのデータ(今回値)を採用する。有効データが2つ得られた場合、アナログ入力では、推定値に近い値を選択する/最大値を選択する/最低値を選択するというように選択方法を選択できる。アナログ出力及び内部では、最大値を選択する。接点入力等では、そのデータ(今回値)が等しければそのまま採用し、異なればフェイルセーフ値(制御を安全な方向に導く値)を導入し、3者の多数決とする。有効データが3つ得られた場合、アナログ入力等では中間値、接点入力等では多数決とする。
【0041】
次にVBUS伝送手順を説明する。
【0042】
図3に示されるように、汎用CPU基板2には、VBUS基板1とのデータ受け渡し使用されるデュアルポートメモリ31が設けられている。デュアルポートメモリ31は汎用CPU基板2内からもVBUS基板1からもアクセス可能となっている。図1の送信領域6及び受信領域7,8として、ここでは、デュアルポートメモリ31には、入力送信,入力受信1,入力受信2,出力送信,…というように使用目的別に領域が割り当てられている。また、VBUS基板1には他のユニットからの受信データを蓄積する2つの受信バッファ(受信1バッファ,受信2バッファ)32が設けられている。VBUS基板1は、2つの受信バッファに受信データが得られたことを検知して、受信終了割り込みを発行する機能を有する。
【0043】
入力VBUS伝送処理と出力VBUS伝送処理とは同じ手順であり、いずれも以下の手順によりデータ転送が行われる。なお、手順の▲1▼▲2▼…と図中の▲1▼▲2▼…とは対応している。
【0044】
▲1▼CPUは、汎用CPU基板2のデュアルポートメモリ31に、送信するデータを書き込む。(入力VBUS伝送処理と出力VBUS伝送処理とでは異なった領域が割り当てられている。)
▲2▼汎用CPU基板2は、VBUS基板1に対し送信要求コマンドを発行する。ここで制御演算サイクルはVBUS伝送終了待ち状態(前記待ち時間の計測)に入る。
【0045】
▲3▼VBUS基板1は、送信要求コマンドを受け取ると、汎用CPU基板2上のデュアルポートメモリ31内のデータを他の2つのユニットに送信する。ここで、制御演算サイクルの同期が取れているため、他の2つのユニットもほぼ同時にVBUS伝送処理を実行し、▲3▼の手順に進むので、他の2つのユニットからのデータがVBUS基板1に到着する。
【0046】
▲4▼他の2つのユニットから送られてきたデータは、一旦VBUS基板1上の受信バッファ32に蓄えられ、その後、汎用CPU基板2上のデュアルポートメモリ31に転送される。
【0047】
▲5▼VBUS基板1は、他の2つのユニットからのデータ受信及びデュアルポートメモリへの転送が終了すると、このことを汎用CPU基板2に通知するために汎用CPU基板2に対し受信終了割り込みを発行する。
【0048】
▲6▼汎用CPU基板2は、VBUS基板1から受信終了割り込みを受け取ると、多数決処理に移行する。即ち、汎用CPU基板2は、デュアルポートメモリ31に書き込まれた、自ユニット及び他の2ユニットのデータを使って多数決処理を行う。
【0049】
次に、VBUS伝送を行う上で重要な同期について説明する。
【0050】
前述したように図2では3つのユニットが同期を取り、制御演算サイクルの開始が同時になっている。この同期を取る際に、VBUS基板1の機能が使用される。
【0051】
まず始めに、汎用CPU基板2が制御演算サイクルのための制御演算周期29を作り出すしくみを説明する。
【0052】
図4に示されるように、汎用CPU基板2は、時間計測の基本となる例えば1MHzのクロックを発生する発振子41と、このクロックをハードウェア的に設定された個数まで計数することにより周期パルスを発生するハードウェアカウンタ42(H/Wカウンタと呼ぶ)とを備え、そしてCPUは、この周期パルスをさらにソフトウェア的に設定された回数まで計数するソフトウェアカウンタ43を備えている。このソフトウェアカウンタはオペレーティングシステム(OS)に組み込んでもよい。ソフトウェアカウンタ43は、以下、OSカウンタと呼ぶことにする。また、周期パルスは、以下、システムクロック44と呼ぶことにする。システムクロック44の周期は例えば2msecとし、OSカウンタ43は例えば5回カウントにより10msecを計測するものとする。なお、H/Wカウンタ42,OSカウンタ43は、いずれも、リセット値0から設定値まで加算カウントするものであってもよいし、プリセット値から0まで減算カウントするものであってもよい。
【0053】
発振子41からの1MHzのクロックをH/Wカウンタ42が分周し、周期2msecのシステムクロック44を発生させる。このシステムクロック44がCPUに割り込みとして入力され、OSはOSカウンタ43を使って設定された回数まで割り込みを計数し、制御演算周期29が作り出される。
【0054】
ここで3つのユニットの発振子41が全く同じに発振していると、時間計測の始まりさえ同時であれば3つのユニットは全く同期がとれた制御演算周期29を作り、制御演算サイクルを同時に実行することになる。しかし、実際には、時間計測の始まりは同時でなく、発振子41も個体差により若干異なるため、同期は取れないし、一時的に同期が取れても時間の経過と共にずれが出てくる。そこで、何等かの同期を取る手段が必要となる。
【0055】
さて、本発明にあっては、周期的に3つのユニットでH/Wカウンタ42及びOSカウンタ43のカウント値を同時にリセット又はプリセットすることにより同期を取るようになっている。つまり、時間の経過と共にずれてきた各カウンタ値が同時にリセット又はプリセットされると、その次の制御演算サイクルの開始タイミングが同時になる。このリセット又はプリセットを図る信号(以下、同期信号と呼ぶ)を一定時間間隔で3つのユニットが順に出力するようにした。
【0056】
VBUS基板1が同期信号を交換する方法を説明する。
【0057】
図5に示されるように、汎用CPU基板2からVBUS基板1に対し同期タイミング信号51を出力するようになっていると共に、VBUS基板1から汎用CPU基板2に対し同期割り込みの信号52を出力するようになっている。また、VBUS基板1同士を接続するVバス伝送路4には同期信号交換用のラインが設けられている。同期信号交換用のラインは、1つのVBUS基板1から出て、自身を含む3つのVBUS基板1に入るようになっている。図5にはユニット#1から出力される同期信号53が実線で、ユニット#2から出力される同期信号54が破線で、ユニット#3から出力される同期信号55が一点鎖線で示されている。各ユニットの動作は互い違いに行われるが、同様の動作であるから、ユニット#1が同期信号を出力する場合についてのみ説明する。
【0058】
(1)ユニット#1の汎用CPU基板2がVBUS基板1に同期信号出力コマンド(同期タイミング信号51)を発行する。
【0059】
(2)VBUS基板1は、同期信号出力コマンドを受け取ると同期信号53を出力する。この同期信号は他のユニット#2,#3のVBUS基板1に入力されると共に、ユニット#1のVBUS基板1にも折り返し入力される。
【0060】
(3)各VBUS基板1は、同期信号53が入力されると汎用CPU基板2に対し同期割り込み(同期割り込みの信号52)を発行し、同期信号が入力されたことを通知する。
【0061】
(4)汎用CPU基板2は、同期割り込みを受け付けると、同期処理を行う。同期処理において、H/Wカウンタ42及びOSカウンタ43のリセット又はプリセットが行われる。
【0062】
上述の(2)において、1つのユニットからの同期信号が3つのユニットに同時に入力され、3つのユニットで同時に同期処理が行われる。これにより、各H/Wカウンタ42及びOSカウンタ43は同時にリセット又はプリセットされるので、その次の制御演算サイクルの開始タイミングが同時になる。
【0063】
図6に、各ユニットが出力する同期信号のタイミングを示す。図示されるように同期信号61は3つのユニットが順に交替して出力している。その出力の時間間隔をTとすると、時間間隔3Tで一巡することになる。時間間隔Tは、制御演算周期より十分大きい値を用いる。例えば、T=400msecとする。
【0064】
図6のタイミングを実現するために、同期処理に際して、どのユニットが同期信号を出したかが判別され、これに基づいて自ユニットの次の同期信号の発生時期を計算するようになっている。
【0065】
このような同期処理は、図7のフローチャートに従う。即ち、ステップ1,2でH/Wカウンタ42及びOSカウンタ43のリセットが行われ、ステップ3で当該同期割り込みの基になった同期信号の発生元がチェックされる。発生元が自ユニットであれば、ステップ4に進み、自ユニットの次の同期信号の発生時期を時間間隔3Tに設定する。発生元が次ユニット(自ユニットの次に同期信号を発生するべきユニット;自ユニットが#1なら#2)であれば、ステップ5に進み、自ユニットの次の同期信号の発生時期を時間間隔2Tに設定する。発生元が前ユニット(自ユニットの前に同期信号を発生するべきユニット;自ユニットが#1なら#3)であれば、ステップ6に進み、自ユニットの次の同期信号の発生時期を時間間隔Tに設定する。
【0066】
このような同期処理を行うことで、1つのユニットがダウンした場合でも残りのユニットから同期信号が出力され続けるので、同期を取ることが可能である。
【0067】
【発明の効果】
本発明は次の如き優れた効果を発揮する。
【0068】
(1)データ転送機能及び同期信号交換機能をCPU基板とは別のVBUS基板に持たせ、CPU基板には汎用CPU基板を使用したので、それぞれの基板が独立し、保守が容易となると共に、それぞれの基板は単独でバージョンアップができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す三重系フォールトトレラントシステムの構成図である。
【図2】本発明による制御演算サイクルのタイミング図である。
【図3】本発明によるVBUS伝送手順に係る汎用CPU基板及びVBUS基板の構成図である。
【図4】本発明に使用する汎用CPU基板のシステムクロック系の構成図である。
【図5】本発明による同期信号交換に係る汎用CPU基板及びVBUS基板の構成図である。
【図6】本発明によるユニットが出力する同期信号のタイミング図である。
【図7】本発明による同期処理のフローチャート図である。
【図8】従来例を示す三重系フォールトトレラントシステムの構成図である。
【符号の説明】
1 VBUS基板
2 汎用CPU基板
3 VMEバス
4 Vバス伝送路
5 入出力・制御演算ソフトウェア
9 多数決ソフトウェア
28 空き時間
29 制御演算周期
31 デュアルポートメモリ
41 発振子
42 ハードウェアカウンタ(H/Wカウンタ)
43 ソフトウェアカウンタ(OSカウンタ)
Claims (6)
- 1つの制御対象に対しセンサ及び制御演算を実行するCPUを備えた3つの同等の制御系を稼働させ、各制御系のセンサで得られる3つの入力信号から最適なものを選択して制御演算に使用すると共に、これら3つの制御演算結果から最適なものを選択して出力信号に採用する三重系フォールトトレラントシステムにおいて、各制御系に、制御系間で相互に上記入力信号又は制御演算結果をデータ転送する機能及び制御系間で同期信号の交換を行う機能を有するVBUS基板を設け、上記CPUは少なくともVMEバス互換性のある汎用CPU基板に搭載し、この汎用CPU基板と上記VBUS基板とをVMEバスを介して相互接続し、各制御系のVBUS基板同士をデータ転送及び同期専用のVバス伝送路で相互接続し、上記汎用CPU基板がソフトウェアにより同期タイミング信号を発生させ、この同期タイミング信号を自制御系の汎用CPU基板から受けたVBUS基板が他の制御系と同期信号を交換するようにしたことを特徴とする三重系フォールトトレラントシステム。
- 上記汎用CPU基板は、基板内外の双方からアクセス可能なデュアルポートメモリを備え、このデュアルポートメモリにCPUから自制御系の入力信号又は制御演算結果のデータを書き込み、このデータをVBUS基板が取り出して他の制御系のVBUS基板に転送すると共に、他の2つの制御系から転送されたデータをVBUS基板からデュアルポートメモリに書き込み、これらデュアルポートメモリに書き込まれた3つのデータから最適なものを選択できるようにしたことを特徴とする請求項1記載の三重系フォールトトレラントシステム。
- 各制御系は、同時に繰り返される制御演算周期を有し、1回の制御演算周期内に、センサからの入力、入力信号のデータ転送及び選択、制御演算、制御演算結果のデータ転送及び選択、出力を順次行い、このサイクルの終了から次回サイクルの開始までは上記データ転送に要した待ち時間を吸収するための空き時間とすることを特徴とする請求項1又は2記載の三重系フォールトトレラントシステム。
- 上記汎用CPU基板は、発振子クロックを計数して周期パルスを発生するハードウェアカウンタを備え、そのCPUは、上記周期パルスを計数するソフトウェアカウンタを備え、この計数により同一時間で繰り返される制御演算周期を発生させると共に、この制御演算周期より十分大きい時間間隔で同期タイミング信号を発生させ、各VBUS基板は、自制御系の汎用CPU基板からの同期タイミング信号を受けて同期信号を自制御系及び他の制御系のVBUS基板に出力すると共に、自制御系からの同期信号又は他の制御系からの同期信号に基づき自制御系のCPUに同期割り込みを発生させ、このCPUは同期割り込み処理により上記ハードウェアカウンタ及びソフトウェアカウンタをリセットすることを特徴とする請求項1〜3いずれか記載の三重系フォールトトレラントシステム。
- 各制御系は、順次、時間間隔Tで交替し、時間間隔3Tで一巡するよう同期信号を発生することを特徴とする請求項4記載の三重系フォールトトレラントシステム。
- 上記CPUは、同期割り込み処理内で、当該同期割り込みの基になった同期信号の発生元が自制御系であれば自制御系の次の同期信号の発生時期を時間間隔3Tに設定し、他の制御系であれば自制御系の次の同期信号の発生時期を時間間隔T又は2Tに設定することを特徴とする請求項5記載の三重系フォールトトレラントシステム。
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