JPH1011101A - 三重系フォールトトレラントシステム - Google Patents

三重系フォールトトレラントシステム

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JPH1011101A
JPH1011101A JP8164529A JP16452996A JPH1011101A JP H1011101 A JPH1011101 A JP H1011101A JP 8164529 A JP8164529 A JP 8164529A JP 16452996 A JP16452996 A JP 16452996A JP H1011101 A JPH1011101 A JP H1011101A
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Abstract

(57)【要約】 【課題】 構成が簡素でバージョンアップが容易な三重
系フォールトトレラントシステムを提供する。 【解決手段】 各制御系に、制御系間で相互に入力信号
又は制御演算結果をデータ転送する機能及び制御系間で
同期信号の交換を行う機能を有するVBUS基板1を設
け、CPUは少なくともVMEバス互換性のある汎用C
PU基板2に搭載し、この汎用CPU基板2とVBUS
基板1とをVMEバス3を介して相互接続し、各制御系
のVBUS基板1同士をデータ転送及び同期専用のVバ
ス伝送路4で相互接続した。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、1つの制御対象に
対し3つの同等の制御系を稼働させ、最適な出力を取り
出せると共に1つの制御系がダウンしてもシステムが維
持できるようにした三重系フォールトトレラントシステ
ムに係り、特に、構成が簡素でバージョンアップが容易
な三重系フォールトトレラントシステムに関するもので
ある。
【0002】
【従来の技術】一般に、プラントの制御装置は、プラン
トよりプロセスデータを入力し、所定の制御則に基づい
た制御演算を実行し、その制御演算結果をプラントに出
力するものである。このようなプラントの制御装置に
は、制御装置がダウンしてもプラントの正常な稼働が維
持できるように、三重系フォールトトレラントシステム
を採用したものがある。即ち、1つの制御対象に対しセ
ンサ及び制御演算を実行するCPUを備えた3つの同等
の制御系を稼働させ、各制御系のセンサで得られる3つ
の入力信号から最適なものを選択して制御演算に使用す
ると共に、これら3つの制御演算結果から最適なものを
選択して出力信号に採用するようになっている。選択の
方法は、中間値を選ぶ、多数ある値を選ぶ、安全な値を
選ぶなど、種々考えられる。以下では、種々の選択方法
を総称して多数決(ボーティング)処理と呼ぶことがあ
る。
【0003】図8に示されるように、3つの制御系に
は、それぞれ、センサ81からなる検出部82、システ
ム部83、アクチュエータ84に接続される操作端85
があり、システム部83は入力部86、中央演算部8
7、出力部88に分けることができる。中央演算部87
は制御演算を実行するCPU89で構成され、1つ1つ
の制御系がプラントを制御する能力を持っている。三重
系フォールトトレラントシステムを構成するために、全
制御系の入力部86の入力信号がVバス伝送路90を介
して各中央演算部87に取り込めるようになっており、
各中央演算部87の入力側には入力信号を選択する選択
部91が設けられていると共に、全中央演算部87の演
算結果がVバス伝送路92を介して各中央演算部87に
取り込めるようになっており、各中央演算部87の出力
側には演算結果を選択する選択部93が設けられ、それ
ぞれの選択部93から出力部88に選択された演算結果
が届くようになっている。そして、操作端85では各出
力部88の出力信号から1つを選んで使用する構成とな
っている。
【0004】なお、センサは必ずしも3つ要さず、重要
性の低いものについては1つのみ使用し、各制御系で共
有してもよい。
【0005】具体的な動作を図中に記された値を用いて
説明すると、例えば、アクチュエータ84がピストンで
あるとし、この1つのピストンのストロークを検出する
ために3個のセンサA,B,Cが取り付けられているも
のとする。理想的には各センサ値は一致するはずである
が、故障や取り付けの緩み、経時変化の個体差等により
異なる値となる。ここで各センサ値が、4.9,5.
0,7.8のとき、各入力部86には4.9,5.0,
7.8が得られる。これらの値は、Vバス伝送路90を
介して各中央演算部87に転送される。各中央演算部8
7の入力側の選択部91では、5.0が選択される。こ
れは中間値を選ぶという選択方法により、最大値7.8
と最小値4.9が取り除かれたものである。演算結果が
8.1,5.2,8.1だったとする。これらの値は、
Vバス伝送路92を介して各中央演算部87に転送され
る。各中央演算部87の出力側の選択部93では、8.
1が選択される。これも中間値を選ぶという選択方法に
より、1つの最大値8.1と最小値5.2が取り除かれ
たものである。操作端85では2/3(2 out of 3)制御
により、安全な値が選ばれ、ピストンの駆動に使用され
る。
【0006】以上のように、三重系フォールトトレラン
トシステムにあっては、3つの制御系で多数決処理を行
うことによりデータの信頼性が高められ、また、1つの
制御系が何等かの障害によりダウンした際にも、他の2
つの制御系によりプラントの正常な稼働が維持できる。
【0007】上記のように三重系フォールトトレラント
システムを構成するためには、それぞれの制御系のシス
テム部83に入力部86、中央演算部87、出力部88
が必要であるだけでなく、これら制御系がVバス伝送路
90,92を利用して相互にデータ転送可能でなければ
ならない。3つの制御系は各々がデータ通信回路(図示
せず)を備えると共に同期用回路(図示せず)を備え、
同期を取りながらデータを転送しあうようになってい
る。
【0008】従来のプラントの制御装置では、各制御系
のシステム部83としてCPU基板を設け、それぞれの
CPU基板上にCPU等の演算回路と、上記データ通信
回路及び同期用回路とを搭載している。
【0009】
【発明が解決しようとする課題】ところで、CPU等の
演算回路の進歩は目覚ましく、次々に高性能のものが発
表される。制御系の性能向上のためにも随時新しい高性
能のCPUに置き換え、バージョンアップしていく必要
がある。一方、データ転送の方式や速度などはプラント
の制御装置の要求から決まり、大きく変化することはな
いので、データ通信回路及び同期用回路はバージョンア
ップのときにも同じままである。しかし、ひとつのCP
U基板上に演算回路と、データ通信回路及び同期用回路
とが搭載されているので、バージョンアップを行うと、
旧CPU基板上のデータ通信回路及び同期用回路は取り
替える必要がないにもかかわらず演算回路と共に廃棄さ
れてしまう。
【0010】また、上記CPU基板は、データ通信回路
及び同期用回路を搭載した特殊で複雑な回路構成をして
おり、普及している汎用のCPU基板とは大きく異な
る。このためCPU基板のコストは割り高となる。
【0011】そこで、本発明の目的は、上記課題を解決
し、構成が簡素でバージョンアップが容易な三重系フォ
ールトトレラントシステムを提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するため
に本発明は、1つの制御対象に対しセンサ及び制御演算
を実行するCPUを備えた3つの同等の制御系を稼働さ
せ、各制御系のセンサで得られる3つの入力信号から最
適なものを選択して制御演算に使用すると共に、これら
3つの制御演算結果から最適なものを選択して出力信号
に採用する三重系フォールトトレラントシステムにおい
て、各制御系に、制御系間で相互に上記入力信号又は制
御演算結果をデータ転送する機能及び制御系間で同期信
号の交換を行う機能を有するVBUS基板を設け、上記
CPUは少なくともVMEバス互換性のある汎用CPU
基板に搭載し、この汎用CPU基板と上記VBUS基板
とをVMEバスを介して相互接続し、各制御系のVBU
S基板同士をデータ転送及び同期専用のVバス伝送路で
相互接続したものである。
【0013】上記汎用CPU基板は、基板内外の双方か
らアクセス可能なデュアルポートメモリを備え、このデ
ュアルポートメモリにCPUから自制御系の入力信号又
は制御演算結果のデータを書き込み、このデータをVB
US基板が取り出して他の制御系のVBUS基板に転送
すると共に、他の2つの制御系から転送されたデータを
VBUS基板からデュアルポートメモリに書き込み、こ
れらデュアルポートメモリに書き込まれた3つのデータ
から最適なものを選択できるようにしてもよい。
【0014】各制御系は、同時に繰り返される制御演算
周期を有し、1回の制御演算周期内に、センサからの入
力、入力信号のデータ転送及び選択、制御演算、制御演
算結果のデータ転送及び選択、出力を順次行い、このサ
イクルの終了から次回サイクルの開始までは上記データ
転送に要した待ち時間を吸収するための空き時間として
もよい。
【0015】上記汎用CPU基板は、発振子クロックを
計数して周期パルスを発生するハードウェアカウンタを
備え、そのCPUは、上記周期パルスを計数するソフト
ウェアカウンタを備え、この計数により同一時間で繰り
返される制御演算周期を発生させると共に、この制御演
算周期より十分大きい時間間隔で同期タイミング信号を
発生させ、各VBUS基板は、自制御系の汎用CPU基
板からの同期タイミング信号を受けて同期信号を自制御
系及び他の制御系のVBUS基板に出力すると共に、自
制御系からの同期信号又は他の制御系からの同期信号に
基づき自制御系のCPUに同期割り込みを発生させ、こ
のCPUは同期割り込み処理により上記ハードウェアカ
ウンタ及びソフトウェアカウンタをリセットしてもよ
い。
【0016】各制御系は、順次、時間間隔Tで交替し、
時間間隔3Tで一巡するよう同期信号を発生してもよ
い。
【0017】上記CPUは、同期割り込み処理内で、当
該同期割り込みの基になった同期信号の発生元が自制御
系であれば自制御系の次の同期信号の発生時期を時間間
隔3Tに設定し、他の制御系であれば自制御系の次の同
期信号の発生時期を時間間隔T又は2Tに設定してもよ
い。
【0018】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づいて詳述する。
【0019】図1に示されるように、三重系フォールト
トレラントシステムには、3つのユニット#1,#2,
#3が設けられている。各ユニットの構成は同一である
から、ユニット#1についてのみ説明する。
【0020】ユニット#1は、本発明に係るVBUS基
板1と汎用CPU基板2と入力モジュール基板(図示せ
ず)と出力モジュール基板(図示せず)とからなる。入
力モジュール基板は、プラントからのデータを入力する
もので、デジタル入力基板、アナログ入力基板等が含ま
れる。また、出力モジュール基板は、プラントへデータ
を出力するもので、デジタル出力基板、アナログ出力基
板等が含まれる。汎用CPU基板2は、少なくともVM
Eバス互換性のあるものであればよく、これに搭載され
るCPUは、本発明に係る制御演算等のソフトウェア及
びこのシステム全体の制御ソフトウェアを実行するよう
になっている。VBUS基板1はユニット間でのデータ
転送と同期信号の交換を行う機能を有し、VMEバス3
を介して汎用CPU基板2と相互接続されている。VM
Eバス3は公知の標準バスであるから、説明を省略す
る。また、各ユニットのVBUS基板1同士は、データ
転送及び同期信号交換用のVバス伝送路4で相互接続さ
れている。このVバス伝送路4は、後述のように入力時
・出力時の2回使用されるが、実際の伝送路は1つであ
り、時分割で使用される。伝送路の例として、16bi
t並列のデータバス及び制御バスからなる高速伝送路を
用い、最大5Mword/secの送信能力を持たせる
ものとする。
【0021】なお、図1のユニットは図8の従来技術に
おけるシステム部83に相当しており、検出部82、操
作端85は従来と同じである。従って、本発明に係る制
御系の説明はユニットの説明で十分である。
【0022】図1に詳しく示されるように、汎用CPU
基板2は、入出力・制御演算ソフトウェア5が出力した
データをVBUS基板1に受け渡す送信領域6と、VB
US基板1から他のユニットのデータを受け取る2つの
受信領域7,8とを有し、CPUは、これら受信領域
7,8及び送信領域6のデータから最適なものを選択す
る多数決ソフトウェア9を実行するようになっている。
受信領域7,8及び送信領域6は、基板内外の双方から
アクセス可能なデュアルポートメモリで実現されてい
る。
【0023】次に、制御演算サイクルについて説明す
る。
【0024】図2に示されるように、各ユニット#1,
#2,#3は、制御演算サイクルを実行するようになっ
ている。制御演算サイクルは、センサからの入力を行う
入力処理21、入力信号のデータ転送を行う入力VBU
S伝送処理22、入力信号の選択を行う入力多数決処理
23、制御演算処理24、制御演算結果のデータ転送を
行う出力VBUS伝送処理25、制御演算結果の選択を
行う出力多数決処理26、選択した出力信号をプラント
に出力する出力処理27の順で行われる。図示されるよ
うに、3つのユニットが同期を取り、制御演算サイクル
の開始が同時になっている。この同期については後述す
る。ここでは、制御演算サイクルの終了(出力処理2
7)から次回の制御演算サイクルの開始(入力処理2
1)までに時間不定の空き時間28が設けられ、この空
き時間28があることによって制御演算サイクルの時間
が増減しても制御演算周期29は一定であり、3つのユ
ニット#1,#2,#3が同時に制御演算周期29を繰
り返すことを特徴とする。制御演算周期は例えば10m
secである。
【0025】各処理の内容を詳しく説明する。
【0026】(1)入力処理21;プラントに設置され
たセンサからのデジタルデータ或いはアナログデータを
入力モジュール基板経由で汎用CPU基板2に入力す
る。
【0027】(2)入力VBUS伝送処理22;入力し
たデータを自ユニット及び他の2ユニット相互間で送受
信する。
【0028】(3)入力多数決処理23;他の2ユニッ
トから受信したデータ及び自ユニットのデータからなる
3つのデータで多数決を行い、最も確からしい値(最適
値)を決定する。
【0029】(4)制御演算処理24;最適値を使って
プラント固有の制御則に基づいて制御演算を行う。
【0030】(5)出力VBUS伝送処理25;演算結
果及び内部データ(積分値等)を自ユニット及び他の2
ユニット相互間で送受信する。
【0031】(6)出力多数決処理26;他の2ユニッ
トから受信したデータ及び自ユニットのデータからなる
3つのデータで多数決を行い、最も確からしい値(最適
値)を決定する。
【0032】(7)出力処理27;最適値をプラントに
設置された操作端に出力する。
【0033】上述の(2)及び(5)のVBUS伝送に
あっては、その次に行う多数決処理のためにデータを揃
える必要から、3つのユニットが同じタイミングでデー
タ送信を行わなければならない。送信タイミングにずれ
が生じると、3つのデータが揃うまでに時間を要し、そ
の間、多数決処理に移行できなくなるため、制御演算サ
イクルに支障を来す。そこで、同期を取り、制御演算サ
イクルの開始を一致させ、VBUS伝送のタイミングを
揃えているのである。しかし、厳密には、完全に送信タ
イミングを一致させることは不可能である。そこで、自
ユニットがデータを送信した後、他の2つのユニットか
らのデータ受信が完了するまでに一定の待ち時間(図示
せず)を設けて冗長性を持たせている。
【0034】この待ち時間は、以下の条件から決められ
る。
【0035】(1)データ伝送サイズに対応し、データ
伝送を完了するのに十分な時間であること。
【0036】(2)この待ち時間を最大使っても制御演
算サイクルの終了が制御演算周期29を超えないこと。
【0037】また、この待ち時間の間にデータが受信で
きない場合(これを受信オーバタイムという)は、受信
できたデータ(自ユニットのデータ、他の1つのユニッ
トからのデータ)のみで多数決処理に進む。なお、多数
決処理では、3データが揃わなかった場合にも対応する
多数決方法が採られている。
【0038】
【表1】
【0039】表1は、縦の欄には、アナログ入力値、ア
ナログ出力値、アナログ内部値、接点入力値、接点出力
値、接点内部値の欄が設けられ、横の欄には、有効デー
タ数0〜3の欄が設けられ、それぞれが交差する欄に各
値がどのように選択されるかが記入されている。この表
1の意味は、次の通りである。
【0040】即ち、有効データが全く得られない場合、
アナログ入力や接点入力には前回値をそのまま採用す
る。有効データが1つしか得られない場合、そのデータ
(今回値)を採用する。有効データが2つ得られた場
合、アナログ入力では、推定値に近い値を選択する/最
大値を選択する/最低値を選択するというように選択方
法を選択できる。アナログ出力及び内部では、最大値を
選択する。接点入力等では、そのデータ(今回値)が等
しければそのまま採用し、異なればフェイルセーフ値
(制御を安全な方向に導く値)を導入し、3者の多数決
とする。有効データが3つ得られた場合、アナログ入力
等では中間値、接点入力等では多数決とする。
【0041】次にVBUS伝送手順を説明する。
【0042】図3に示されるように、汎用CPU基板2
には、VBUS基板1とのデータ受け渡し使用されるデ
ュアルポートメモリ31が設けられている。デュアルポ
ートメモリ31は汎用CPU基板2内からもVBUS基
板1からもアクセス可能となっている。図1の送信領域
6及び受信領域7,8として、ここでは、デュアルポー
トメモリ31には、入力送信,入力受信1,入力受信
2,出力送信,…というように使用目的別に領域が割り
当てられている。また、VBUS基板1には他のユニッ
トからの受信データを蓄積する2つの受信バッファ(受
信1バッファ,受信2バッファ)32が設けられてい
る。VBUS基板1は、2つの受信バッファに受信デー
タが得られたことを検知して、受信終了割り込みを発行
する機能を有する。
【0043】入力VBUS伝送処理と出力VBUS伝送
処理とは同じ手順であり、いずれも以下の手順によりデ
ータ転送が行われる。なお、手順の…と図中の
…とは対応している。
【0044】CPUは、汎用CPU基板2のデュアル
ポートメモリ31に、送信するデータを書き込む。(入
力VBUS伝送処理と出力VBUS伝送処理とでは異な
った領域が割り当てられている。) 汎用CPU基板2は、VBUS基板1に対し送信要求
コマンドを発行する。ここで制御演算サイクルはVBU
S伝送終了待ち状態(前記待ち時間の計測)に入る。
【0045】VBUS基板1は、送信要求コマンドを
受け取ると、汎用CPU基板2上のデュアルポートメモ
リ31内のデータを他の2つのユニットに送信する。こ
こで、制御演算サイクルの同期が取れているため、他の
2つのユニットもほぼ同時にVBUS伝送処理を実行
し、の手順に進むので、他の2つのユニットからのデ
ータがVBUS基板1に到着する。
【0046】他の2つのユニットから送られてきたデ
ータは、一旦VBUS基板1上の受信バッファ32に蓄
えられ、その後、汎用CPU基板2上のデュアルポート
メモリ31に転送される。
【0047】VBUS基板1は、他の2つのユニット
からのデータ受信及びデュアルポートメモリへの転送が
終了すると、このことを汎用CPU基板2に通知するた
めに汎用CPU基板2に対し受信終了割り込みを発行す
る。
【0048】汎用CPU基板2は、VBUS基板1か
ら受信終了割り込みを受け取ると、多数決処理に移行す
る。即ち、汎用CPU基板2は、デュアルポートメモリ
31に書き込まれた、自ユニット及び他の2ユニットの
データを使って多数決処理を行う。
【0049】次に、VBUS伝送を行う上で重要な同期
について説明する。
【0050】前述したように図2では3つのユニットが
同期を取り、制御演算サイクルの開始が同時になってい
る。この同期を取る際に、VBUS基板1の機能が使用
される。
【0051】まず始めに、汎用CPU基板2が制御演算
サイクルのための制御演算周期29を作り出すしくみを
説明する。
【0052】図4に示されるように、汎用CPU基板2
は、時間計測の基本となる例えば1MHzのクロックを
発生する発振子41と、このクロックをハードウェア的
に設定された個数まで計数することにより周期パルスを
発生するハードウェアカウンタ42(H/Wカウンタと
呼ぶ)とを備え、そしてCPUは、この周期パルスをさ
らにソフトウェア的に設定された回数まで計数するソフ
トウェアカウンタ43を備えている。このソフトウェア
カウンタはオペレーティングシステム(OS)に組み込
んでもよい。ソフトウェアカウンタ43は、以下、OS
カウンタと呼ぶことにする。また、周期パルスは、以
下、システムクロック44と呼ぶことにする。システム
クロック44の周期は例えば2msecとし、OSカウ
ンタ43は例えば5回カウントにより10msecを計
測するものとする。なお、H/Wカウンタ42,OSカ
ウンタ43は、いずれも、リセット値0から設定値まで
加算カウントするものであってもよいし、プリセット値
から0まで減算カウントするものであってもよい。
【0053】発振子41からの1MHzのクロックをH
/Wカウンタ42が分周し、周期2msecのシステム
クロック44を発生させる。このシステムクロック44
がCPUに割り込みとして入力され、OSはOSカウン
タ43を使って設定された回数まで割り込みを計数し、
制御演算周期29が作り出される。
【0054】ここで3つのユニットの発振子41が全く
同じに発振していると、時間計測の始まりさえ同時であ
れば3つのユニットは全く同期がとれた制御演算周期2
9を作り、制御演算サイクルを同時に実行することにな
る。しかし、実際には、時間計測の始まりは同時でな
く、発振子41も個体差により若干異なるため、同期は
取れないし、一時的に同期が取れても時間の経過と共に
ずれが出てくる。そこで、何等かの同期を取る手段が必
要となる。
【0055】さて、本発明にあっては、周期的に3つの
ユニットでH/Wカウンタ42及びOSカウンタ43の
カウント値を同時にリセット又はプリセットすることに
より同期を取るようになっている。つまり、時間の経過
と共にずれてきた各カウンタ値が同時にリセット又はプ
リセットされると、その次の制御演算サイクルの開始タ
イミングが同時になる。このリセット又はプリセットを
図る信号(以下、同期信号と呼ぶ)を一定時間間隔で3
つのユニットが順に出力するようにした。
【0056】VBUS基板1が同期信号を交換する方法
を説明する。
【0057】図5に示されるように、汎用CPU基板2
からVBUS基板1に対し同期タイミング信号51を出
力するようになっていると共に、VBUS基板1から汎
用CPU基板2に対し同期割り込みの信号52を出力す
るようになっている。また、VBUS基板1同士を接続
するVバス伝送路4には同期信号交換用のラインが設け
られている。同期信号交換用のラインは、1つのVBU
S基板1から出て、自身を含む3つのVBUS基板1に
入るようになっている。図5にはユニット#1から出力
される同期信号53が実線で、ユニット#2から出力さ
れる同期信号54が破線で、ユニット#3から出力され
る同期信号55が一点鎖線で示されている。各ユニット
の動作は互い違いに行われるが、同様の動作であるか
ら、ユニット#1が同期信号を出力する場合についての
み説明する。
【0058】(1)ユニット#1の汎用CPU基板2が
VBUS基板1に同期信号出力コマンド(同期タイミン
グ信号51)を発行する。
【0059】(2)VBUS基板1は、同期信号出力コ
マンドを受け取ると同期信号53を出力する。この同期
信号は他のユニット#2,#3のVBUS基板1に入力
されると共に、ユニット#1のVBUS基板1にも折り
返し入力される。
【0060】(3)各VBUS基板1は、同期信号53
が入力されると汎用CPU基板2に対し同期割り込み
(同期割り込みの信号52)を発行し、同期信号が入力
されたことを通知する。
【0061】(4)汎用CPU基板2は、同期割り込み
を受け付けると、同期処理を行う。同期処理において、
H/Wカウンタ42及びOSカウンタ43のリセット又
はプリセットが行われる。
【0062】上述の(2)において、1つのユニットか
らの同期信号が3つのユニットに同時に入力され、3つ
のユニットで同時に同期処理が行われる。これにより、
各H/Wカウンタ42及びOSカウンタ43は同時にリ
セット又はプリセットされるので、その次の制御演算サ
イクルの開始タイミングが同時になる。
【0063】図6に、各ユニットが出力する同期信号の
タイミングを示す。図示されるように同期信号61は3
つのユニットが順に交替して出力している。その出力の
時間間隔をTとすると、時間間隔3Tで一巡することに
なる。時間間隔Tは、制御演算周期より十分大きい値を
用いる。例えば、T=400msecとする。
【0064】図6のタイミングを実現するために、同期
処理に際して、どのユニットが同期信号を出したかが判
別され、これに基づいて自ユニットの次の同期信号の発
生時期を計算するようになっている。
【0065】このような同期処理は、図7のフローチャ
ートに従う。即ち、ステップ1,2でH/Wカウンタ4
2及びOSカウンタ43のリセットが行われ、ステップ
3で当該同期割り込みの基になった同期信号の発生元が
チェックされる。発生元が自ユニットであれば、ステッ
プ4に進み、自ユニットの次の同期信号の発生時期を時
間間隔3Tに設定する。発生元が次ユニット(自ユニッ
トの次に同期信号を発生するべきユニット;自ユニット
が#1なら#2)であれば、ステップ5に進み、自ユニ
ットの次の同期信号の発生時期を時間間隔2Tに設定す
る。発生元が前ユニット(自ユニットの前に同期信号を
発生するべきユニット;自ユニットが#1なら#3)で
あれば、ステップ6に進み、自ユニットの次の同期信号
の発生時期を時間間隔Tに設定する。
【0066】このような同期処理を行うことで、1つの
ユニットがダウンした場合でも残りのユニットから同期
信号が出力され続けるので、同期を取ることが可能であ
る。
【0067】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
【0068】(1)データ転送機能及び同期信号交換機
能をCPU基板とは別のVBUS基板に持たせ、CPU
基板には汎用CPU基板を使用したので、それぞれの基
板が独立し、保守が容易となると共に、それぞれの基板
は単独でバージョンアップができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す三重系フォールトト
レラントシステムの構成図である。
【図2】本発明による制御演算サイクルのタイミング図
である。
【図3】本発明によるVBUS伝送手順に係る汎用CP
U基板及びVBUS基板の構成図である。
【図4】本発明に使用する汎用CPU基板のシステムク
ロック系の構成図である。
【図5】本発明による同期信号交換に係る汎用CPU基
板及びVBUS基板の構成図である。
【図6】本発明によるユニットが出力する同期信号のタ
イミング図である。
【図7】本発明による同期処理のフローチャート図であ
る。
【図8】従来例を示す三重系フォールトトレラントシス
テムの構成図である。
【符号の説明】
1 VBUS基板 2 汎用CPU基板 3 VMEバス 4 Vバス伝送路 5 入出力・制御演算ソフトウェア 9 多数決ソフトウェア 28 空き時間 29 制御演算周期 31 デュアルポートメモリ 41 発振子 42 ハードウェアカウンタ(H/Wカウンタ) 43 ソフトウェアカウンタ(OSカウンタ)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村野 幸哉 東京都千代田区丸の内一丁目6番2号 石 川島播磨重工業株式会社本社別館内 (72)発明者 出川 定男 東京都江東区豊洲三丁目1番15号 石川島 播磨重工業株式会社東二テクニカルセンタ ー内

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 1つの制御対象に対しセンサ及び制御演
    算を実行するCPUを備えた3つの同等の制御系を稼働
    させ、各制御系のセンサで得られる3つの入力信号から
    最適なものを選択して制御演算に使用すると共に、これ
    ら3つの制御演算結果から最適なものを選択して出力信
    号に採用する三重系フォールトトレラントシステムにお
    いて、各制御系に、制御系間で相互に上記入力信号又は
    制御演算結果をデータ転送する機能及び制御系間で同期
    信号の交換を行う機能を有するVBUS基板を設け、上
    記CPUは少なくともVMEバス互換性のある汎用CP
    U基板に搭載し、この汎用CPU基板と上記VBUS基
    板とをVMEバスを介して相互接続し、各制御系のVB
    US基板同士をデータ転送及び同期専用のVバス伝送路
    で相互接続したことを特徴とする三重系フォールトトレ
    ラントシステム。
  2. 【請求項2】 上記汎用CPU基板は、基板内外の双方
    からアクセス可能なデュアルポートメモリを備え、この
    デュアルポートメモリにCPUから自制御系の入力信号
    又は制御演算結果のデータを書き込み、このデータをV
    BUS基板が取り出して他の制御系のVBUS基板に転
    送すると共に、他の2つの制御系から転送されたデータ
    をVBUS基板からデュアルポートメモリに書き込み、
    これらデュアルポートメモリに書き込まれた3つのデー
    タから最適なものを選択できるようにしたことを特徴と
    する請求項1記載の三重系フォールトトレラントシステ
    ム。
  3. 【請求項3】 各制御系は、同時に繰り返される制御演
    算周期を有し、1回の制御演算周期内に、センサからの
    入力、入力信号のデータ転送及び選択、制御演算、制御
    演算結果のデータ転送及び選択、出力を順次行い、この
    サイクルの終了から次回サイクルの開始までは上記デー
    タ転送に要した待ち時間を吸収するための空き時間とす
    ることを特徴とする請求項1又は2記載の三重系フォー
    ルトトレラントシステム。
  4. 【請求項4】 上記汎用CPU基板は、発振子クロック
    を計数して周期パルスを発生するハードウェアカウンタ
    を備え、そのCPUは、上記周期パルスを計数するソフ
    トウェアカウンタを備え、この計数により同一時間で繰
    り返される制御演算周期を発生させると共に、この制御
    演算周期より十分大きい時間間隔で同期タイミング信号
    を発生させ、各VBUS基板は、自制御系の汎用CPU
    基板からの同期タイミング信号を受けて同期信号を自制
    御系及び他の制御系のVBUS基板に出力すると共に、
    自制御系からの同期信号又は他の制御系からの同期信号
    に基づき自制御系のCPUに同期割り込みを発生させ、
    このCPUは同期割り込み処理により上記ハードウェア
    カウンタ及びソフトウェアカウンタをリセットすること
    を特徴とする請求項1〜3いずれか記載の三重系フォー
    ルトトレラントシステム。
  5. 【請求項5】 各制御系は、順次、時間間隔Tで交替
    し、時間間隔3Tで一巡するよう同期信号を発生するこ
    とを特徴とする請求項4記載の三重系フォールトトレラ
    ントシステム。
  6. 【請求項6】 上記CPUは、同期割り込み処理内で、
    当該同期割り込みの基になった同期信号の発生元が自制
    御系であれば自制御系の次の同期信号の発生時期を時間
    間隔3Tに設定し、他の制御系であれば自制御系の次の
    同期信号の発生時期を時間間隔T又は2Tに設定するこ
    とを特徴とする請求項5記載の三重系フォールトトレラ
    ントシステム。
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