JPH07273796A - データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法 - Google Patents
データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法Info
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- JPH07273796A JPH07273796A JP7012133A JP1213395A JPH07273796A JP H07273796 A JPH07273796 A JP H07273796A JP 7012133 A JP7012133 A JP 7012133A JP 1213395 A JP1213395 A JP 1213395A JP H07273796 A JPH07273796 A JP H07273796A
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Abstract
(57)【要約】
【目的】 高速パケットネットワークのためのモジュラ
スイッチングアーキテクチャを提供することである。 【構成】 このアーキテクチャの回線インタフェース装
置（ＬＩＤ）（４０）は、フレームリレーパケット管理
装置（ＦＲＹＰＡＭ）（４４）に、ＨＤＬＣ形式のフレ
ームデータとクロックを与える。受信ＦＲＹＰＡＭは、
ＣＲＣ検査、テーブルルックアップ、ＤＬＣＩフィール
ド変換を行ない、正しいＦＣＳフィールドを有する受信
フレームをフレームバッファに書込み、他のＦＲＹＰＡ
Ｍと通信して送信キューを更新する。送信ＦＲＹＰＡＭ
はバッファからフレームを読出し、宛先に結合された送
信ＬＩＤに送る。送信ＬＩＤは、このＨＤＬＣデータを
適切な形式に変換し宛先末端に送信する。フレームバッ
ファマネージャは、バッファをＦＲＹＰＡＭに割当て
る。
スイッチングアーキテクチャを提供することである。 【構成】 このアーキテクチャの回線インタフェース装
置（ＬＩＤ）（４０）は、フレームリレーパケット管理
装置（ＦＲＹＰＡＭ）（４４）に、ＨＤＬＣ形式のフレ
ームデータとクロックを与える。受信ＦＲＹＰＡＭは、
ＣＲＣ検査、テーブルルックアップ、ＤＬＣＩフィール
ド変換を行ない、正しいＦＣＳフィールドを有する受信
フレームをフレームバッファに書込み、他のＦＲＹＰＡ
Ｍと通信して送信キューを更新する。送信ＦＲＹＰＡＭ
はバッファからフレームを読出し、宛先に結合された送
信ＬＩＤに送る。送信ＬＩＤは、このＨＤＬＣデータを
適切な形式に変換し宛先末端に送信する。フレームバッ
ファマネージャは、バッファをＦＲＹＰＡＭに割当て
る。
Description
【０００１】
【技術分野】この発明は概してデータパケットスイッチ
ングに関し、特に、フレームリレーおよびセルリレーネ
ットワークのためのモジュラスイッチングアーキテクチ
ャに関する。
ングに関し、特に、フレームリレーおよびセルリレーネ
ットワークのためのモジュラスイッチングアーキテクチ
ャに関する。
【０００２】
【背景技術】高速パケットネットワークの基本概念は、
インテリジェントエンドユーザシステム、信頼性のある
ディジタル伝送設備、および高速通信システムに見受け
られる。高速通信を必要とするコンピュータアプリケー
ションの成長と、インテリジェントＰＣおよびワークス
テーションの普及と、エラーフリーの高速伝送路がます
ます利用可能になったこととが結合して、新形態の広域
ネットワークスイッチングの必要を生み出した。この新
しいスイッチング技術は、仮想回線ベースでの高速、低
遅延、ポート共有および帯域幅共有を必要とする。ＴＤ
Ｍ回線スイッチングは最初の２つの特徴を提供し、Ｘ．
２５パケットスイッチングは、後の２つの特徴を提供す
る。高速パケット技術は、新形態の「パケットモード」
スイッチングとして発達し、４つの特徴すべてを提供
し、この４つの特徴はともに、高速パケットネットワー
クを、ＬＡＮ−ＷＡＮインタネットワーキングにおいて
見受けられるバースト的トラヒックソースに対する理想
的な解決とする。
インテリジェントエンドユーザシステム、信頼性のある
ディジタル伝送設備、および高速通信システムに見受け
られる。高速通信を必要とするコンピュータアプリケー
ションの成長と、インテリジェントＰＣおよびワークス
テーションの普及と、エラーフリーの高速伝送路がます
ます利用可能になったこととが結合して、新形態の広域
ネットワークスイッチングの必要を生み出した。この新
しいスイッチング技術は、仮想回線ベースでの高速、低
遅延、ポート共有および帯域幅共有を必要とする。ＴＤ
Ｍ回線スイッチングは最初の２つの特徴を提供し、Ｘ．
２５パケットスイッチングは、後の２つの特徴を提供す
る。高速パケット技術は、新形態の「パケットモード」
スイッチングとして発達し、４つの特徴すべてを提供
し、この４つの特徴はともに、高速パケットネットワー
クを、ＬＡＮ−ＷＡＮインタネットワーキングにおいて
見受けられるバースト的トラヒックソースに対する理想
的な解決とする。
【０００３】高速パケット技術は、ユーザに対し、性能
（応答時間）を向上させる能力および数多くの重要な形
式のネットワークアプリケーションに対して伝送コスト
を大きく低減する能力を与える。効果的であるために
は、高速パケットネットワークが以下の３つの条件を満
たすことが必要である。
（応答時間）を向上させる能力および数多くの重要な形
式のネットワークアプリケーションに対して伝送コスト
を大きく低減する能力を与える。効果的であるために
は、高速パケットネットワークが以下の３つの条件を満
たすことが必要である。
【０００４】（１） 末端装置はインテリジェント上位
層プロトコルを実行していなければならない。
層プロトコルを実行していなければならない。
【０００５】（２） 伝送路は実質的にエラーフリーで
なければならない。 （３） アプリケーションは様々な遅延を許容しなけれ
ばならない。
なければならない。 （３） アプリケーションは様々な遅延を許容しなけれ
ばならない。
【０００６】Ｘ．２５パケットスイッチングおよびＴＤ
Ｍ回線スイッチングといったその他の広域ネットワーク
スイッチング技術は、回線の品質が良くない場合、ネッ
トワークそのものがエラーフリーの配信を保証せねばな
らないとき、またはトラヒック（たとえばビデオまたは
音声）が遅延を許容しないときには、なおも重要性を持
つであろう。
Ｍ回線スイッチングといったその他の広域ネットワーク
スイッチング技術は、回線の品質が良くない場合、ネッ
トワークそのものがエラーフリーの配信を保証せねばな
らないとき、またはトラヒック（たとえばビデオまたは
音声）が遅延を許容しないときには、なおも重要性を持
つであろう。
【０００７】高速パケットネットワークは、統計的多重
化およびポート共有の特徴を用いる「パケットモード」
サービスを提供する。しかしながら、Ｘ．２５とは異な
り、高速パケットネットワークは第３層ですべての処理
を完全に排除する。さらに、高速パケットネットワーク
は、有効なエラーフリーフレームに対する検査を含むが
エラーが発見されたとき再送信を要求しない、第２層の
一部分、いわゆる「コアアスペクト」しか利用しない。
したがって、一連番号、ウィンドウローテーション、肯
定応答および監視パケットといったプロトコル機能は、
高速パケットネットワーク内では実施されない。高速パ
ケットネットワークからこれほども多くの機能を取除い
た結果、スループット（すなわち、所与のハードウェア
コストに対し１秒間に処理できるフレームの数）が大幅
に増加する。なぜなら、各パケットに必要な処理がはる
かに少なくなるからである。同じ理由で、高速パケット
ネットワークにおける遅延は、Ｘ．２５における遅延よ
りも小さいが、処理を全く行なわないＴＤＭネットワー
クよりは大きいままである。
化およびポート共有の特徴を用いる「パケットモード」
サービスを提供する。しかしながら、Ｘ．２５とは異な
り、高速パケットネットワークは第３層ですべての処理
を完全に排除する。さらに、高速パケットネットワーク
は、有効なエラーフリーフレームに対する検査を含むが
エラーが発見されたとき再送信を要求しない、第２層の
一部分、いわゆる「コアアスペクト」しか利用しない。
したがって、一連番号、ウィンドウローテーション、肯
定応答および監視パケットといったプロトコル機能は、
高速パケットネットワーク内では実施されない。高速パ
ケットネットワークからこれほども多くの機能を取除い
た結果、スループット（すなわち、所与のハードウェア
コストに対し１秒間に処理できるフレームの数）が大幅
に増加する。なぜなら、各パケットに必要な処理がはる
かに少なくなるからである。同じ理由で、高速パケット
ネットワークにおける遅延は、Ｘ．２５における遅延よ
りも小さいが、処理を全く行なわないＴＤＭネットワー
クよりは大きいままである。
【０００８】高速パケットネットワークからそれほども
多くの機能を排除することを可能にするためには、末端
装置は、エラーフリーのエンドツーエンドデータ送信の
保証の責任を負わねばならない。実際は、ますます多く
の末端装置、特にＬＡＮに接続される装置が、その機能
を果たすインテリジェンスおよび処理能力を有してい
る。
多くの機能を排除することを可能にするためには、末端
装置は、エラーフリーのエンドツーエンドデータ送信の
保証の責任を負わねばならない。実際は、ますます多く
の末端装置、特にＬＡＮに接続される装置が、その機能
を果たすインテリジェンスおよび処理能力を有してい
る。
【０００９】フレームリレーおよびセルリレーは、高速
パケット技術の２つの部分をなしている。フレームリレ
ーは、わずか数文字から１０００を優に超える文字にわ
たる可変長を有するフレーミング構造を用いる。この特
徴は、Ｘ．２５と共有のものだが、可変長フレームサイ
ズを必要とするその他のＬＡＮおよび同期データトラヒ
ックのソースにおいて、フレームリレーを十分に動作さ
せる上で非常に重要である。このことは、トラヒックが
遭遇する遅延（常にＸ．２５よりは小さい）は、送られ
るフレームのサイズによって変化することを意味する。
トラヒックの中には、遅延、特に可変の遅延を許容しな
いものもある。音声がその１つの例であり、ビデオがも
う１つの例である。この理由のため、フレームリレー
は、このような遅延に影響されやすいトラヒックを搬送
するには十分には適していない。他方、フレームリレー
は、ＬＡＮ間のトラヒックといったバースト的なデータ
ソースの要求には非常によく整合する。
パケット技術の２つの部分をなしている。フレームリレ
ーは、わずか数文字から１０００を優に超える文字にわ
たる可変長を有するフレーミング構造を用いる。この特
徴は、Ｘ．２５と共有のものだが、可変長フレームサイ
ズを必要とするその他のＬＡＮおよび同期データトラヒ
ックのソースにおいて、フレームリレーを十分に動作さ
せる上で非常に重要である。このことは、トラヒックが
遭遇する遅延（常にＸ．２５よりは小さい）は、送られ
るフレームのサイズによって変化することを意味する。
トラヒックの中には、遅延、特に可変の遅延を許容しな
いものもある。音声がその１つの例であり、ビデオがも
う１つの例である。この理由のため、フレームリレー
は、このような遅延に影響されやすいトラヒックを搬送
するには十分には適していない。他方、フレームリレー
は、ＬＡＮ間のトラヒックといったバースト的なデータ
ソースの要求には非常によく整合する。
【００１０】Ｘ．２５パケットと比較すると、フレーム
リレーは、フレームの最初にヘッダを付け加えることに
より、フレーム構造を少し変えている。フレームリレー
ヘッダは、特定の宛先に対応するフレームリレー仮想回
線番号である、データリンク接続識別子（ＤＬＣＩ）を
含む。ＬＡＮ−ＷＡＮインタネットワーキングの場合に
は、ＤＬＣＩは宛先ＬＡＮが接続されているポートを表
示する。ＤＬＣＩは、フレームリレーネットワークノー
ドに入来するデータが、ネットワーク内で送られるの
を、以下の３つのステップ処理を用いて可能にする。
リレーは、フレームの最初にヘッダを付け加えることに
より、フレーム構造を少し変えている。フレームリレー
ヘッダは、特定の宛先に対応するフレームリレー仮想回
線番号である、データリンク接続識別子（ＤＬＣＩ）を
含む。ＬＡＮ−ＷＡＮインタネットワーキングの場合に
は、ＤＬＣＩは宛先ＬＡＮが接続されているポートを表
示する。ＤＬＣＩは、フレームリレーネットワークノー
ドに入来するデータが、ネットワーク内で送られるの
を、以下の３つのステップ処理を用いて可能にする。
【００１１】１．フレームチェックシーケンス（ＦＣ
Ｓ）を用いてフレームの整合性を検査し、エラーを示し
ていれば、そのフレームを廃棄する。
Ｓ）を用いてフレームの整合性を検査し、エラーを示し
ていれば、そのフレームを廃棄する。
【００１２】２．テーブル内でＤＬＣＩをルックアップ
し、ＤＬＣＩがこのリンクのために規定されていなけれ
ばそのフレームを廃棄する。
し、ＤＬＣＩがこのリンクのために規定されていなけれ
ばそのフレームを廃棄する。
【００１３】３．フレームをテーブルで特定されたポー
トまたはトランクに送ることにより、その宛先にリレー
する。
トまたはトランクに送ることにより、その宛先にリレー
する。
【００１４】フレームリレーデータが廃棄される２つの
主な理由は、フレーム内のエラーの検出およびふくそう
（ネットワークがオーバロード状態）の発生である。フ
レームの廃棄は、ＰＣ、ワークステーションおよびホス
トといった末端装置におけるインテリジェンスのため、
通信の整合性を妨げるものではない。これらのインテリ
ジェント装置は、ネットワーク内のデータの損失を検出
し、回復することができる複数レベルプロトコルで動作
している。末端装置における上層プロトコルは、送受信
される様々なフレームの一連番号の追跡を続ける。肯定
応答が送られ、送信側末端に、どのフレーム番号がうま
く受取られたかを知らせる。もし一連番号が欠けている
場合、受信側末端は、再送信を要求する。このような態
様で、末端装置は、すべてのフレームが最終的にはエラ
ーなしに受信されることを保証する。
主な理由は、フレーム内のエラーの検出およびふくそう
（ネットワークがオーバロード状態）の発生である。フ
レームの廃棄は、ＰＣ、ワークステーションおよびホス
トといった末端装置におけるインテリジェンスのため、
通信の整合性を妨げるものではない。これらのインテリ
ジェント装置は、ネットワーク内のデータの損失を検出
し、回復することができる複数レベルプロトコルで動作
している。末端装置における上層プロトコルは、送受信
される様々なフレームの一連番号の追跡を続ける。肯定
応答が送られ、送信側末端に、どのフレーム番号がうま
く受取られたかを知らせる。もし一連番号が欠けている
場合、受信側末端は、再送信を要求する。このような態
様で、末端装置は、すべてのフレームが最終的にはエラ
ーなしに受信されることを保証する。
【００１５】図１は、フレームリレーハイレベルデータ
リンクコントロール（ＨＤＬＣ）フォーマットのフィー
ルド図であり、フレームを区切るために用いられるフラ
グ領域を含み、その後にはフレームリレーのアドレス指
定メカニズムを示すＤＬＣＩ領域が続く。ＤＬＣＩは、
フレームリレーフレームの第２のオクテットの６つの最
上位ビットと、第３のオクテットの４つの最上位ビット
とから構成されている。第２のオクテットのＤＬＣＩビ
ットの後には指令／応答（Ｃ／Ｒ）表示ビットが続く。
拡張アドレス（ＥＡ）ビットの値に従い、さらなるビッ
トを使って、ＤＬＣＩを１０ビットを超えて拡張し完全
なＤＬＣＩを構成してもよい。図１に示されている２オ
クテットのＤＬＣＩは１０２４のアドレスをカバーして
いる。フレームリレーの現在の実現においては、米国規
格協会（ＡＮＳＩ）仕様により、ＤＬＣＩの値の割当に
は幾つかの制限が設けられている。ＤＬＣＩ０は、イン
チャネルコールコントロールシグナルのために予約され
ている。ＤＬＣＩ１から１５までおよび１００８から１
０２２までは、将来に使用するために予約されており、
ＤＬＣＩ１０２３はローカル管理インタフェース（ＬＭ
Ｉ）通信のために予約されている。したがってユーザの
データが使用できるのは、１６から１００７までの９９
２のＤＬＣＩである。ＤＬＣＩ１６−９９１は論理接続
に割当てられ、ＤＬＣＩ９９２−１００７は、第２層の
管理に用いられる。
リンクコントロール（ＨＤＬＣ）フォーマットのフィー
ルド図であり、フレームを区切るために用いられるフラ
グ領域を含み、その後にはフレームリレーのアドレス指
定メカニズムを示すＤＬＣＩ領域が続く。ＤＬＣＩは、
フレームリレーフレームの第２のオクテットの６つの最
上位ビットと、第３のオクテットの４つの最上位ビット
とから構成されている。第２のオクテットのＤＬＣＩビ
ットの後には指令／応答（Ｃ／Ｒ）表示ビットが続く。
拡張アドレス（ＥＡ）ビットの値に従い、さらなるビッ
トを使って、ＤＬＣＩを１０ビットを超えて拡張し完全
なＤＬＣＩを構成してもよい。図１に示されている２オ
クテットのＤＬＣＩは１０２４のアドレスをカバーして
いる。フレームリレーの現在の実現においては、米国規
格協会（ＡＮＳＩ）仕様により、ＤＬＣＩの値の割当に
は幾つかの制限が設けられている。ＤＬＣＩ０は、イン
チャネルコールコントロールシグナルのために予約され
ている。ＤＬＣＩ１から１５までおよび１００８から１
０２２までは、将来に使用するために予約されており、
ＤＬＣＩ１０２３はローカル管理インタフェース（ＬＭ
Ｉ）通信のために予約されている。したがってユーザの
データが使用できるのは、１６から１００７までの９９
２のＤＬＣＩである。ＤＬＣＩ１６−９９１は論理接続
に割当てられ、ＤＬＣＩ９９２−１００７は、第２層の
管理に用いられる。
【００１６】ＤＬＣＩ領域の後には、順方向明示ふくそ
う通知（ＦＥＣＮ）および逆方向明示ふくそう通知（Ｂ
ＥＣＮ）ビットが続く。ＦＥＣＮビットは、ふくそう回
避手続がフレームの方向（ソース→ネットワーク→末
端）に進められねばならないことを示している。このビ
ットは、受信側末端が、宛先制御された送信機の速度を
調節するために使われてもよい。末端は、応答／肯定応
答につながるメッセージの伝送速度を下げねばならな
い。
う通知（ＦＥＣＮ）および逆方向明示ふくそう通知（Ｂ
ＥＣＮ）ビットが続く。ＦＥＣＮビットは、ふくそう回
避手続がフレームの方向（ソース→ネットワーク→末
端）に進められねばならないことを示している。このビ
ットは、受信側末端が、宛先制御された送信機の速度を
調節するために使われてもよい。末端は、応答／肯定応
答につながるメッセージの伝送速度を下げねばならな
い。
【００１７】ＢＥＣＮビットは、ふくそう回避手続がフ
レームの逆方向（末端→ネットワーク→ソース）に進め
られねばならないことを示している。このビットは、受
信側末端が、ソース制御された送信機の速度を調節する
ために使われてもよい。ソースは、ネットワークへのす
べての伝送速度を下げねばならない。
レームの逆方向（末端→ネットワーク→ソース）に進め
られねばならないことを示している。このビットは、受
信側末端が、ソース制御された送信機の速度を調節する
ために使われてもよい。ソースは、ネットワークへのす
べての伝送速度を下げねばならない。
【００１８】廃棄適格（ＤＥ）ビットは、ネットワーク
のふくそう状態におけるフレームの廃棄に対する、フレ
ームの適合性を示すために用いられる。適合を示された
フレームは、ふくそうの間、その他のフレームよりも優
先して廃棄されねばならない。
のふくそう状態におけるフレームの廃棄に対する、フレ
ームの適合性を示すために用いられる。適合を示された
フレームは、ふくそうの間、その他のフレームよりも優
先して廃棄されねばならない。
【００１９】可変長の情報フィールドは、フレームリレ
ーでは解釈されないユーザコントロールデータおよび情
報を運ぶ。
ーでは解釈されないユーザコントロールデータおよび情
報を運ぶ。
【００２０】情報フィールドに続く２つのオクテットの
フレームチェックシーケンス（ＦＣＳ）フィールドは、
フレームが送信の間壊されていないことを確かめるため
に用いられる。ＦＣＳは、巡回冗長検査（ＣＲＣ）多項
式を、フレームのアドレスフィールドの第１ビットから
フレームの情報フィールドの最終ビットまで適用した結
果である。ＦＣＳはソース装置によって計算され、宛先
装置によって再計算される。もしこの２つのＦＣＳが整
合しなければ、フレームは廃棄される。ＦＣＳの後には
クローズフラグが続く。
フレームチェックシーケンス（ＦＣＳ）フィールドは、
フレームが送信の間壊されていないことを確かめるため
に用いられる。ＦＣＳは、巡回冗長検査（ＣＲＣ）多項
式を、フレームのアドレスフィールドの第１ビットから
フレームの情報フィールドの最終ビットまで適用した結
果である。ＦＣＳはソース装置によって計算され、宛先
装置によって再計算される。もしこの２つのＦＣＳが整
合しなければ、フレームは廃棄される。ＦＣＳの後には
クローズフラグが続く。
【００２１】セルリレーは、高速パケット技術のもう１
つの部門をなしている。フレームリレーと同様、セルリ
レーは、インテリジェント末端システム、信頼性のある
ディジタル伝送設備、および高帯域幅の容量を必要とす
る。フレームリレーとセルリレーの主要な違いは、転送
される情報の単位である。フレームリレーは、様々な長
さの「フレーム」の情報を転送するのに対し、セルリレ
ーは、固定された長さの「セル」の情報を転送する。
つの部門をなしている。フレームリレーと同様、セルリ
レーは、インテリジェント末端システム、信頼性のある
ディジタル伝送設備、および高帯域幅の容量を必要とす
る。フレームリレーとセルリレーの主要な違いは、転送
される情報の単位である。フレームリレーは、様々な長
さの「フレーム」の情報を転送するのに対し、セルリレ
ーは、固定された長さの「セル」の情報を転送する。
【００２２】フレームリレープロトコルは、表１で記載
された規格で規定されている。セルリレーは、ＡＴＭお
よび８０２．６ ＤＱＤＢ規格で規定されている。
された規格で規定されている。セルリレーは、ＡＴＭお
よび８０２．６ ＤＱＤＢ規格で規定されている。
【００２３】
【表１】
【００２４】現在、フレームリレーおよびセルリレープ
ロトコルはソフトウェアにおいて実施されている。これ
はプロセッサの能力によりシステムのスループットを制
限する。しかしながら、フレームまたはセルリレーシス
テムを特定のアプリケーションに制限することなく、ハ
ードウェアにおけるフレームリレーおよびセルリレーを
実現することが望ましい。フレームリレーおよびセルリ
レー規格はデータ伝送速度を特定しないので、ハードウ
ェア解決は、ユーザ端末速度から光ファイバネットワー
ク速度（２．４Ｇｂｐｓまで）までフレームリレーおよ
びセルリレーの要求を扱うために、事実上いかなる通信
環境においても利用され得る。
ロトコルはソフトウェアにおいて実施されている。これ
はプロセッサの能力によりシステムのスループットを制
限する。しかしながら、フレームまたはセルリレーシス
テムを特定のアプリケーションに制限することなく、ハ
ードウェアにおけるフレームリレーおよびセルリレーを
実現することが望ましい。フレームリレーおよびセルリ
レー規格はデータ伝送速度を特定しないので、ハードウ
ェア解決は、ユーザ端末速度から光ファイバネットワー
ク速度（２．４Ｇｂｐｓまで）までフレームリレーおよ
びセルリレーの要求を扱うために、事実上いかなる通信
環境においても利用され得る。
【００２５】
【発明の開示】この発明の１つの利点は、ハードウェア
におけるフレームリレーおよびセルリレーを実現するシ
ステムを提供することである。
におけるフレームリレーおよびセルリレーを実現するシ
ステムを提供することである。
【００２６】この発明の他の利点は、広範囲のデータ伝
送速度でフレームまたはセルリレーの要求を扱うことが
できるフレームまたはセルリレーネットワークを提供す
ることである。
送速度でフレームまたはセルリレーの要求を扱うことが
できるフレームまたはセルリレーネットワークを提供す
ることである。
【００２７】この発明のさらに他の利点は、モジュラフ
レームまたはセルリレースイッチングアーキテクチャを
提供し、少数の交換可能なモジュールで広範囲のネット
ワーキング解決を与えることである。
レームまたはセルリレースイッチングアーキテクチャを
提供し、少数の交換可能なモジュールで広範囲のネット
ワーキング解決を与えることである。
【００２８】この発明の上記および他の利点は、少なく
とも、部分的には、複数の送信および受信データ端末間
での情報の転送のための通信システムを提供することに
より達成される。このシステムは、送信データ端末に応
答して、アドレスおよび検査フィールドを有するデータ
パケットを形成する、受信インタフェース手段で構成さ
れる。変換メモリ手段は、プリセットアドレスおよびコ
ントロール情報を記憶し、この情報は、受信データ管理
手段がデータパケットを処理するのに用いられる。バッ
ファ手段が、受信データ管理手段に応答して、受信デー
タ管理手段により書込まれたデータパケットを記憶す
る。送信データ管理手段は、受信データ管理手段に応答
して、バッファ手段からのデータパケットを読取る。送
信インタフェース手段は、送信データ管理手段に応答し
て、データパケットを、受信データ端末に送信されるデ
ータに変換する。
とも、部分的には、複数の送信および受信データ端末間
での情報の転送のための通信システムを提供することに
より達成される。このシステムは、送信データ端末に応
答して、アドレスおよび検査フィールドを有するデータ
パケットを形成する、受信インタフェース手段で構成さ
れる。変換メモリ手段は、プリセットアドレスおよびコ
ントロール情報を記憶し、この情報は、受信データ管理
手段がデータパケットを処理するのに用いられる。バッ
ファ手段が、受信データ管理手段に応答して、受信デー
タ管理手段により書込まれたデータパケットを記憶す
る。送信データ管理手段は、受信データ管理手段に応答
して、バッファ手段からのデータパケットを読取る。送
信インタフェース手段は、送信データ管理手段に応答し
て、データパケットを、受信データ端末に送信されるデ
ータに変換する。
【００２９】この発明の好ましい実施例に従えば、バッ
ファマネージャは、受信データ管理手段に応答して、受
信データ管理手段により書込みされたデータパケットに
対し、バッファ手段のバッファセルを割当て、対応する
データが受信データ端末に送信されたとき、送信データ
管理手段からの解放信号に応答して、割当てられたバッ
ファセルを解放する。受信データ管理手段の受信データ
マネージャは、優先順位に従ってバッファマネージャに
アクセスする。バッファマネージャは、受信データ管理
手段が利用できるバッファセルのリストを保守する。別
々の書込調停および読取調停手段は、受信および送信デ
ータ管理手段に、それぞれ、バッファセルへのアクセス
を与えてもよい。送信データ管理手段は、スイッチング
手段を通して前記バッファセルにアクセスしてもよい。
ファマネージャは、受信データ管理手段に応答して、受
信データ管理手段により書込みされたデータパケットに
対し、バッファ手段のバッファセルを割当て、対応する
データが受信データ端末に送信されたとき、送信データ
管理手段からの解放信号に応答して、割当てられたバッ
ファセルを解放する。受信データ管理手段の受信データ
マネージャは、優先順位に従ってバッファマネージャに
アクセスする。バッファマネージャは、受信データ管理
手段が利用できるバッファセルのリストを保守する。別
々の書込調停および読取調停手段は、受信および送信デ
ータ管理手段に、それぞれ、バッファセルへのアクセス
を与えてもよい。送信データ管理手段は、スイッチング
手段を通して前記バッファセルにアクセスしてもよい。
【００３０】この発明の１つの局面に従えば、コントロ
ールおよび保守処理手段は、受信データ管理手段に応答
して、変換メモリ手段におけるアドレスおよびコントロ
ール情報を更新し、受信および送信インタフェース手段
に、実時間でコントロールおよび保守情報を与える。ま
た、コントロールおよび保守処理手段は、受信インタフ
ェース手段に、データパケットのアドレスフィールドを
与えてもよい。受信データ管理手段は、変換メモリ手段
からの更新可能なアドレスおよびコントロール情報に従
って、データフレームのアドレスフィールドを変換して
もよい。
ールおよび保守処理手段は、受信データ管理手段に応答
して、変換メモリ手段におけるアドレスおよびコントロ
ール情報を更新し、受信および送信インタフェース手段
に、実時間でコントロールおよび保守情報を与える。ま
た、コントロールおよび保守処理手段は、受信インタフ
ェース手段に、データパケットのアドレスフィールドを
与えてもよい。受信データ管理手段は、変換メモリ手段
からの更新可能なアドレスおよびコントロール情報に従
って、データフレームのアドレスフィールドを変換して
もよい。
【００３１】データパケットは、可変長のデータフレー
ムまたは固定長のデータセルを含む。
ムまたは固定長のデータセルを含む。
【００３２】好ましくは、受信および送信インタフェー
ス手段は、端末装置の特定の形式に対応する交換可能な
モジュールを含む。この発明の別の局面に従えば、複数
の送信側および受信側末端間でデータを転送するための
フレームリレーネットワークは、送信側末端に結合さ
れ、アドレスフィールドおよびフレーム検査フィールド
を有するデータフレームを形成するための、複数の受信
回線インタフェース装置と、受信回線インタフェース装
置に結合され、アドレスフィールドを処理し、フレーム
検査フィールドを検査し、エラーのあるフレーム検査フ
ィールドを有するデータフレームを廃棄するための、複
数の受信フレーム管理回路と、受信フレーム管理回路に
結合され、受信フレーム管理回路にアドレスおよびコン
トロール情報を与え、アドレスフィールドを処理するた
めの、複数の変換メモリと、受信フレーム管理回路に結
合され、複数のバッファメモリを有し、受信フレーム管
理回路により転送されたデータフレームを記憶するため
の、フレームバッファ記憶と、フレームバッファ記憶に
結合され、データフレームを読取るための、複数の送信
フレーム管理回路と、送信フレーム管理回路に結合さ
れ、データフレームを受信側末端に転送するための、複
数の送信回線インタフェース装置と、受信および送信回
線インタフェース装置にコントロールおよび保守情報を
提供するため、および変換メモリ内のアドレスおよびコ
ントロール情報を実時間で更新するための、コントロー
ルおよび保守処理回路とを含む。
ス手段は、端末装置の特定の形式に対応する交換可能な
モジュールを含む。この発明の別の局面に従えば、複数
の送信側および受信側末端間でデータを転送するための
フレームリレーネットワークは、送信側末端に結合さ
れ、アドレスフィールドおよびフレーム検査フィールド
を有するデータフレームを形成するための、複数の受信
回線インタフェース装置と、受信回線インタフェース装
置に結合され、アドレスフィールドを処理し、フレーム
検査フィールドを検査し、エラーのあるフレーム検査フ
ィールドを有するデータフレームを廃棄するための、複
数の受信フレーム管理回路と、受信フレーム管理回路に
結合され、受信フレーム管理回路にアドレスおよびコン
トロール情報を与え、アドレスフィールドを処理するた
めの、複数の変換メモリと、受信フレーム管理回路に結
合され、複数のバッファメモリを有し、受信フレーム管
理回路により転送されたデータフレームを記憶するため
の、フレームバッファ記憶と、フレームバッファ記憶に
結合され、データフレームを読取るための、複数の送信
フレーム管理回路と、送信フレーム管理回路に結合さ
れ、データフレームを受信側末端に転送するための、複
数の送信回線インタフェース装置と、受信および送信回
線インタフェース装置にコントロールおよび保守情報を
提供するため、および変換メモリ内のアドレスおよびコ
ントロール情報を実時間で更新するための、コントロー
ルおよび保守処理回路とを含む。
【００３３】好ましい実施例において、フレームバッフ
ァ管理回路は、受信フレーム管理回路に応答して、バッ
ファメモリを受信フレーム管理回路に割当て、送信フレ
ーム管理回路に応答して、割当てられたバッファメモリ
を解放する。優先順位調停回路は、フレームバッファメ
モリの割当ておよび解放を行なうために、受信および送
信フレーム管理回路に、フレームバッファ記憶へのアク
セスを与える。フレームバッファメモリを解放するため
のアクセスは、フレームバッファメモリを割当るための
アクセスよりも優先順位が上である。または、割当およ
び解放の動作が、同等の優先順位を有してもよい。
ァ管理回路は、受信フレーム管理回路に応答して、バッ
ファメモリを受信フレーム管理回路に割当て、送信フレ
ーム管理回路に応答して、割当てられたバッファメモリ
を解放する。優先順位調停回路は、フレームバッファメ
モリの割当ておよび解放を行なうために、受信および送
信フレーム管理回路に、フレームバッファ記憶へのアク
セスを与える。フレームバッファメモリを解放するため
のアクセスは、フレームバッファメモリを割当るための
アクセスよりも優先順位が上である。または、割当およ
び解放の動作が、同等の優先順位を有してもよい。
【００３４】好ましくは、受信フレーム管理回路は、フ
レームバッファ記憶が飽和に近づいたとき、廃棄適格フ
ィールドがセットされたデータフレームを廃棄する。送
信フレーム管理回路は、廃棄されたデータフレームのア
ドレスに対応する受信側末端に、ふくそう手続を開始す
るよう通知する。
レームバッファ記憶が飽和に近づいたとき、廃棄適格フ
ィールドがセットされたデータフレームを廃棄する。送
信フレーム管理回路は、廃棄されたデータフレームのア
ドレスに対応する受信側末端に、ふくそう手続を開始す
るよう通知する。
【００３５】好ましい実施例において、別々の書込調停
回路および読取調停回路が、受信フレーム管理回路およ
び送信フレーム管理回路に、それぞれ、フレームバッフ
ァ記憶へのアクセスを与える。または、フレームバッフ
ァ記憶が、スイッチング回路を通してフレームバッファ
メモリに結合された送信フレーム管理回路の各々に対
し、フレームバッファメモリを有してもよい。送信フレ
ーム管理回路は、受信フレーム管理回路からの指令に応
答して、フレームバッファ記憶からのデータフレームを
読取る。
回路および読取調停回路が、受信フレーム管理回路およ
び送信フレーム管理回路に、それぞれ、フレームバッフ
ァ記憶へのアクセスを与える。または、フレームバッフ
ァ記憶が、スイッチング回路を通してフレームバッファ
メモリに結合された送信フレーム管理回路の各々に対
し、フレームバッファメモリを有してもよい。送信フレ
ーム管理回路は、受信フレーム管理回路からの指令に応
答して、フレームバッファ記憶からのデータフレームを
読取る。
【００３６】この発明の方法に従えば、受信インタフェ
ース回路により、送信データ端末により送られたデータ
に応答して、アドレスフィールドおよび検査フィールド
を有するデータパケットを形成するステップと、受信デ
ータ管理回路により、プリセット情報に応答して、アド
レスフィールドを処理するステップと、受信データ管理
回路により、検査フィールドを検査し、エラーのある検
査フィールドを有するデータパケットを廃棄するステッ
プと、処理されたアドレスフィールドを有するデータパ
ケットをバッファ記憶に書込むステップと、送信データ
管理回路により、受信データ管理回路からの指令に応答
して、バッファ記憶からのデータパケットを読取るステ
ップと、送信インタフェース回路により、読取られたデ
ータパケットに応答して、そのデータを受信データ端末
に送信するステップとが、実行される。
ース回路により、送信データ端末により送られたデータ
に応答して、アドレスフィールドおよび検査フィールド
を有するデータパケットを形成するステップと、受信デ
ータ管理回路により、プリセット情報に応答して、アド
レスフィールドを処理するステップと、受信データ管理
回路により、検査フィールドを検査し、エラーのある検
査フィールドを有するデータパケットを廃棄するステッ
プと、処理されたアドレスフィールドを有するデータパ
ケットをバッファ記憶に書込むステップと、送信データ
管理回路により、受信データ管理回路からの指令に応答
して、バッファ記憶からのデータパケットを読取るステ
ップと、送信インタフェース回路により、読取られたデ
ータパケットに応答して、そのデータを受信データ端末
に送信するステップとが、実行される。
【００３７】この方法は、好ましくは、フレームリレー
またはセルリレー環境において実施される。
またはセルリレー環境において実施される。
【００３８】この発明のさらに他の局面に従えば、アド
レスフィールドを有する、必要とされるフォーマットの
データパケットが、コントロール処理回路から実時間で
転送された第１のコントロール信号に応答して形成され
る。データパケットのアドレスフィールドが、変換メモ
リ内に記憶された、予め定められたアドレスフィールド
に従って変換される。データパケットはバッファメモリ
内にバッファされ、読取られ、変換されたアドレスフィ
ールドに従って受信側端末に送られるデータを形成す
る。変換メモリ内の予め定められたアドレスフィールド
は、コントロール処理回路から実時間で転送された第２
のコントロール信号に応答して、更新される。
レスフィールドを有する、必要とされるフォーマットの
データパケットが、コントロール処理回路から実時間で
転送された第１のコントロール信号に応答して形成され
る。データパケットのアドレスフィールドが、変換メモ
リ内に記憶された、予め定められたアドレスフィールド
に従って変換される。データパケットはバッファメモリ
内にバッファされ、読取られ、変換されたアドレスフィ
ールドに従って受信側端末に送られるデータを形成す
る。変換メモリ内の予め定められたアドレスフィールド
は、コントロール処理回路から実時間で転送された第２
のコントロール信号に応答して、更新される。
【００３９】この発明のさらに他の利点は、以下の詳述
より当業者には容易に明らかとなるであろう。その詳述
において、ただこの発明の実行を意図する最良の態様の
例示のために、この発明の好ましい実施例のみが示され
ている。理解されるであろうが、この発明のその他およ
びまた別の実施が可能であり、その幾つかの詳細は、様
々な明らかな点における変更を、すべてこの発明を逸れ
ることなく行なうことが可能である。したがって、図面
や詳述は本質的に例示とみなされるべきであり、制限を
行なうものではない。
より当業者には容易に明らかとなるであろう。その詳述
において、ただこの発明の実行を意図する最良の態様の
例示のために、この発明の好ましい実施例のみが示され
ている。理解されるであろうが、この発明のその他およ
びまた別の実施が可能であり、その幾つかの詳細は、様
々な明らかな点における変更を、すべてこの発明を逸れ
ることなく行なうことが可能である。したがって、図面
や詳述は本質的に例示とみなされるべきであり、制限を
行なうものではない。
【００４０】
【発明の最良の実施態様】この発明は、データパケット
操作の分野に一般的に適用できるが、この発明を実施す
るための最良の態様は、パケットスイッチングネットワ
ークを介して転送されるデータパケットが図１に示され
るフレームリレーＨＤＬＣフォーマットを有するという
認識に、一部基づくものである。したがって、この発明
の開示は、フレームリレーの分野において行なわれる
が、この発明はそれに限定されたものでないことが理解
されるべきである。
操作の分野に一般的に適用できるが、この発明を実施す
るための最良の態様は、パケットスイッチングネットワ
ークを介して転送されるデータパケットが図１に示され
るフレームリレーＨＤＬＣフォーマットを有するという
認識に、一部基づくものである。したがって、この発明
の開示は、フレームリレーの分野において行なわれる
が、この発明はそれに限定されたものでないことが理解
されるべきである。
【００４１】図２を参照して、フレームリレーネットワ
ークにおいて、回線インタフェース装置（ＬＩＤ）ＬＩ
Ｄ0 −ＬＩＤN が、入力／出力（Ｉ／Ｏ）通信線を通し
て、末端装置に結合されている。この開示をさらに明確
にするために、図２では、ＬＩＤの受信部および送信部
を、それぞれが、入力通信回線４２−０から４２−Ｎお
よび出力通信回線５２−０から５２−Ｎに結合された、
別々のブロック４０−０から４０−Ｎおよび５０−０か
ら５０−Ｎとして示している。しかしながら、ＬＩＤ４
０および５０は、Ｉ／Ｏ通信バスとともに双方向回線イ
ンタフェースを設けられた一体の装置として実現される
であろうことが理解される。ＬＩＤは、受信側では入力
回線上の情報をクロック信号ＣＬＫおよび図１で示され
たフォーマットを有するＨＤＬＣフレームデータに物理
変換することにより、このネットワークと、たとえば、
同期の端末、非同期の端末またはＴ１回線といった特定
のデータ端末との間のインタフェースの役割を果たす。
送信側では、ＨＤＬＣフレームデータおよびクロック信
号ＣＬＫは、末端装置に適したデータに変換される。変
換の形式は、インタフェースされる回線によって定ま
る。変換の形式は、回線ジッタ、転送遅延などを補償す
るための何らかのバッファ能力を含んでもよい。非同期
のデータ端末の場合、非同期からＨＤＬＣへの変換を行
なわなければならない。同期データ端末は、ＨＤＬＣ変
換のためにタイムスロットを必要とするかもしれない。
セルリレースイッチングをサポートするために、ＬＩＤ
は、回線インタフェースの機能に加え、セルの組立およ
び分解を実施する。
ークにおいて、回線インタフェース装置（ＬＩＤ）ＬＩ
Ｄ0 −ＬＩＤN が、入力／出力（Ｉ／Ｏ）通信線を通し
て、末端装置に結合されている。この開示をさらに明確
にするために、図２では、ＬＩＤの受信部および送信部
を、それぞれが、入力通信回線４２−０から４２−Ｎお
よび出力通信回線５２−０から５２−Ｎに結合された、
別々のブロック４０−０から４０−Ｎおよび５０−０か
ら５０−Ｎとして示している。しかしながら、ＬＩＤ４
０および５０は、Ｉ／Ｏ通信バスとともに双方向回線イ
ンタフェースを設けられた一体の装置として実現される
であろうことが理解される。ＬＩＤは、受信側では入力
回線上の情報をクロック信号ＣＬＫおよび図１で示され
たフォーマットを有するＨＤＬＣフレームデータに物理
変換することにより、このネットワークと、たとえば、
同期の端末、非同期の端末またはＴ１回線といった特定
のデータ端末との間のインタフェースの役割を果たす。
送信側では、ＨＤＬＣフレームデータおよびクロック信
号ＣＬＫは、末端装置に適したデータに変換される。変
換の形式は、インタフェースされる回線によって定ま
る。変換の形式は、回線ジッタ、転送遅延などを補償す
るための何らかのバッファ能力を含んでもよい。非同期
のデータ端末の場合、非同期からＨＤＬＣへの変換を行
なわなければならない。同期データ端末は、ＨＤＬＣ変
換のためにタイムスロットを必要とするかもしれない。
セルリレースイッチングをサポートするために、ＬＩＤ
は、回線インタフェースの機能に加え、セルの組立およ
び分解を実施する。
【００４２】したがって、特定の末端装置をサポートす
るために、特定の形式のＬＩＤが必要とされる。ＬＩＤ
の出力は一様のＨＤＬＣフレームデータおよびクロック
を提供するので、特定の回線インタフェース要求に対し
適切なＬＩＤを設置することにより、汎用モジュラスイ
ッチを設けてもよい。このことにより、ＬＩＤデータ伝
送速度にかかわらず、各ＬＩＤに対して同じネットワー
クハードウェアを繰返すことにより、システムのコスト
が低減する。様々な特定のＬＩＤの構造は、「高速パケ
ットネットワークのための回線インタフェース装置 (Li
ne Interface Device for Fast-Packet Network)」と題
された本発明者の、同時係属中の出願に述べられてお
り、ここに引用により援用する。
るために、特定の形式のＬＩＤが必要とされる。ＬＩＤ
の出力は一様のＨＤＬＣフレームデータおよびクロック
を提供するので、特定の回線インタフェース要求に対し
適切なＬＩＤを設置することにより、汎用モジュラスイ
ッチを設けてもよい。このことにより、ＬＩＤデータ伝
送速度にかかわらず、各ＬＩＤに対して同じネットワー
クハードウェアを繰返すことにより、システムのコスト
が低減する。様々な特定のＬＩＤの構造は、「高速パケ
ットネットワークのための回線インタフェース装置 (Li
ne Interface Device for Fast-Packet Network)」と題
された本発明者の、同時係属中の出願に述べられてお
り、ここに引用により援用する。
【００４３】スイッチングネットワークを通して転送さ
れるデータフレームは、対応するフレームリレーパケッ
ト管理装置（ＦＲＹＰＡＭ）を通してＬＩＤに結合され
たフレームバッファＲＡＭ４６内でバッファされる。受
信ＦＲＹＰＡＭ部４４−０から４４−Ｎは、受信ＬＩＤ
部４０−０から４０−Ｎから転送されたフレームキュー
の管理をそれぞれに与える。送信ＦＲＹＰＡＭ部５４−
０から５４−Ｎは、フレームバッファＲＡＭ４６から読
取られたフレームを、送信ＬＩＤ部５０−０から５０−
Ｎに、それぞれ転送する。
れるデータフレームは、対応するフレームリレーパケッ
ト管理装置（ＦＲＹＰＡＭ）を通してＬＩＤに結合され
たフレームバッファＲＡＭ４６内でバッファされる。受
信ＦＲＹＰＡＭ部４４−０から４４−Ｎは、受信ＬＩＤ
部４０−０から４０−Ｎから転送されたフレームキュー
の管理をそれぞれに与える。送信ＦＲＹＰＡＭ部５４−
０から５４−Ｎは、フレームバッファＲＡＭ４６から読
取られたフレームを、送信ＬＩＤ部５０−０から５０−
Ｎに、それぞれ転送する。
【００４４】上に示されたように、受信ＬＩＤから受信
ＦＲＹＰＡＭへの入力は、ＨＤＬＣフレームデータおよ
びクロックＣＬＫを含む。ＦＲＹＰＡＭは、巡回冗長符
号（ＣＲＣ）を含む可能性のあるフレームのＦＣＳフィ
ールドを検査する。フレームは、もしＣＲＣにエラーが
あれば、廃棄される。さらに、ＦＲＹＰＡＭは、受信さ
れたフレームの１０ビットのＤＬＣＩフィールドを得
て、この値を、各受信ＦＲＹＰＡＭに接続された変換
（ＸＬＡＴ）ＲＡＭ４８へのアドレスとして利用する。
ＦＲＹＰＡＭへの入力は、ＨＤＬＣフレームデータおよ
びクロックＣＬＫを含む。ＦＲＹＰＡＭは、巡回冗長符
号（ＣＲＣ）を含む可能性のあるフレームのＦＣＳフィ
ールドを検査する。フレームは、もしＣＲＣにエラーが
あれば、廃棄される。さらに、ＦＲＹＰＡＭは、受信さ
れたフレームの１０ビットのＤＬＣＩフィールドを得
て、この値を、各受信ＦＲＹＰＡＭに接続された変換
（ＸＬＡＴ）ＲＡＭ４８へのアドレスとして利用する。
【００４５】ＦＲＹＰＡＭ４４−０から４４−Ｎにそれ
ぞれ結合された各変換ＲＡＭ４８−０から４８−Ｎは、
図３に示されるルックアップテーブルを含む。この発明
に従えば、ルックアップテーブルは、宛先アドレスのリ
スト、接続アクティブビット、ポート選択フィールドお
よびコントロールフィールドを含む。フレームがＦＲＹ
ＰＡＭにより受信されると、得られたＤＬＣＩアドレス
フィールドはテーブル内の新規の宛先アドレスにインデ
ックスを与える。新規の宛先アドレスは、変換ＲＡＭか
ら読取られ、受信されたフレームのアドレスと置き換え
られる。同じインデックスが、宛先ポートを選択し、受
信されたフレームで行なわれる追加の機能を決定するた
めに用いられる。接続アクティブビットが、ＤＬＣＩが
アクティブでないことを示すと、そのフレームは廃棄さ
れる。
ぞれ結合された各変換ＲＡＭ４８−０から４８−Ｎは、
図３に示されるルックアップテーブルを含む。この発明
に従えば、ルックアップテーブルは、宛先アドレスのリ
スト、接続アクティブビット、ポート選択フィールドお
よびコントロールフィールドを含む。フレームがＦＲＹ
ＰＡＭにより受信されると、得られたＤＬＣＩアドレス
フィールドはテーブル内の新規の宛先アドレスにインデ
ックスを与える。新規の宛先アドレスは、変換ＲＡＭか
ら読取られ、受信されたフレームのアドレスと置き換え
られる。同じインデックスが、宛先ポートを選択し、受
信されたフレームで行なわれる追加の機能を決定するた
めに用いられる。接続アクティブビットが、ＤＬＣＩが
アクティブでないことを示すと、そのフレームは廃棄さ
れる。
【００４６】フレームがリレーされるべきなら、そのＤ
ＬＣＩは新規の宛先アドレスと置き換えられ、受信ＦＲ
ＹＰＡＭは、書込コントロール信号ＷＲ ＣＮＴＬおよ
びアドレス指定信号ＡＤＤＲを発生し、フレームバッフ
ァＲＡＭのロケーション内に残留するフレームデータと
ともに新規アドレスを書込む。フレームバッファＲＡＭ
内に完全なフレームが記憶されると、受信ＦＲＹＰＡＭ
は、すべての送信および受信ＦＲＹＰＡＭを接続する内
部ＦＲＹＰＡＭ通信リンク５６内を介して、宛先送信Ｆ
ＲＹＰＡＭにパケット利用可能メッセージを送る。宛先
ＦＲＹＰＡＭの識別番号は、変換ＲＡＭ内のルックアッ
プテーブルから読取られる。パケット利用可能メッセー
ジは、フレームバッファＲＡＭ内のフレームのアドレス
およびフレームの長さを示すバイト数を含む。送信ＦＲ
ＹＰＡＭは、送信が必要なすべてのフレームに対して送
信キューを保守する。送信ＦＲＹＰＡＭは、読取コント
ロール信号ＲＤ ＣＮＴＬおよびアドレス指定信号ＡＤ
ＤＲを発生し、フレームバッファＲＡＭ４６からフレー
ムを読取り、それを、クロック信号ＣＬＫとともにＨＤ
ＬＣフォーマット（ＨＤＬＣデータ）内の対応する送信
ＬＩＤ５０に送る。送信ＬＩＤは、ＦＲＹＰＡＭからの
ＨＤＬＣデータを、特定の回線インタフェースに適応し
たフォーマットに変換する。この情報は、それから、通
信回線５２を通して受信末端装置またはデータ端末へ転
送される。ＬＩＤと同様、ＦＲＹＰＡＭの受信および送
信部は、一体の装置で実現されてもよい。フレーム処理
手段は、受信および送信ＦＲＹＰＡＭにより実施され、
その構造は、同時に出願され、ここに引用により援用す
る、「高速パケットネットワークのためのパケット管理
装置 (Packet Management Device for Fast-Packet Net
work) 」と題された同時係属中の出願の中で、さらに詳
細に述べられている。
ＬＣＩは新規の宛先アドレスと置き換えられ、受信ＦＲ
ＹＰＡＭは、書込コントロール信号ＷＲ ＣＮＴＬおよ
びアドレス指定信号ＡＤＤＲを発生し、フレームバッフ
ァＲＡＭのロケーション内に残留するフレームデータと
ともに新規アドレスを書込む。フレームバッファＲＡＭ
内に完全なフレームが記憶されると、受信ＦＲＹＰＡＭ
は、すべての送信および受信ＦＲＹＰＡＭを接続する内
部ＦＲＹＰＡＭ通信リンク５６内を介して、宛先送信Ｆ
ＲＹＰＡＭにパケット利用可能メッセージを送る。宛先
ＦＲＹＰＡＭの識別番号は、変換ＲＡＭ内のルックアッ
プテーブルから読取られる。パケット利用可能メッセー
ジは、フレームバッファＲＡＭ内のフレームのアドレス
およびフレームの長さを示すバイト数を含む。送信ＦＲ
ＹＰＡＭは、送信が必要なすべてのフレームに対して送
信キューを保守する。送信ＦＲＹＰＡＭは、読取コント
ロール信号ＲＤ ＣＮＴＬおよびアドレス指定信号ＡＤ
ＤＲを発生し、フレームバッファＲＡＭ４６からフレー
ムを読取り、それを、クロック信号ＣＬＫとともにＨＤ
ＬＣフォーマット（ＨＤＬＣデータ）内の対応する送信
ＬＩＤ５０に送る。送信ＬＩＤは、ＦＲＹＰＡＭからの
ＨＤＬＣデータを、特定の回線インタフェースに適応し
たフォーマットに変換する。この情報は、それから、通
信回線５２を通して受信末端装置またはデータ端末へ転
送される。ＬＩＤと同様、ＦＲＹＰＡＭの受信および送
信部は、一体の装置で実現されてもよい。フレーム処理
手段は、受信および送信ＦＲＹＰＡＭにより実施され、
その構造は、同時に出願され、ここに引用により援用す
る、「高速パケットネットワークのためのパケット管理
装置 (Packet Management Device for Fast-Packet Net
work) 」と題された同時係属中の出願の中で、さらに詳
細に述べられている。
【００４７】もし変換ＲＡＭ内のルックアップテーブル
が、受信されたフレームがコントロールまたは保守情報
を有することを示せば、送信ＦＲＹＰＡＭは、スイッチ
ングネットワーク内のコントロールおよび保守動作を処
理する、コントロールおよび保守プロセッサ６０に、こ
のフレームを送る。プロセッサ６０はこのコントロール
および保守フレームを用いて、仮想接続が変更されたと
き、変換ＲＡＭの内容を実時間で更新する。プロセッサ
は、コール処理機能を果たし、スイッチされたサービス
をサポートし、たとえばループバック、エラーカウント
といったネットワーク内の保守動作に応答するかまたは
その動作を開始することもできる。さらに、コントロー
ルおよび保守プロセッサ６０は、すべてのＬＩＤを互い
に接続するとともにプロセッサ６０にも接続する内部Ｌ
ＩＤリンク５８を介して、ＤＬＣＩおよび回線インタフ
ェースパラメータをＬＩＤに送る。このコントロールお
よび保守プロセッサの構造および動作は、後により詳細
に述べられる。
が、受信されたフレームがコントロールまたは保守情報
を有することを示せば、送信ＦＲＹＰＡＭは、スイッチ
ングネットワーク内のコントロールおよび保守動作を処
理する、コントロールおよび保守プロセッサ６０に、こ
のフレームを送る。プロセッサ６０はこのコントロール
および保守フレームを用いて、仮想接続が変更されたと
き、変換ＲＡＭの内容を実時間で更新する。プロセッサ
は、コール処理機能を果たし、スイッチされたサービス
をサポートし、たとえばループバック、エラーカウント
といったネットワーク内の保守動作に応答するかまたは
その動作を開始することもできる。さらに、コントロー
ルおよび保守プロセッサ６０は、すべてのＬＩＤを互い
に接続するとともにプロセッサ６０にも接続する内部Ｌ
ＩＤリンク５８を介して、ＤＬＣＩおよび回線インタフ
ェースパラメータをＬＩＤに送る。このコントロールお
よび保守プロセッサの構造および動作は、後により詳細
に述べられる。
【００４８】上に示されたように、受信ＦＲＹＰＡＭ
は、受信されたフレームをフレームバッファＲＡＭ４６
に書込む。複数のＦＲＹＰＡＭが、複数のフレームバッ
ファを有する共通のフレームバッファＲＡＭに書込みを
するのとともに、ＲＡＭの利用可能なフレームバッファ
の動的リストを保守するフレームバッファマネージャ６
２は、受信ＦＲＹＰＡＭ動作に対しフレームバッファの
割当を与える。ＦＲＹＰＡＭとフレームバッファマネー
ジャとの間の通信は、すべてのＦＲＹＰＡＭを互いに接
続するとともにフレームバッファマネージャ６２にも接
続するフレームバッファ割当リンク６４を通して発生す
る。このリンクを通して、送信ＦＲＹＰＡＭは、データ
が回線に送信されたとき、フレームバッファマネージャ
による割当てられたバッファの解放を引き起こす割当解
除信号を送る。フレームバッファは、すべての受信ＦＲ
ＹＰＡＭに対し、絶え間なくバッファを保守しようとす
る。もし利用可能なバッファがなければ、受信されたフ
レームは廃棄される。すべてのフレームは、フレームバ
ッファＲＡＭ内で、同じ大きさのスペースを割当てられ
ている。このスペースは、ネットワークにおいて利用可
能な最大のフレーム（典型的には４Ｋバイト）をバッフ
ァするのに十分な大きさであり得る。後にさらに詳細に
示されるように、この割当はハードウェアにより実施さ
れてもよい。
は、受信されたフレームをフレームバッファＲＡＭ４６
に書込む。複数のＦＲＹＰＡＭが、複数のフレームバッ
ファを有する共通のフレームバッファＲＡＭに書込みを
するのとともに、ＲＡＭの利用可能なフレームバッファ
の動的リストを保守するフレームバッファマネージャ６
２は、受信ＦＲＹＰＡＭ動作に対しフレームバッファの
割当を与える。ＦＲＹＰＡＭとフレームバッファマネー
ジャとの間の通信は、すべてのＦＲＹＰＡＭを互いに接
続するとともにフレームバッファマネージャ６２にも接
続するフレームバッファ割当リンク６４を通して発生す
る。このリンクを通して、送信ＦＲＹＰＡＭは、データ
が回線に送信されたとき、フレームバッファマネージャ
による割当てられたバッファの解放を引き起こす割当解
除信号を送る。フレームバッファは、すべての受信ＦＲ
ＹＰＡＭに対し、絶え間なくバッファを保守しようとす
る。もし利用可能なバッファがなければ、受信されたフ
レームは廃棄される。すべてのフレームは、フレームバ
ッファＲＡＭ内で、同じ大きさのスペースを割当てられ
ている。このスペースは、ネットワークにおいて利用可
能な最大のフレーム（典型的には４Ｋバイト）をバッフ
ァするのに十分な大きさであり得る。後にさらに詳細に
示されるように、この割当はハードウェアにより実施さ
れてもよい。
【００４９】各フレームに対するバッファの割当の大き
さは固定されているので、セルリレースイッチングをサ
ポートするために、フレームバッファＲＡＭ内で５６バ
イトのフレームを割当てることは可能である。この場
合、ＬＩＤは、回線インタフェースの機能に加えて、セ
ルの組立および分解を実施し得る。さらに、ＬＩＤは、
セルヘッダからアドレス指定情報を得て、このデータを
固定された長さのフレームのＨＤＬＣフォーマットに変
換できる。結果として、ＦＲＹＰＡＭ動作は、フレーム
リレースイッチングの場合と同じ方法で実施される。図
４を参照して、フレームバッファマネージャ６２は、フ
レームバッファＲＡＭ４６内でアクティブフレームバッ
ファのリストを保守するフレームマネージャＲＡＭ８２
を含む。マネージャＲＡＭ８２内の１ビットが、フレー
ムバッファＲＡＭ４６内の１つのフレームバッファに対
応する。マネージャＲＡＭビットのアドレスは、フレー
ムバッファＲＡＭに線形になるように配置される。マネ
ージャＲＡＭ内の第１ビット（アドレス０）は、フレー
ムバッファＲＡＭ内の第１のフレームバッファに対する
フリー／空状態を保持する。第２ビット（アドレス１）
は、第２のフレームバッファの状態を含む。ｎのビット
に対し、ビットアドレスｎ−１は、フレームバッファｎ
の状態を含む。フレームマネージャＲＡＭ内のビットの
総数は、フレームごとに割当てられるバイトの数によっ
て除算されたフレームバッファＲＡＭ内のバイトの総数
に等しい。
さは固定されているので、セルリレースイッチングをサ
ポートするために、フレームバッファＲＡＭ内で５６バ
イトのフレームを割当てることは可能である。この場
合、ＬＩＤは、回線インタフェースの機能に加えて、セ
ルの組立および分解を実施し得る。さらに、ＬＩＤは、
セルヘッダからアドレス指定情報を得て、このデータを
固定された長さのフレームのＨＤＬＣフォーマットに変
換できる。結果として、ＦＲＹＰＡＭ動作は、フレーム
リレースイッチングの場合と同じ方法で実施される。図
４を参照して、フレームバッファマネージャ６２は、フ
レームバッファＲＡＭ４６内でアクティブフレームバッ
ファのリストを保守するフレームマネージャＲＡＭ８２
を含む。マネージャＲＡＭ８２内の１ビットが、フレー
ムバッファＲＡＭ４６内の１つのフレームバッファに対
応する。マネージャＲＡＭビットのアドレスは、フレー
ムバッファＲＡＭに線形になるように配置される。マネ
ージャＲＡＭ内の第１ビット（アドレス０）は、フレー
ムバッファＲＡＭ内の第１のフレームバッファに対する
フリー／空状態を保持する。第２ビット（アドレス１）
は、第２のフレームバッファの状態を含む。ｎのビット
に対し、ビットアドレスｎ−１は、フレームバッファｎ
の状態を含む。フレームマネージャＲＡＭ内のビットの
総数は、フレームごとに割当てられるバイトの数によっ
て除算されたフレームバッファＲＡＭ内のバイトの総数
に等しい。
【００５０】電源投入またはリセット条件の後、フレー
ムマネージャＲＡＭの内容はクリアされ得る。クリアさ
れたビット（０）はフレームバッファがフリーであるこ
とを意味し、ビット「１」はバッファが使用中であるこ
とを示すとする。割当状態マシン８４および割当解除状
態マシン８６は、フレームマネージャＲＡＭ８２を操作
するために用いられる。割当状態マシンは、フリーのバ
ッファ（値０）を求めてマネージャＲＡＭをスキャン
し、フリーのバッファのアドレスをＦＩＦＯメモリ８８
に記憶する。フリーのバッファが発見されれば、割当状
態マシン８４は、フレームマネージャＲＡＭ８２内の対
応するビットを、マルチプレクサ９０を通してアクセス
可能なＷＲ入力を介してセットする。したがって、ビッ
トが０であることが発見されれば、それは１にセットさ
れる。ＦＩＦＯ８８が満杯のとき、状態マシンは、最後
に記憶されたＲＡＭアドレスに１を増分したアドレスで
停止し、ＦＩＦＯが利用可能な場所を有するときに、次
のロケーションから動作を続ける。ＲＡＭ全体がスキャ
ンされたとき（ｎビットが読取られたとき）、状態マシ
ンは、アドレス０で再始動する。
ムマネージャＲＡＭの内容はクリアされ得る。クリアさ
れたビット（０）はフレームバッファがフリーであるこ
とを意味し、ビット「１」はバッファが使用中であるこ
とを示すとする。割当状態マシン８４および割当解除状
態マシン８６は、フレームマネージャＲＡＭ８２を操作
するために用いられる。割当状態マシンは、フリーのバ
ッファ（値０）を求めてマネージャＲＡＭをスキャン
し、フリーのバッファのアドレスをＦＩＦＯメモリ８８
に記憶する。フリーのバッファが発見されれば、割当状
態マシン８４は、フレームマネージャＲＡＭ８２内の対
応するビットを、マルチプレクサ９０を通してアクセス
可能なＷＲ入力を介してセットする。したがって、ビッ
トが０であることが発見されれば、それは１にセットさ
れる。ＦＩＦＯ８８が満杯のとき、状態マシンは、最後
に記憶されたＲＡＭアドレスに１を増分したアドレスで
停止し、ＦＩＦＯが利用可能な場所を有するときに、次
のロケーションから動作を続ける。ＲＡＭ全体がスキャ
ンされたとき（ｎビットが読取られたとき）、状態マシ
ンは、アドレス０で再始動する。
【００５１】もし、ｎビットのスキャンの間ずっと、値
０が発見されなければ、フレームバッファＲＡＭは満杯
であると決定される。もしこの状態が、ＦＩＦＯが空に
なるまで続けば、バッファのスペースに対するいかなる
追加の要求も拒否される。この状態は、ｎ以上（「≧
ｎ」）のフレームバッファアドレスを発行することによ
り達成され得る。この境界外のアドレス、または予め定
められたいかなる特別のアドレスも、利用可能なバッフ
ァスペースがないことをＦＲＹＰＡＭに通知するために
用いられ得る。マネージャＲＡＭをスキャンする間、割
当てられたフレームの数がカウントされる。このカウン
トは、経時的にバッファの利用率を決定するために、お
よびフレームバッファＲＡＭが飽和に達する前にふくそ
うを検出するために有用である。スキャンの間に発見さ
れるビジーバッファの数に対応するカウント数は、コン
トロールおよび保守プロセッサ６０によりアクセス可能
なビジーカウントレジスタ９２にラッチされる。
０が発見されなければ、フレームバッファＲＡＭは満杯
であると決定される。もしこの状態が、ＦＩＦＯが空に
なるまで続けば、バッファのスペースに対するいかなる
追加の要求も拒否される。この状態は、ｎ以上（「≧
ｎ」）のフレームバッファアドレスを発行することによ
り達成され得る。この境界外のアドレス、または予め定
められたいかなる特別のアドレスも、利用可能なバッフ
ァスペースがないことをＦＲＹＰＡＭに通知するために
用いられ得る。マネージャＲＡＭをスキャンする間、割
当てられたフレームの数がカウントされる。このカウン
トは、経時的にバッファの利用率を決定するために、お
よびフレームバッファＲＡＭが飽和に達する前にふくそ
うを検出するために有用である。スキャンの間に発見さ
れるビジーバッファの数に対応するカウント数は、コン
トロールおよび保守プロセッサ６０によりアクセス可能
なビジーカウントレジスタ９２にラッチされる。
【００５２】ＦＩＦＯ８８が満杯であるときまたはフリ
ーのバッファがないとき、割当解除状態マシン８６は、
送信ＦＲＹＰＡＭにより解放されたフレームバッファに
対応するフレームマネージャＲＡＭビットをクリアす
る。割当解除状態マシンは、送信ＦＲＹＰＡＭにより形
成された割当解除キューを記憶する割当解除キューレジ
スタ９４をモニタする。割当解除状態マシンは、値０
を、割当解除キューに示された解放されたフレームバッ
ファに対応するフレームマネージャＲＡＭアドレスに書
込む。アドレスマルチプレクサ９６は、フレームマネー
ジャＲＡＭ８２に、割当および割当解除状態マシンによ
り発生されたアドレス指定信号を与える。
ーのバッファがないとき、割当解除状態マシン８６は、
送信ＦＲＹＰＡＭにより解放されたフレームバッファに
対応するフレームマネージャＲＡＭビットをクリアす
る。割当解除状態マシンは、送信ＦＲＹＰＡＭにより形
成された割当解除キューを記憶する割当解除キューレジ
スタ９４をモニタする。割当解除状態マシンは、値０
を、割当解除キューに示された解放されたフレームバッ
ファに対応するフレームマネージャＲＡＭアドレスに書
込む。アドレスマルチプレクサ９６は、フレームマネー
ジャＲＡＭ８２に、割当および割当解除状態マシンによ
り発生されたアドレス指定信号を与える。
【００５３】フレームバッファへのアクセスを遅延させ
ずにまたは割当解除キューをオーバフローさせずにすべ
てのＦＲＹＰＡＭからの要求を処理するにあたって、割
当および割当解除状態マシンの動作速度は十分に速く、
かつＦＩＦＯおよび割当解除キューレジスタの容量は十
分に大きい。フレームマネージャＲＡＭは、両方の状態
マシンからの同時のアクセスを可能にするデュアルポー
トＲＡＭとして実現され得る。現在のＦＩＦＯの深さお
よび割当解除キューの深さといった条件に基づき、各状
態マシンからのアクセスを規制するための調停方式を実
現してもよい。その代わりとして、ラウンドロビン等ア
クセス方式が実現されてもよい。
ずにまたは割当解除キューをオーバフローさせずにすべ
てのＦＲＹＰＡＭからの要求を処理するにあたって、割
当および割当解除状態マシンの動作速度は十分に速く、
かつＦＩＦＯおよび割当解除キューレジスタの容量は十
分に大きい。フレームマネージャＲＡＭは、両方の状態
マシンからの同時のアクセスを可能にするデュアルポー
トＲＡＭとして実現され得る。現在のＦＩＦＯの深さお
よび割当解除キューの深さといった条件に基づき、各状
態マシンからのアクセスを規制するための調停方式を実
現してもよい。その代わりとして、ラウンドロビン等ア
クセス方式が実現されてもよい。
【００５４】上記のように、ＦＲＹＰＡＭとフレームバ
ッファマネージャとの間の通信は、ＦＲＹＰＡＭとフレ
ームバッファマネージャとの間の相互作用をコントロー
ルするバスコントロール状態マシン９８に結合された、
フレームバッファ割当リンク６４を通して行なわれる。
バスコントロール状態マシン９８は、たとえば図５に示
される優先順位調停並列回路とともに実現され得る、フ
レームバッファ割当リンクの内部ＦＲＹＰＡＭバス１０
０に結合される。受信および送信ＦＲＹＰＡＭ０ないし
Ｎは、プルアップ抵抗器を介して論理１に終端される複
数回線バス１００と並列して結合される。最上位ビット
に対応するバス回線割当解除／割当が、割当または割当
解除機能を選択するために用いられる。肯定応答線ＡＣ
Ｋが、データ転送を実施し、バスがビジーであることを
示すために用いられる。ＦＲＹＰＡＭのアドレス出力Ｍ
ＳＢからＬＳＢに結合された残りの線は、ＦＲＹＰＡＭ
がそのアドレスを表示することを可能にする。実際のＦ
ＲＹＰＡＭのアドレスは、オープンコレクタ型ドライバ
を介してバスで相補され駆動される。
ッファマネージャとの間の通信は、ＦＲＹＰＡＭとフレ
ームバッファマネージャとの間の相互作用をコントロー
ルするバスコントロール状態マシン９８に結合された、
フレームバッファ割当リンク６４を通して行なわれる。
バスコントロール状態マシン９８は、たとえば図５に示
される優先順位調停並列回路とともに実現され得る、フ
レームバッファ割当リンクの内部ＦＲＹＰＡＭバス１０
０に結合される。受信および送信ＦＲＹＰＡＭ０ないし
Ｎは、プルアップ抵抗器を介して論理１に終端される複
数回線バス１００と並列して結合される。最上位ビット
に対応するバス回線割当解除／割当が、割当または割当
解除機能を選択するために用いられる。肯定応答線ＡＣ
Ｋが、データ転送を実施し、バスがビジーであることを
示すために用いられる。ＦＲＹＰＡＭのアドレス出力Ｍ
ＳＢからＬＳＢに結合された残りの線は、ＦＲＹＰＡＭ
がそのアドレスを表示することを可能にする。実際のＦ
ＲＹＰＡＭのアドレスは、オープンコレクタ型ドライバ
を介してバスで相補され駆動される。
【００５５】駆動ＦＲＹＰＡＭは、バスをモニタし、バ
スに与えられたアドレスが正しいことを確かめようとす
る。もし正しいのなら、駆動ＦＲＹＰＡＭは、フレーム
バッファマネージャが線ＡＣＫを通して肯定応答を送る
まで、バスの駆動を続ける。割当動作に対し、要求ＦＲ
ＹＰＡＭは、肯定応答信号がアクティブになったとき、
そのアドレスを解放し、フレームバッファマネージャ
は、ＦＩＦＯ８８から読取ったフレームバッファアドレ
スでバスを駆動する。肯定応答信号は次に不活性とな
り、バスは解放される。ＦＲＹＰＡＭは、肯定応答信号
の後縁上でフレームバッファアドレスを受取る。割当解
除を与えるため、要求ＦＲＹＰＡＭは、肯定応答信号が
アクティブである間、バス上のフレームバッファアドレ
スを駆動する。フレームバッファマネージャは、割当解
除キューレジスタ９４にアドレスを記憶し、肯定応答信
号を解放する。
スに与えられたアドレスが正しいことを確かめようとす
る。もし正しいのなら、駆動ＦＲＹＰＡＭは、フレーム
バッファマネージャが線ＡＣＫを通して肯定応答を送る
まで、バスの駆動を続ける。割当動作に対し、要求ＦＲ
ＹＰＡＭは、肯定応答信号がアクティブになったとき、
そのアドレスを解放し、フレームバッファマネージャ
は、ＦＩＦＯ８８から読取ったフレームバッファアドレ
スでバスを駆動する。肯定応答信号は次に不活性とな
り、バスは解放される。ＦＲＹＰＡＭは、肯定応答信号
の後縁上でフレームバッファアドレスを受取る。割当解
除を与えるため、要求ＦＲＹＰＡＭは、肯定応答信号が
アクティブである間、バス上のフレームバッファアドレ
スを駆動する。フレームバッファマネージャは、割当解
除キューレジスタ９４にアドレスを記憶し、肯定応答信
号を解放する。
【００５６】アドレスフィールドがすべてハイでないか
または肯定応答信号がアクティブであるときに、バスに
アクセスするＦＲＹＰＡＭはない。複数のＦＲＹＰＡＭ
が同時にそれらのアドレスをバスに与えるときにアクセ
スを与えるために、調停メカニズムは、ただ１つのＦＲ
ＹＰＡＭのアドレスが、その他のアドレスがバックオフ
する一方で、バスに残ることを許容する。このことは、
各ＦＲＹＰＡＭにそのアドレスを、最上位から最下位ビ
ットに至るバス上のアドレスに比較させることにより行
なわれる。この比較の間、バスビットが駆動ビットに等
しくなければ、駆動ＦＲＹＰＡＭは、バスからの要求を
解放する。複数のＦＲＹＰＡＭが同時にバスにアクセス
しようとしたとき、より上位のアドレス指定されたＦＲ
ＹＰＡＭが、常に、より下位にアドレス指定されたＦＲ
ＹＰＡＭを無効にするため、このメカニズムは優先順位
調停を与える。
または肯定応答信号がアクティブであるときに、バスに
アクセスするＦＲＹＰＡＭはない。複数のＦＲＹＰＡＭ
が同時にそれらのアドレスをバスに与えるときにアクセ
スを与えるために、調停メカニズムは、ただ１つのＦＲ
ＹＰＡＭのアドレスが、その他のアドレスがバックオフ
する一方で、バスに残ることを許容する。このことは、
各ＦＲＹＰＡＭにそのアドレスを、最上位から最下位ビ
ットに至るバス上のアドレスに比較させることにより行
なわれる。この比較の間、バスビットが駆動ビットに等
しくなければ、駆動ＦＲＹＰＡＭは、バスからの要求を
解放する。複数のＦＲＹＰＡＭが同時にバスにアクセス
しようとしたとき、より上位のアドレス指定されたＦＲ
ＹＰＡＭが、常に、より下位にアドレス指定されたＦＲ
ＹＰＡＭを無効にするため、このメカニズムは優先順位
調停を与える。
【００５７】フレームバッファが飽和するのを防ぐた
め、割当解除動作は、割当動作よりも高い優先順位を有
してもよい。その代わりに、割当および割当解除が同等
の優先順位を有していてもよい。
め、割当解除動作は、割当動作よりも高い優先順位を有
してもよい。その代わりに、割当および割当解除が同等
の優先順位を有していてもよい。
【００５８】開示された例において、バスアドレス調停
およびデータ転送は、非同期に実施される。その代わり
として、バス上に与えられた交互に発生するクロックの
エッジ上の調停およびデータ転送フェイズを与えるため
に、同期方式が実現されてもよい。たとえば、アドレス
調停はクロックがハイであるときに起こり、データ転送
は、クロックがローであるときに実施されてもよい。ク
ロックの立下がりエッジで、ＦＲＹＰＡＭはどちらが調
停において優先権を得たかを決定し得る。それに従っ
て、優先権を勝ち取ったＦＲＹＰＡＭは、割当解除動作
のためにバスを駆動する。割当のために、フレームバッ
ファマネージャは、クロックの立下がりエッジでバスを
駆動し得る。データは、クロックの立上がりエッジでラ
ッチされ得る。その次に、バスは解放される。したがっ
て、調停メカニズムは、バスの競合を最小にして高速の
割当および割当解除動作を与えるために、多数の方法で
実現されることが理解される。
およびデータ転送は、非同期に実施される。その代わり
として、バス上に与えられた交互に発生するクロックの
エッジ上の調停およびデータ転送フェイズを与えるため
に、同期方式が実現されてもよい。たとえば、アドレス
調停はクロックがハイであるときに起こり、データ転送
は、クロックがローであるときに実施されてもよい。ク
ロックの立下がりエッジで、ＦＲＹＰＡＭはどちらが調
停において優先権を得たかを決定し得る。それに従っ
て、優先権を勝ち取ったＦＲＹＰＡＭは、割当解除動作
のためにバスを駆動する。割当のために、フレームバッ
ファマネージャは、クロックの立下がりエッジでバスを
駆動し得る。データは、クロックの立上がりエッジでラ
ッチされ得る。その次に、バスは解放される。したがっ
て、調停メカニズムは、バスの競合を最小にして高速の
割当および割当解除動作を与えるために、多数の方法で
実現されることが理解される。
【００５９】上に述べたように、バスコントロール状態
マシン９８（図４）は、内部ＦＲＹＰＡＭバス１００を
介したＦＲＹＰＡＭおよびフレームバッファマネージャ
間でのアクセスをコントロールするために用いられる。
バスコントロール状態マシンの動作は以下のとおりであ
る。バスがアイドルであれば、状態マシン９８は状態０
をセットする。もし割当動作が要求されれば、状態１が
セットされる。もしその他の条件が発生すれば、状態２
がセットされる。
マシン９８（図４）は、内部ＦＲＹＰＡＭバス１００を
介したＦＲＹＰＡＭおよびフレームバッファマネージャ
間でのアクセスをコントロールするために用いられる。
バスコントロール状態マシンの動作は以下のとおりであ
る。バスがアイドルであれば、状態マシン９８は状態０
をセットする。もし割当動作が要求されれば、状態１が
セットされる。もしその他の条件が発生すれば、状態２
がセットされる。
【００６０】状態１（割当の要求）の場合、アドレス調
停が解決されると、状態マシンは線ＡＣＫの肯定応答信
号をアクティブにする。ＦＩＦＯ８８が空でなければ、
状態マシンはＦＩＦＯを読取り、ＦＩＦＯからの対応す
るアドレスをマルチプレクサ１０２およびバスドライバ
１０４を通してバスにドライブする。ＦＩＦＯが空であ
れば、以前に述べられたフレームバッファアドレス「≧
ｎ」をバスに駆動することにより、バッファスペースへ
の要求は拒絶される。このアドレスは、マルチプレクサ
１０２の追加の入力「ｎ」を通して与えられる。その次
に、状態マシンはバスが解決するのを待ち、肯定応答信
号を解放し、状態０にセットする。
停が解決されると、状態マシンは線ＡＣＫの肯定応答信
号をアクティブにする。ＦＩＦＯ８８が空でなければ、
状態マシンはＦＩＦＯを読取り、ＦＩＦＯからの対応す
るアドレスをマルチプレクサ１０２およびバスドライバ
１０４を通してバスにドライブする。ＦＩＦＯが空であ
れば、以前に述べられたフレームバッファアドレス「≧
ｎ」をバスに駆動することにより、バッファスペースへ
の要求は拒絶される。このアドレスは、マルチプレクサ
１０２の追加の入力「ｎ」を通して与えられる。その次
に、状態マシンはバスが解決するのを待ち、肯定応答信
号を解放し、状態０にセットする。
【００６１】状態２（割当解除の要求）の場合、状態マ
シン９８は、アドレス調停が解決するのを待ち、線ＡＣ
Ｋの肯定応答信号をアクティブにする。送信ＦＲＹＰＡ
Ｍからの応答により受取られたアドレスは、割当解除キ
ューレジスタ９４に記憶される。その次に、肯定応答信
号は解放され、次の要求を待つために状態０がセットさ
れる。
シン９８は、アドレス調停が解決するのを待ち、線ＡＣ
Ｋの肯定応答信号をアクティブにする。送信ＦＲＹＰＡ
Ｍからの応答により受取られたアドレスは、割当解除キ
ューレジスタ９４に記憶される。その次に、肯定応答信
号は解放され、次の要求を待つために状態０がセットさ
れる。
【００６２】図６を参照して、この図面は、システム内
のフレームバッファマネージャ、フレームバッファＲＡ
ＭおよびすべてのＦＲＹＰＡＭとＬＩＤとにアクセスを
有するコントロールおよび保守プロセッサ６０の例示の
図面である。プロセッサは、一時データ記憶のためのＲ
ＡＭ１２２と、プログラム記憶のためのＲＯＭ１２４と
に結合されたＣＰＵ１２０を含む。多数の１６または３
２ビットのＣＩＳＣおよびＲＩＳＣプロセッサをＣＰＵ
１２０として使用し、すべてのＦＲＹＰＡＭからのすべ
てのコントロールおよび保守フレームを処理し、変換Ｒ
ＡＭの内容を実時間で更新することができる。ＲＯＭ１
２４は通常プログラムコードを記憶するために用いられ
るが、プログラムは、ハードディスクまたはフラッシュ
ＰＲＯＭといったまたさらなる記憶１２６からＲＡＭ１
２２にローディングされ得る。さらに、ＲＯＭ領域は、
フラッシュＰＲＯＭ、バッテリによりバックアップされ
たＳＲＡＭまたはその他の不揮発性メモリを含む。
のフレームバッファマネージャ、フレームバッファＲＡ
ＭおよびすべてのＦＲＹＰＡＭとＬＩＤとにアクセスを
有するコントロールおよび保守プロセッサ６０の例示の
図面である。プロセッサは、一時データ記憶のためのＲ
ＡＭ１２２と、プログラム記憶のためのＲＯＭ１２４と
に結合されたＣＰＵ１２０を含む。多数の１６または３
２ビットのＣＩＳＣおよびＲＩＳＣプロセッサをＣＰＵ
１２０として使用し、すべてのＦＲＹＰＡＭからのすべ
てのコントロールおよび保守フレームを処理し、変換Ｒ
ＡＭの内容を実時間で更新することができる。ＲＯＭ１
２４は通常プログラムコードを記憶するために用いられ
るが、プログラムは、ハードディスクまたはフラッシュ
ＰＲＯＭといったまたさらなる記憶１２６からＲＡＭ１
２２にローディングされ得る。さらに、ＲＯＭ領域は、
フラッシュＰＲＯＭ、バッテリによりバックアップされ
たＳＲＡＭまたはその他の不揮発性メモリを含む。
【００６３】ＦＲＹＰＡＭ１２８およびＨＤＬＣコント
ローラ１３０が、フレームバッファＲＡＭにアクセスす
るために用いられる。このハードウェアの組合せが、Ｃ
ＰＵにフレームバッファＲＡＭへの直接フレームアクセ
スを与える。フレームバッファアクセスおよびバッファ
リングのみを処理する、変形されたＦＲＹＰＡＭが、Ｆ
ＲＹＰＡＭ１２８として用いられ得る。その代わりに、
ＦＲＹＰＡＭ４４および５４に類似した基本ＦＲＹＰＡ
Ｍが、特定の装置を開発するコストを削除するために用
いられ得る。どのように実現するにせよ、ＣＰＵは、Ｈ
ＤＬＣコントローラ受信機へのＦＲＹＰＡＭ送信動作か
ら、フレームをそのＲＡＭに読込む。ＦＲＹＰＡＭは、
フレームがＨＤＬＣコントローラに送られたとき、フレ
ームバッファ割当解除を処理する。ＣＰＵは、ＨＤＬＣ
データをＨＤＬＣコントローラ１３０を通してＦＲＹＰ
ＡＭに送信することにより、送信のためにフレームをキ
ューに入れる。ＦＲＹＰＡＭ１２８に結合され、図３に
示される変換ルックアップテーブルを記憶する変換ＲＡ
Ｍ１３２は、ＣＰＵにより送信されたフレームのＤＬＣ
Ｉフィールドを宛先ＤＬＣＩに変換するために用いられ
得る。更新されたフレームは、バッファ割当動作が実施
された後にフレームバッファＲＡＭに記憶される。送信
キュー情報は、宛先ＦＲＹＰＡＭに送られる。フレーム
バッファアクセス業務はＦＲＹＰＡＭ１２８により実施
される。
ローラ１３０が、フレームバッファＲＡＭにアクセスす
るために用いられる。このハードウェアの組合せが、Ｃ
ＰＵにフレームバッファＲＡＭへの直接フレームアクセ
スを与える。フレームバッファアクセスおよびバッファ
リングのみを処理する、変形されたＦＲＹＰＡＭが、Ｆ
ＲＹＰＡＭ１２８として用いられ得る。その代わりに、
ＦＲＹＰＡＭ４４および５４に類似した基本ＦＲＹＰＡ
Ｍが、特定の装置を開発するコストを削除するために用
いられ得る。どのように実現するにせよ、ＣＰＵは、Ｈ
ＤＬＣコントローラ受信機へのＦＲＹＰＡＭ送信動作か
ら、フレームをそのＲＡＭに読込む。ＦＲＹＰＡＭは、
フレームがＨＤＬＣコントローラに送られたとき、フレ
ームバッファ割当解除を処理する。ＣＰＵは、ＨＤＬＣ
データをＨＤＬＣコントローラ１３０を通してＦＲＹＰ
ＡＭに送信することにより、送信のためにフレームをキ
ューに入れる。ＦＲＹＰＡＭ１２８に結合され、図３に
示される変換ルックアップテーブルを記憶する変換ＲＡ
Ｍ１３２は、ＣＰＵにより送信されたフレームのＤＬＣ
Ｉフィールドを宛先ＤＬＣＩに変換するために用いられ
得る。更新されたフレームは、バッファ割当動作が実施
された後にフレームバッファＲＡＭに記憶される。送信
キュー情報は、宛先ＦＲＹＰＡＭに送られる。フレーム
バッファアクセス業務はＦＲＹＰＡＭ１２８により実施
される。
【００６４】変換（ＸＬＡＴ）ＲＡＭアクセス回路１３
４は、ＣＰＵにシステム内のすべてのＸＬＡＴ ＲＡＭ
へのアクセスを与える。これは、すべてのＸＬＡＴ Ｒ
ＡＭを互いにおよびＸＬＡＴ ＲＡＭ１３２に接続する
並列バスにより達成され得る。バストランシーバが、バ
ス上のデータ転送を実施するために与えられてもよい。
ＣＰＵデータに加え、アクセス回路１３４は、アクセス
されるＦＲＹＰＡＭの識別番号と、対応するＸＬＡＴ
ＲＡＭの必要とされるアドレスとを受取り、ＣＰＵに、
すべてのＸＬＡＴ ＲＡＭにおける各ロケーションへの
またはロケーションからのデータの読取および書込の能
力を与える。調停メカニズムが与えられ、対応するＸＬ
ＡＴ ＲＡＭに結合されたＦＲＹＰＡＭがＸＬＡＴ Ｒ
ＡＭデータを読取るときに、ＣＰＵが、ＸＬＡＴ ＲＡ
Ｍにアクセスするのを防止する。たとえば、ＦＲＹＰＡ
ＭがそのＸＬＡＴ ＲＡＭにアクセスしていないことを
示すＸＬＡＴ ＲＡＭからのレディ信号が、ＣＰＵアク
セスをイネーブルするために用いられてもよい。もしレ
ディ信号がアクティブでなければ、ＣＰＵはＦＲＹＰＡ
Ｍアクセスが完了するのを待つ。
４は、ＣＰＵにシステム内のすべてのＸＬＡＴ ＲＡＭ
へのアクセスを与える。これは、すべてのＸＬＡＴ Ｒ
ＡＭを互いにおよびＸＬＡＴ ＲＡＭ１３２に接続する
並列バスにより達成され得る。バストランシーバが、バ
ス上のデータ転送を実施するために与えられてもよい。
ＣＰＵデータに加え、アクセス回路１３４は、アクセス
されるＦＲＹＰＡＭの識別番号と、対応するＸＬＡＴ
ＲＡＭの必要とされるアドレスとを受取り、ＣＰＵに、
すべてのＸＬＡＴ ＲＡＭにおける各ロケーションへの
またはロケーションからのデータの読取および書込の能
力を与える。調停メカニズムが与えられ、対応するＸＬ
ＡＴ ＲＡＭに結合されたＦＲＹＰＡＭがＸＬＡＴ Ｒ
ＡＭデータを読取るときに、ＣＰＵが、ＸＬＡＴ ＲＡ
Ｍにアクセスするのを防止する。たとえば、ＦＲＹＰＡ
ＭがそのＸＬＡＴ ＲＡＭにアクセスしていないことを
示すＸＬＡＴ ＲＡＭからのレディ信号が、ＣＰＵアク
セスをイネーブルするために用いられてもよい。もしレ
ディ信号がアクティブでなければ、ＣＰＵはＦＲＹＰＡ
Ｍアクセスが完了するのを待つ。
【００６５】先に述べられたように、システム内のすべ
てのＬＩＤはコントロールおよび保守プロセッサ６０に
結合された内部ＬＩＤリンク５８を介して接続され、Ｄ
ＬＣＩ、リンクインタフェースおよび保守情報がプロセ
ッサとＬＩＤとの間で転送されることを可能にする。こ
のリンクは、マスタスレーブポーリング、複数マスタＨ
ＤＬＣ、トークンパッシングおよびＣＳＭＡ／ＣＤを含
む多数の直列または並列バスアーキテクチャを介して実
現され得る。すべてのＬＩＤに実時間で送信コントロー
ルおよび保守情報を与えることのできる、これらのどの
アプローチも、この発明の内部ＬＩＤリンクとして用い
られ得る。ＣＰＵ１２０はＬＩＤリンクコントローラ１
３６を介して内部ＬＩＤリンクにアクセスし、ＲＡＭ１
２２内に記憶されたＤＬＣＩ情報を転送し、ループバッ
ク動作ならびにその他の関連するコントロールおよび保
守手続を要求する。マスタスレーブ方式の実現におい
て、ＬＩＤリンクコントローラ１３６は常にマスタの機
能を果たす。
てのＬＩＤはコントロールおよび保守プロセッサ６０に
結合された内部ＬＩＤリンク５８を介して接続され、Ｄ
ＬＣＩ、リンクインタフェースおよび保守情報がプロセ
ッサとＬＩＤとの間で転送されることを可能にする。こ
のリンクは、マスタスレーブポーリング、複数マスタＨ
ＤＬＣ、トークンパッシングおよびＣＳＭＡ／ＣＤを含
む多数の直列または並列バスアーキテクチャを介して実
現され得る。すべてのＬＩＤに実時間で送信コントロー
ルおよび保守情報を与えることのできる、これらのどの
アプローチも、この発明の内部ＬＩＤリンクとして用い
られ得る。ＣＰＵ１２０はＬＩＤリンクコントローラ１
３６を介して内部ＬＩＤリンクにアクセスし、ＲＡＭ１
２２内に記憶されたＤＬＣＩ情報を転送し、ループバッ
ク動作ならびにその他の関連するコントロールおよび保
守手続を要求する。マスタスレーブ方式の実現におい
て、ＬＩＤリンクコントローラ１３６は常にマスタの機
能を果たす。
【００６６】この発明に従えば、ＣＰＵ１２０は、割当
状態マシンがフレームマネージャＲＡＭのスキャンを完
了するたびにフレームバッファマネージャ６２による更
新が可能な、フレームマネージャＲＡＭのビジーバッフ
ァの数に対応するカウントへのアクセスを有する。バッ
ファ１３８を介してＣＰＵ１２０に転送されるフレーム
バッファマネージャ６２からのカウント値は、ＣＰＵが
実時間でフレームバッファの利用率の大きさをモニタす
ることを可能にする。フレームバッファＲＡＭが飽和に
近づくと、ＣＰＵは、バッファ１４０を介して、ふくそ
うコントロールビットをＦＲＹＰＡＭに送り、受信ＦＲ
ＹＰＡＭが、廃棄適格ビットがセットされているフレー
ムを廃棄することを可能にする。対応する送信ＦＲＹＰ
ＡＭは、宛先末端装置に、ふくそう管理手続が開始され
るべきことを通知するためにＦＥＣＮビットをセットし
てもよい。ふくそう管理手続の詳細は、関連するフレー
ムリレー規格の中に述べられている。ＣＰＵが実時間で
フレームバッファ利用率へのアクセスを有し、かつＦＲ
ＹＰＡＭが適格な受信フレームを廃棄し送信フレームに
ふくそうビットをセットする能力を有する限り、多数の
ふくそう管理方式が、この発明に従って実現される。た
とえば、フレームリレーヘッダ内のふくそうビットは使
用できない、または廃棄適格ビットのみが使用され得る
といったことである。実現のうちの幾つかは、利用可能
なすべてのふくそう回避手続を用い得る。
状態マシンがフレームマネージャＲＡＭのスキャンを完
了するたびにフレームバッファマネージャ６２による更
新が可能な、フレームマネージャＲＡＭのビジーバッフ
ァの数に対応するカウントへのアクセスを有する。バッ
ファ１３８を介してＣＰＵ１２０に転送されるフレーム
バッファマネージャ６２からのカウント値は、ＣＰＵが
実時間でフレームバッファの利用率の大きさをモニタす
ることを可能にする。フレームバッファＲＡＭが飽和に
近づくと、ＣＰＵは、バッファ１４０を介して、ふくそ
うコントロールビットをＦＲＹＰＡＭに送り、受信ＦＲ
ＹＰＡＭが、廃棄適格ビットがセットされているフレー
ムを廃棄することを可能にする。対応する送信ＦＲＹＰ
ＡＭは、宛先末端装置に、ふくそう管理手続が開始され
るべきことを通知するためにＦＥＣＮビットをセットし
てもよい。ふくそう管理手続の詳細は、関連するフレー
ムリレー規格の中に述べられている。ＣＰＵが実時間で
フレームバッファ利用率へのアクセスを有し、かつＦＲ
ＹＰＡＭが適格な受信フレームを廃棄し送信フレームに
ふくそうビットをセットする能力を有する限り、多数の
ふくそう管理方式が、この発明に従って実現される。た
とえば、フレームリレーヘッダ内のふくそうビットは使
用できない、または廃棄適格ビットのみが使用され得る
といったことである。実現のうちの幾つかは、利用可能
なすべてのふくそう回避手続を用い得る。
【００６７】図７に示されるように、この発明の１つの
局面に従えば、共通のフレームバッファＲＡＭ４６ａ
が、システム内のすべての受信および送信ＦＲＹＰＡＭ
０ないしＮにより共有される。すべての受信フレームは
受信ＦＲＹＰＡＭにより書込みされ、すべての送信フレ
ームが、送信ＦＲＹＰＡＭにより読出される。ＦＲＹＰ
ＡＭは、コントロールＣＮＴＬおよびアドレス指定ＡＤ
ＤＲ信号を発生し、データに書込および読出を与える。
先に述べられたように、フレームバッファＲＡＭは、フ
レームバッファＲＡＭへの各アクセスをより効果的にす
るために、少なくとも３２ビット幅である。ＲＡＭ容量
は、高速ＬＩＤに接続されたすべてのＦＲＹＰＡＭにＲ
ＡＭへの同時アクセスを与えるには十分な大きさではな
いかもしれないので、調停回線２００が調停機能を果た
すために用いられる。たとえば、ラウンドロビン調停方
式が用いられ、すべてのＦＲＹＰＡＭにフレームバッフ
ァＲＡＭへのアクセスのための同等のチャンスを与え
る。この場合、ＲＡＭへのアクセスを獲得するのに要す
る時間は、調停遅延時間プラスＲＡＭアクセス時間に等
しい。調停遅延時間は、ＲＡＭに接続されるＦＲＹＰＡ
Ｍの数とともに線形に増加する。しかしながら、アクセ
ス時間はＲＡＭの速度によって制限されるので、このア
プローチは、多くの高速回線がスイッチされているとき
には、フレームバッファＲＡＭがシステムにおけるボト
ルネックとなる状態を引き起こすかもしれない。
局面に従えば、共通のフレームバッファＲＡＭ４６ａ
が、システム内のすべての受信および送信ＦＲＹＰＡＭ
０ないしＮにより共有される。すべての受信フレームは
受信ＦＲＹＰＡＭにより書込みされ、すべての送信フレ
ームが、送信ＦＲＹＰＡＭにより読出される。ＦＲＹＰ
ＡＭは、コントロールＣＮＴＬおよびアドレス指定ＡＤ
ＤＲ信号を発生し、データに書込および読出を与える。
先に述べられたように、フレームバッファＲＡＭは、フ
レームバッファＲＡＭへの各アクセスをより効果的にす
るために、少なくとも３２ビット幅である。ＲＡＭ容量
は、高速ＬＩＤに接続されたすべてのＦＲＹＰＡＭにＲ
ＡＭへの同時アクセスを与えるには十分な大きさではな
いかもしれないので、調停回線２００が調停機能を果た
すために用いられる。たとえば、ラウンドロビン調停方
式が用いられ、すべてのＦＲＹＰＡＭにフレームバッフ
ァＲＡＭへのアクセスのための同等のチャンスを与え
る。この場合、ＲＡＭへのアクセスを獲得するのに要す
る時間は、調停遅延時間プラスＲＡＭアクセス時間に等
しい。調停遅延時間は、ＲＡＭに接続されるＦＲＹＰＡ
Ｍの数とともに線形に増加する。しかしながら、アクセ
ス時間はＲＡＭの速度によって制限されるので、このア
プローチは、多くの高速回線がスイッチされているとき
には、フレームバッファＲＡＭがシステムにおけるボト
ルネックとなる状態を引き起こすかもしれない。
【００６８】図８は、デュアルポートフレームバッファ
ＲＡＭまたは同時アクセスＲＡＭ４６ｂを含むフレーム
バッファＲＡＭアクセス方式の、その他の例を示す。こ
のアプローチにより、受信および送信ＦＲＹＰＡＭ０な
いしＮが、それぞれ、同時に、データ書込および読取の
ためのフレームバッファＲＡＭの書込および読取ポート
へアクセスすることが可能になる。送信ＦＲＹＰＡＭが
フレームの存在を知る前に、フレームはＲＡＭ内に完全
に記憶されていなければならないので、図８におけるア
ーキテクチャは、ＲＡＭの各フレームバッファへの読取
および書込アクセスは、決して同時に発生しないことを
保証する。このことにより、同じアドレスにおいて同時
に発生する読取および書込動作のために起こる、いかな
るＲＡＭ競合も排除する。したがって、このフレームバ
ッファの実現により、フレームアクセスの性能において
少なくとも２倍の増加がもたらされる。別々の書込調停
回路２００ａおよび読取調停回路２００ｂが用いられ、
受信ＦＲＹＰＡＭ間および送信ＦＲＹＰＡＭ間の競合
を、それぞれ、調停する。このことにより、調停時間の
遅延は、図７における回路と比較して半減される。
ＲＡＭまたは同時アクセスＲＡＭ４６ｂを含むフレーム
バッファＲＡＭアクセス方式の、その他の例を示す。こ
のアプローチにより、受信および送信ＦＲＹＰＡＭ０な
いしＮが、それぞれ、同時に、データ書込および読取の
ためのフレームバッファＲＡＭの書込および読取ポート
へアクセスすることが可能になる。送信ＦＲＹＰＡＭが
フレームの存在を知る前に、フレームはＲＡＭ内に完全
に記憶されていなければならないので、図８におけるア
ーキテクチャは、ＲＡＭの各フレームバッファへの読取
および書込アクセスは、決して同時に発生しないことを
保証する。このことにより、同じアドレスにおいて同時
に発生する読取および書込動作のために起こる、いかな
るＲＡＭ競合も排除する。したがって、このフレームバ
ッファの実現により、フレームアクセスの性能において
少なくとも２倍の増加がもたらされる。別々の書込調停
回路２００ａおよび読取調停回路２００ｂが用いられ、
受信ＦＲＹＰＡＭ間および送信ＦＲＹＰＡＭ間の競合
を、それぞれ、調停する。このことにより、調停時間の
遅延は、図７における回路と比較して半減される。
【００６９】図９は、フレームバッファＲＡＭアクセス
方式のさらなる例を示し、ここで、別々のフレームバッ
ファＲＡＭ０ないしＮが各ＦＲＹＰＡＭ０ないしＮに対
して与えられている。各フレームバッファＲＡＭは、対
応するＦＲＹＰＡＭに対する送信データを含む。フレー
ムが受信されると、受信ＦＲＹＰＡＭはクロスポイント
スイッチ２０２を通して宛先ＦＲＹＰＡＭへの経路を要
求する。もし宛先ＦＲＹＰＡＭがそのときにアクセス可
能であれば、クロスポイントスイッチは、レディ信号Ｒ
ＤＹを受信ＦＲＹＰＡＭに送り、宛先ＦＲＹＰＡＭに対
応するフレームバッファＲＡＭにデータの書込を与え
る。もし宛先フレームバッファＲＡＭがビジー（その他
の受信ＦＲＹＰＡＭからアクセスされている）ならば、
クロスポイントスイッチは要求ＦＲＹＰＡＭにノットレ
ディ条件を発行する。この場合、ＦＲＹＰＡＭは、宛先
フレームバッファＲＡＭがビジーであるとき、データを
蓄積するのに十分な大きさのバッファ容量を有していな
ければならない。このアプローチは、送信経路における
いかなる調停およびアクセスの遅延をも排除する。
方式のさらなる例を示し、ここで、別々のフレームバッ
ファＲＡＭ０ないしＮが各ＦＲＹＰＡＭ０ないしＮに対
して与えられている。各フレームバッファＲＡＭは、対
応するＦＲＹＰＡＭに対する送信データを含む。フレー
ムが受信されると、受信ＦＲＹＰＡＭはクロスポイント
スイッチ２０２を通して宛先ＦＲＹＰＡＭへの経路を要
求する。もし宛先ＦＲＹＰＡＭがそのときにアクセス可
能であれば、クロスポイントスイッチは、レディ信号Ｒ
ＤＹを受信ＦＲＹＰＡＭに送り、宛先ＦＲＹＰＡＭに対
応するフレームバッファＲＡＭにデータの書込を与え
る。もし宛先フレームバッファＲＡＭがビジー（その他
の受信ＦＲＹＰＡＭからアクセスされている）ならば、
クロスポイントスイッチは要求ＦＲＹＰＡＭにノットレ
ディ条件を発行する。この場合、ＦＲＹＰＡＭは、宛先
フレームバッファＲＡＭがビジーであるとき、データを
蓄積するのに十分な大きさのバッファ容量を有していな
ければならない。このアプローチは、送信経路における
いかなる調停およびアクセスの遅延をも排除する。
【００７０】さらに、受信ＦＲＹＰＡＭにより受信され
るコントロールおよび保守フレームは、コントロールお
よび保守プロセッサによる直接のアクセスが可能な別々
のコントロールおよび保守バッファＲＡＭに送られても
よい。このことにより、コントロールおよび保守プロセ
ッサにおけるＦＲＹＰＡＭ１２８およびＨＤＬＣコント
ローラ１３０が不要となる。もしコントロールおよび保
守フレームが送信されることを必要とすれば、コントロ
ールおよび保守プロセッサは宛先ＦＲＹＰＡＭへの送信
を行なってもよい。
るコントロールおよび保守フレームは、コントロールお
よび保守プロセッサによる直接のアクセスが可能な別々
のコントロールおよび保守バッファＲＡＭに送られても
よい。このことにより、コントロールおよび保守プロセ
ッサにおけるＦＲＹＰＡＭ１２８およびＨＤＬＣコント
ローラ１３０が不要となる。もしコントロールおよび保
守フレームが送信されることを必要とすれば、コントロ
ールおよび保守プロセッサは宛先ＦＲＹＰＡＭへの送信
を行なってもよい。
【００７１】このようにして、多数の回線インタフェー
スをサポートするために交換可能な回線インタフェース
装置（ＬＩＤ）を含む高速パケットネットワークのため
のモジュラアーキテクチャが詳述されてきた。ＬＩＤ
は、フレームリレーパケット管理装置（ＦＲＹＰＡＭ）
に、ＨＤＬＣフォーマットに一様にフレーミングされた
データとクロック信号とを提供する。受信ＦＲＹＰＡＭ
は、ＣＲＣ検査を実施し、必要であればＤＬＣＩフィー
ルドを変換するためにルックアップテーブルを検査し、
正しいＦＣＳフィールドを有する受信したフレームをフ
レームバッファＲＡＭに書込み、送信キューを更新する
ためにその他のＦＲＹＰＡＭと通信する。送信ＦＲＹＰ
ＡＭは、フレームバッファＲＡＭからフレームを読取
り、それらを、宛先末端に結合された送信ＬＩＤに送
る。送信ＬＩＤは、ＦＲＹＰＡＭからのＨＤＬＣデータ
を、特定の回線インタフェースに適したフォーマットに
変換し、その情報を宛先末端に送信する。フレームバッ
ファマネージャは、ＦＲＹＰＡＭの中のフレームバッフ
ァＲＡＭ内に、利用可能なフレームバッファを割当て
る。もし利用可能なバッファがなければ、受信されたフ
レームは廃棄される。コントロールおよび保守プロセッ
サは、高速パケットネットワークのために、コントロー
ルおよび保守動作を処理する。それは、仮想接続が変更
されたとき、ルックアップテーブルを実時間で更新す
る。さらに、ＤＬＣＩおよび回線インタフェースパラメ
ータを、ＬＩＤへ送る。
スをサポートするために交換可能な回線インタフェース
装置（ＬＩＤ）を含む高速パケットネットワークのため
のモジュラアーキテクチャが詳述されてきた。ＬＩＤ
は、フレームリレーパケット管理装置（ＦＲＹＰＡＭ）
に、ＨＤＬＣフォーマットに一様にフレーミングされた
データとクロック信号とを提供する。受信ＦＲＹＰＡＭ
は、ＣＲＣ検査を実施し、必要であればＤＬＣＩフィー
ルドを変換するためにルックアップテーブルを検査し、
正しいＦＣＳフィールドを有する受信したフレームをフ
レームバッファＲＡＭに書込み、送信キューを更新する
ためにその他のＦＲＹＰＡＭと通信する。送信ＦＲＹＰ
ＡＭは、フレームバッファＲＡＭからフレームを読取
り、それらを、宛先末端に結合された送信ＬＩＤに送
る。送信ＬＩＤは、ＦＲＹＰＡＭからのＨＤＬＣデータ
を、特定の回線インタフェースに適したフォーマットに
変換し、その情報を宛先末端に送信する。フレームバッ
ファマネージャは、ＦＲＹＰＡＭの中のフレームバッフ
ァＲＡＭ内に、利用可能なフレームバッファを割当て
る。もし利用可能なバッファがなければ、受信されたフ
レームは廃棄される。コントロールおよび保守プロセッ
サは、高速パケットネットワークのために、コントロー
ルおよび保守動作を処理する。それは、仮想接続が変更
されたとき、ルックアップテーブルを実時間で更新す
る。さらに、ＤＬＣＩおよび回線インタフェースパラメ
ータを、ＬＩＤへ送る。
【００７２】したがって、この開示されたアーキテクチ
ャは、ハードウェアにおける高速パケットプロトコルの
処理を提供し、少数の交換可能なモジュールで、ネット
ワーク形成における広範囲の解決を与える。
ャは、ハードウェアにおける高速パケットプロトコルの
処理を提供し、少数の交換可能なモジュールで、ネット
ワーク形成における広範囲の解決を与える。
【００７３】この開示において、この発明の好ましい実
施例のみが示され、詳述されているが、ここに示される
発明の概念の範囲内における変更および変形が可能であ
ることが理解されるであろう。
施例のみが示され、詳述されているが、ここに示される
発明の概念の範囲内における変更および変形が可能であ
ることが理解されるであろう。
【図１】フレームリレーネットワークにおけるフレーム
フォーマットを示す図である。
フォーマットを示す図である。
【図２】この発明に従う、スイッチングネットワークの
一般的なアーキテクチャを例示する図である。
一般的なアーキテクチャを例示する図である。
【図３】ＸＬＡＴ ＲＡＭにおけるルックアップテーブ
ルを示す図である。
ルを示す図である。
【図４】図２に示されるフレームバッファマネージャの
図である。
図である。
【図５】図２に示される、フレームバッファ割当リンク
を例示する回路図である。
を例示する回路図である。
【図６】図２に示される、コントロールおよび保守プロ
セッサの図である。
セッサの図である。
【図７】共通のフレームバッファＲＡＭがすべてのＦＲ
ＹＰＡＭにより共有されている、フレームバッファＲＡ
Ｍアクセス方式を例示する図である。
ＹＰＡＭにより共有されている、フレームバッファＲＡ
Ｍアクセス方式を例示する図である。
【図８】デュアルポートＲＡＭまたは同時アクセスＲＡ
Ｍが、受信および送信ＦＲＹＰＡＭの別々のアクセスを
与えるために用いられている、フレームバッファＲＡＭ
アクセス方式を例示する図である。
Ｍが、受信および送信ＦＲＹＰＡＭの別々のアクセスを
与えるために用いられている、フレームバッファＲＡＭ
アクセス方式を例示する図である。
【図９】別々のフレームバッファＲＡＭが各ＦＲＹＰＡ
Ｍに対して提供されている、フレームバッファＲＡＭア
クセス方式を例示する図である。
Ｍに対して提供されている、フレームバッファＲＡＭア
クセス方式を例示する図である。
４０ 回線インタフェース装置 ４４ フレームリレーパケット管理装置 ４６ フレームバッファＲＡＭ
Claims (30)
- 【請求項１】 複数の送信および受信データ端末間で情
報を転送するための通信システムであって、 前記送信データ端末に応答してアドレスおよび検査フィ
ールドを有するデータパケットを形成するための受信イ
ンタフェース手段と、 プリセットアドレスおよびコントロール情報を記憶する
ための変換メモリ手段と、 前記受信回線インタフェース手段に応答して、前記変換
メモリ手段からのプリセットアドレスおよびコントロー
ル情報に基づき、データパケットを処理し、検査フィー
ルドを検査するための受信データ管理手段と、 前記受信データ管理手段に応答して、前記受信データ管
理手段により書込まれたデータパケットを記憶するため
のバッファ手段と、 前記受信データ管理手段に応答して、前記バッファ手段
からデータパケットを読出すための送信データ管理手段
と、 前記送信データ管理手段に応答して、データパケットを
前記受信データ端末に送られるデータに変換するための
送信インタフェース手段とを含む、複数の送信および受
信データ端末間で情報を転送するための通信システム。 - 【請求項２】 前記受信データ管理手段に応答して、前
記バッファ手段のバッファセルを前記受信データ管理手
段により書込まれたデータパケットに割当てるためのバ
ッファマネージャをさらに含む、請求項１に記載のシス
テム。 - 【請求項３】 前記受信データ管理手段の受信データマ
ネージャは、それらの優先順位に従って前記バッファマ
ネージャにアクセスする、請求項２に記載のシステム。 - 【請求項４】 前記バッファマネージャは、前記受信デ
ータ管理手段にとって利用可能なバッファセルのリスト
を保守する、請求項２に記載のシステム。 - 【請求項５】 前記バッファマネージャは、対応するデ
ータが前記受信データ端末に伝送されたとき、前記送信
データ管理手段からの解放信号に応答して、割当てられ
たバッファセルを解放する、請求項２に記載のシステ
ム。 - 【請求項６】 別々の書込調停および読取調停手段が、
前記受信および送信データ管理手段に、それぞれ、前記
バッファ手段へのアクセスを与える、請求項１に記載の
システム。 - 【請求項７】 スイッチング手段は、前記送信データ管
理手段に、前記バッファセルへのアクセスを与える、請
求項１に記載のシステム。 - 【請求項８】 前記受信データ管理手段に応答して、前
記変換メモリ手段におけるアドレスおよびコントロール
情報を更新するための、コントロールおよび保守処理手
段をさらに含む、請求項１に記載のシステム。 - 【請求項９】 前記コントロールおよび保守処理手段
は、前記受信および送信インタフェース手段に、実時間
でコントロールおよび保守情報を与える、請求項８に記
載のシステム。 - 【請求項１０】 前記コントロールおよび保守処理手段
は、前記受信インタフェース手段に、データパケットの
アドレスフィールドを与える、請求項８に記載のシステ
ム。 - 【請求項１１】 前記受信データ管理手段は、前記変換
メモリ手段からのアドレスおよびコントロール情報に従
って、データフレームのアドレスフィールドを更新す
る、請求項１に記載のシステム。 - 【請求項１２】 前記データパケットは、可変長のデー
タフレームを含む、請求項１に記載のシステム。 - 【請求項１３】 前記データパケットは、固定長のデー
タセルを含む、請求項１に記載のシステム。 - 【請求項１４】 前記受信インタフェース手段は、セル
の組立を行ない、前記送信インタフェース手段は、セル
の分解を行なう、請求項１３に記載のシステム。 - 【請求項１５】 前記受信および送信インタフェース手
段は、前記端末装置の特定の型に対応する交換可能なモ
ジュールを含む、請求項１に記載のシステム。 - 【請求項１６】 複数の送信側および受信側末端間で、
データを転送するためのフレームリレーネットワークで
あって、 前記送信側末端に結合され、アドレスフィールドおよび
フレーム検査フィールドを有するデータフレームを形成
するための、複数の受信回線インタフェース装置と、 前記受信回線インタフェース装置に結合され、アドレス
フィールドを処理し、フレーム検査フィールドを検査
し、エラーのあるフレーム検査フィールドを有するデー
タフレームを廃棄するための、複数の受信フレーム管理
回路と、 前記受信フレーム管理回路に結合され、その回路にアド
レスおよびコントロール情報を与え、アドレスフィール
ドを処理するための、複数の変換メモリと、 前記受信フレーム管理回路に結合され、複数のバッファ
メモリを有し、前記受信フレーム管理回路により変換さ
れたデータフレームを記憶するための、フレームバッフ
ァ記憶と、 前記フレームバッファ記憶に結合され、データフレーム
を読取るための、複数の送信フレーム管理回路と、 前記送信フレーム管理回路に結合され、データフレーム
を前記受信側末端に送信するための、複数の送信回線イ
ンタフェース装置と、 前記受信および送信回線インタフェース装置に、コント
ロールおよび保守情報を与えるため、および前記変換メ
モリにおけるアドレスおよびコントロール情報を実時間
で更新するための、コントロールおよび保守処理回路と
を含む、複数の送信側および受信側末端間でデータを転
送するためのフレームリレーネットワーク。 - 【請求項１７】 前記受信フレーム管理回路に応答し
て、前記バッファメモリを前記受信フレーム管理回路に
割当てるための、フレームバッファ管理回路をさらに含
む、請求項１６に記載のネットワーク。 - 【請求項１８】 前記フレームバッファ管理回路は、前
記送信フレーム管理回路に応答して、割当てられたバッ
ファメモリを解放する、請求項１７に記載のネットワー
ク。 - 【請求項１９】 優先順位調停回路が、前記フレームバ
ッファメモリを割当て、解放するために、前記受信およ
び送信フレーム管理回路に、前記フレームバッファ記憶
へのアクセスを与える、請求項１６に記載のネットワー
ク。 - 【請求項２０】 前記フレームバッファメモリを解放す
るためのアクセスは、前記フレームバッファメモリを割
当てるためのアクセスよりも優先順位が高い、請求項１
９に記載のネットワーク。 - 【請求項２１】 前記受信フレーム管理回路は、前記フ
レームバッファ記憶がプログラム可能な飽和のレベルに
近づいたとき、廃棄適格フィールドがセットされたデー
タフレームを廃棄する、請求項１６に記載のネットワー
ク。 - 【請求項２２】 前記送信フレーム管理回路は、廃棄さ
れたデータフレームのアドレスに対応する前記受信側末
端に、ふくそう手続を開始するよう通知する、請求項２
１に記載のネットワーク。 - 【請求項２３】 別々の書込調停回路および読取調停回
路が、前記受信フレーム管理回路および前記送信フレー
ム管理回路に、それぞれ、前記フレームバッファ記憶へ
のアクセスを与える、請求項１６に記載のネットワー
ク。 - 【請求項２４】 前記フレームバッファ記憶は、前記送
信フレーム管理回路の各々に対し、フレームバッファメ
モリを有する、請求項１６に記載のネットワーク。 - 【請求項２５】 前記送信フレーム管理回路は、スイッ
チング回路を通し、前記フレームバッファメモリに結合
される、請求項１６に記載のネットワーク。 - 【請求項２６】 前記送信フレーム管理回路は、前記受
信フレーム管理回路からの指令に応答して、前記フレー
ムバッファ記憶からのデータフレームを読取る、請求項
１６に記載のネットワーク。 - 【請求項２７】 複数の受信および送信データ端末間で
データパケットを転送する方法であって、 送信データ端末により送られたデータに応答して、アド
レスフィールドおよび検査フィールドを有するデータパ
ケットを形成するステップと、 プリセット情報に応答して、アドレスフィールドを処理
するステップと、 検査フィールドを検査し、エラーのある検査フィールド
を有するデータパケットを廃棄するステップと、 処理されたアドレスフィールドを有するデータパケット
をバッファ記憶に書込むステップと、 バッファ記憶からデータパケットを読出すステップと、 読出されたデータパケットに応答して、そのデータを受
信データ端末に伝送するステップとを含む、複数の受信
および送信データ端末間でデータパケットを転送する方
法。 - 【請求項２８】 前記データパケットを形成するステッ
プは、可変長のデータフレームの組立を含む、請求項２
７に記載の方法。 - 【請求項２９】 前記データパケットを形成するステッ
プは、固定長のデータセルの組立を含む、請求項２７に
記載の方法。 - 【請求項３０】 電気通信ネットワークの複数の送信側
および受信側末端間でデータパケットを転送する方法で
あって、 送信側末端とネットワークとをインタフェースさせ、コ
ントロール処理回路から実時間で転送される第１のコン
トロール信号に応答して、アドレスフィールドを有する
要求されるフォーマットのデータパケットを形成するス
テップと、 変換メモリ内に予め定められたデータパケットのアドレ
スフィールドを記憶するステップと、 予め定められたアドレスフィールドに従って、形成され
たデータパケットのアドレスフィールドを変換するステ
ップと、 バッファメモリ内にデータパケットをバッファするステ
ップと、 バッファメモリからのデータパケットを読取り、変換さ
れたアドレスフィールドに従って、受信側末端に送られ
るデータを形成するステップと、 コントロール処理回路から実時間で転送される第２のコ
ントロール信号に応答して、変換メモリ内の予め定めら
れたアドレスフィールドを更新するステップとを含む、
電気通信ネットワークの複数の送信側および受信側末端
間でデータパケットを転送する方法。
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