ES2244557T3 - Central de conmutacion modular y escalable y metodo para la distribucion de tramas de datos en una red ethernet rapida. - Google Patents
Central de conmutacion modular y escalable y metodo para la distribucion de tramas de datos en una red ethernet rapida.Info
- Publication number
- ES2244557T3 ES2244557T3 ES01273552T ES01273552T ES2244557T3 ES 2244557 T3 ES2244557 T3 ES 2244557T3 ES 01273552 T ES01273552 T ES 01273552T ES 01273552 T ES01273552 T ES 01273552T ES 2244557 T3 ES2244557 T3 ES 2244557T3
- Authority
- ES
- Spain
- Prior art keywords
- port
- data
- frames
- distribution
- switching center
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
- H04L41/02—Standardisation; Integration
- H04L41/0213—Standardised network management protocols, e.g. simple network management protocol [SNMP]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/102—Packet switching elements characterised by the switching fabric construction using shared medium, e.g. bus or ring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/35—Switches specially adapted for specific applications
- H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Una central de conmutación Ethernet rápida modular, caracterizada porque se encuentra implementada una unidad de conmutación Ethernet como una pluralidad de módulos de comunicación de un puerto programable individualmente, para tener acceso a un bus de distribución común (10), y en la que cada modulo de comunicación de un puerto comprende una unidad de acceso a los medios Ethernet, incluyendo un microcontrolador programable organizado como un controlador (1) con un conjunto reducido de instrucciones, y una lógica (5) de distribución de tramas de datos, permitiendo el procesamiento y retransmisión en tiempo real a los puertos de destino diseccionados de las tramas de datos Ethernet que llegan en el módulo de comunicación específico de un puerto.
Description
Central de conmutación modular y escalable y
método para la distribución de tramas de datos en una red Ethernet
rápida.
La invención está relacionada con una central de
conmutación modular de una red Ethernet rápida para el acceso a un
bus común de distribución de datos y a un método para la
distribución de tramas de una red Ethernet rápida de acuerdo con el
modo de almacenamiento y retransmisión.
En la actualidad las centrales de conmutación
Ethernet, en particular las correspondientes al estándar IEEE
802.1D están basadas generalmente en dos soluciones distintas para
la realización del filtrado y retransmisión de las tramas Ethernet,
es decir:
- a)
- modo de almacenamiento y retransmisión y
- b)
- modo de retransmisión directa.
Las centrales de conmutación según lo definido
por el estándar IEEE 802.3 (edición de 1998) operan de acuerdo con
el modo de almacenamiento y retransmisión memorizan las tramas de
datos entrantes completamente antes de la retransmisión
subsiguiente. Las funciones de filtrado son aplicables en tanto que
se estén recibiendo las tramas de datos y/o estén contenidas en una
memoria temporal. Dichas funciones de filtrado comprenden, por
ejemplo:
- -
- detección de la dirección y determinación del puerto de recepción (siempre);
- -
- filtrado de las tramas conteniendo errores mediante la comprobación CRC (siempre);
- -
- control del tráfico para localizar estructuras de tramas con fallos (siempre), direcciones, contenido de tramas, velocidad de las tramas (parcialmente o no).
El flujo de datos de las centrales de conmutación
de almacenamiento y retransmisión de acuerdo con (a) se muestra
esquemáticamente en la figura 4.
Se precisa siempre de una memoria temporal de
entrada 40 para esta arquitectura de la central de conmutación.
Dicha memorización temporal de datos tiene una fuerte influencia en
el funcionamiento de la central de conmutación correspondiente, y
puede dar lugar a condiciones de bloqueo. Dichas situaciones de
sobrecarga a corto plazo que pueden tener lugar si un puerto de
recepción está sobrecargado pueden ser ecualizadas mediante dicha
memorización temporal intermedia. La realización de la distribución
a los puertos de recepción depende de la arquitectura respectiva.
Una posibilidad es proporcionar una memorización temporal de las
tramas de datos asociadas a un puerto de recepción o de
transmisión, tal como se muestra mediante la memoria temporal 41
opcional. Un inconveniente de la mencionada estrategia es que
debido a la memorización temporal intermedia se tiene que tener en
cuenta una latencia adicional para todo el sistema global.
Las centrales de conmutación de almacenamiento y
retransmisión son usualmente sistemas basados en un procesador. Un
procesador o una lógica de hardware fijo filtran los datos de una
pluralidad de puertos, los cuales son distribuidos
subsiguientemente. Como regla general, la distribución se ejecuta
mediante la copia de una trama de datos en una memoria compartida
de la central de conmutación, a la cual tiene acceso la unidad de
procesamiento del puerto de recepción.
De acuerdo con la estrategia (b) de retransmisión
directa las tramas de datos son retransmitidas inmediatamente a
continuación a un análisis de la dirección de recepción, es decir,
sin memorización temporal intermedia. En comparación con la
estrategia anteriormente mencionada (a), se minimiza la latencia,
sin embargo no se pueden aplicar las funciones de filtrado
complejas, puesto que las tramas de datos se transmiten en tiempo
real para la distribución. Las tramas de datos conteniendo errores
o datos ininteligibles son también retransmitidas, y en
consecuencia asignan un ancho de banda valioso en la red.
La figura 5 y la figura 6 describen dos
arquitecturas que operan de acuerdo con el principio de memoria
compartida, es decir, todos los puertos tienen acceso a una memoria
común.
De acuerdo con la estructura de bloques de la
figura 5, el componente centralizado 50 es responsable del
procesamiento y retransmisión de todas las tramas de datos
entrantes. Si el número de puertos y/o el intercambio de datos se
incrementan, el componente centralizado 50 puede llegar a ser un
cuello de botella de la arquitectura completa. Adicionalmente, el
bus de datos común 51 está altamente cargado usualmente, puesto que
las tramas entrantes son trasmitidas a través del bus de datos
común 51 a la memoria compartida 52, para ser filtradas y
retransmitidas por la unidad de proceso central en el componente
centralizado 50. Subsiguientemente, las tramas de datos se
distribuyen desde la memoria compartida 52 a través del bus de
datos 51 a los puertos de salida 53. En consecuencia, cada trama de
datos se caliza a través del bus 51 dos veces. Esto explica el
porqué el factor "2" tiene que ser utilizado en la siguiente
ecuación para evaluar el ancho de banda necesario:
Ancho de banda
= número de puertos* velocidad de datos de entrada*2 = 3,2
Gbits/seg
(para 16 puertos a 100
Mbits/seg).
Esta ecuación es válida solo si una trama tiene
que ser retransmitida a un puerto de salida (unidifusión). Para la
distribución multidifusión (una trama a salidas plurales) el ancho
de banda se incrementa en la forma correspondiente. Un ejemplo
típico de una arquitectura de conmutación Ethernet de acuerdo con la
solución de almacenamiento y retransmisión para 16 canales duplex
total de una red Ethernet rápida es la seguida por la compañía
LEVEL ONE, la cual utiliza un procesador de red centralizada con el
nombre comercial IXP1200.
La figura 6 muestra otro ejemplo del principio
mencionado de memoria compartida que tiene una arquitectura
distribuida. Todas las subunidades 60 operan independientes entre
sí cuando las tramas de datos tienen que ser retransmitidas solo
dentro de la unidad respectiva. La conexión de las subunidades
plurales se proporciona por medio de un bus de datos común 61.
Dicha arquitectura distribuida es más fácil que sea escalable
debido a que un incremento del número de puertos 62 puede ser
implementado mediante la adición de submodulos
correspondientes.
Un arte previo típico representativo de este tipo
de arquitectura es la familia GALTIII de la firma GALILEO
TECHNOLOGY, LTD. El procesamiento y filtrado de tramas sobre una
base de puerto por puerto se proporciona mediante una lógica de
hardware fijo. Esto sin embargo está limitado a algunas pocas
funciones solamente, las cuales no pueden ser modificadas o
ampliadas o programadas por el usuario. En particular, el factor
limitante de este tipo de arquitectura es el ancho de banda de la
conexión de alta velocidad (plano posterior). Adicionalmente,
debido al ancho de banda limitado del plano posterior, se tiene que
tomar en cuenta una disminución considerable de la velocidad de
distribución de las tramas, para las conexiones multidifusión en
caso de tener que
\hbox{servir a una magnitud más alta de
puertos.}
La estrategia de retransmisión directa ha sido
desarrollada adicionalmente por las centrales denominadas como
unidades de conmutación de bus celulares. Las tramas de datos
entrantes están subdivididas en bloques de datos (células de igual
tamaño), teniendo por tanto una tiempo de transmisión definido
dentro de la unidad de distribución de la central de conmutación.
Esto ofrece la posibilidad de una capacidad de proceso de datos que
es independiente del tamaño de las tramas de datos, de la cantidad
de datos y del número de puertos. En el puerto de destino, se
realiza una defragmentación y reorganización de las células
mediante la restauración de la trama de datos original (completa),
realizada usualmente mediante el re-copiado de las
tramas de datos en una memoria temporal de salida. No obstante,
tiene que observarse que la distribución de datos basados en células
no es permisible para las aplicaciones de seguridad críticas, por
ejemplo, en comunicaciones aplicadas a los equipos electrónicos de
aviación.
Finalmente, en tanto lo que se refiere al arte
previo, se realiza una distribución completamente distinta de la
trama de datos con las centrales de conmutación basadas en ASIC,
tal como se muestra en la figura 7. Después de analizar el objetivo
o la dirección del receptor se establece una conexión de punto a
punto a través de una matriz de barras cruzadas. En comparación con
los conceptos del bus expuesto brevemente antes, este concepto de
la matriz de barras cruzadas tiene la ventaja de que pueden existir
simultáneamente una pluralidad de conexiones, es decir, el ancho de
banda puede ser incrementado bajo demanda. No obstante, esta
ventaja solo puede ser conseguida en tanto que no se tengan que
envían tramas a varios puertos simultáneamente (multidifusión). En
dicho caso, la distribución de datos completa se bloquea hasta cada
uno de los puertos de recepción estén libres de recibir una trama
de datos respectiva.
Un ejemplo típico de este tipo de arquitectura es
la familia LS100/LS101 de I.Cube, Ltd.
Las ventajas de la tecnología de la matriz de
barras cruzadas son en general:
- -
- alta capacidad de datos puesto que pueden existir una pluralidad de conexiones simultáneamente (agregación);
- -
- latencias cortas;
- -
- es posible la conmutación en serie;
- -
- sencilla solución por hardware, es decir, alta robustez.
Los inconvenientes de esta tecnología, por el
contrario, son:
- -
- se precisa de un alto número de patillas (número de puertos * 2 * ancho de banda del bus de las interfaces de los puertos), lo cual significa que está limitada la escalabilidad;
- -
- sin agregación del ancho de banda si las tramas tienen que ser enviadas a varios puertos de recepción;
- -
- el fallo de la unidad de la matriz compleja de barras cruzadas da lugar a una parada completa de la central de conmutación;
- -
- no es posible sobre la base de los puertos un procesamiento de tramas programable.
Para puertos múltiples y en consecuencia para
centrales de conmutación de redes multiservicio incluyendo las
centrales Ethernet, se conoce también por medio del documento
WO-0051290-A el proporcionar varios
módulos de comunicaciones para tener acceso a una pluralidad de
buses. El documento US-A-5790545
describe una central de conmutación de paquetes de petición de
salida que comprende unidades de procesamiento de paquetes con más
de un puerto para tener acceso a tres buses distintos.
Es un objeto de la invención el mejorar las
centrales de conmutación Ethernet así como también los métodos
conocidos para la distribución de tramas de datos de Ethernet, de
forma tal que pueda conseguirse una flexibilidad mucho más alta de
la gestión de distribución con un mínimo de latencia, sobre la base
de un concepto de almacenamiento y retransmisión.
De acuerdo con la invención, se obtiene un
sistema o arquitectura de una central de conmutación de una red
Ethernet rápida, teniendo una alta flexibilidad de la transferencia
unidifusión o una transferencia de destinos multidifusión con un
numero mínimo de ráfagas, preferiblemente en una ráfaga, es decir,
un ciclo de transferencia de datos mediante la implementación de
acuerdo con la reivindicación 1 de una unidad Ethernet.
Las realizaciones ventajosas, modificaciones y
mejoras son el tema sujeto de las reivindicaciones dependientes y
que se exponen también con referencia a los dibujos, en la
siguiente descripción.
El método para la distribución de las tramas de
datos Ethernet de acuerdo con el modo de almacenamiento y
retransmisión está caracterizado, de acuerdo con la reivindicación
7, porque se implementa una estructura modular y escalable de
módulos de comunicación de un puerto individualmente programable,
los cuales están organizados para la distribución interna de tramas
de datos, de forma tal que cada puerto después de haber recibido,
almacenado y validado una trama de datos tiene acceso completo a un
bus de distribución de datos de alta velocidad, por lo que se
utiliza un esquema de arbitraje basado en la numeración e
identificación de los puertos. Subsiguientemente, se transfiere una
trama de datos respectiva a uno o varios puertos de recepción
(salida), preferiblemente en un ciclo de una trama de datos. Los
puertos de salida deciden independientemente, de acuerdo con un
estado de una memoria temporal de salida asociada, si se acepta o se
descarta la trama de datos transferida respectiva.
Preferiblemente, las tramas de datos recibidas en
un modulo de comunicación son filtradas en tiempo real al menos con
respecto al ancho de banda, tamaño de la trama, y direcciones de la
trama, en particular mediante un procesador de control de un
conjunto de instrucciones reducido (RISC). Es ventajoso si dicho
proceso de control, de acuerdo con la invención, puede ser
modificado según avanza el proceso, en cuanto a la cantidad de
filtrado mediante parámetros de configuración recargables.
Una característica ventajosa en particular de la
invención es que al menos uno de los módulos de comunicación de un
puerto puede estar dedicado mediante tablas de configuración
específicas bien sea antes o durante la operación para la
monitorización del tráfico, para permitir el filtrado y captura de
ciertas tramas de datos para el análisis del tráfico sin consumir
ancho de banda adicional en un plano posterior.
Una característica ventajosa adicional de la
invención es que cualquier latencia de la central de conmutación
máxima necesaria inferior a un periodo predeterminado se determina
mediante solamente un tamaño de la cola de salida del modulo de
comunicación de un puerto. Puede conseguirse una ventaja específica
con la presente invención si al menos uno de los mencionados módulos
de comunicación de un puerto se configura/n para la ejecución de
una o varias funciones de administración y/o gestión, es decir,
mediante la implementación de un único protocolo de red/gestión
(SNMP), una base de información de gestión (MIB), en particular para
representar el ejemplo de la estructura de la central de
conmutación Ethernet que proporcione las direcciones de red
apropiadas y/o la serie de capas de la aplicación, es decir, para
una capa OSI accesible a través de cualquier módulo de comunicación
de un puerto.
Una ventaja adicional específica de la invención
es que las tramas de datos recibidas dentro de un modulo de
comunicación de un puerto específico son procesadas en tiempo real
mediante el filtrado al menos con respecto al ancho de banda,
dimensión de la trama, y direcciones de la trama mediante un
procesamiento de control de un conjunto de instrucciones reducidas,
que operan en la capa dos de OSI, es decir, una capa MAC.
En lo expuesto a continuación y para evitar
explicaciones demasiado redundantes para el lector informado con
conocimientos, se utilizan varias abreviaturas, las cuales no
obstante se explican en el texto.
La invención y los detalles ventajosos y las
realizaciones de la misma se describirán a continuación con
referencia a los dibujos adjuntos, en los que:
la figura 1 describe un diagrama de bloques
funcionales de un modulo de comunicaciones de un puerto de acuerdo
con la invención;
la figura 2 muestra los bloques de elementos de
software funcionales de interactuación como un ejemplo de los
módulos de comunicación de un puerto típicos de acuerdo con la
invención;
la figura 3 muestra un diagrama de bloques de una
lógica de distribución de almacenamiento y retransmisión;
la figura 4 visualiza el principio de la
configuración de la estrategia de almacenamiento y retransmisión de
acuerdo con la invención (ya explicado);
la figura 5 muestra una arquitectura centralizada
para el procesamiento y el envío de las tramas de datos entrantes
con el uso de una memoria compartida de acuerdo con el arte previo
(ya explicado);
la figura 6 muestra una configuración de una
central de conmutación Ethernet de arquitectura distribuida, de
acuerdo con el arte previo, comprendiendo subunidades
independientes (ya explicadas); y
la figura 7 muestra una configuración de una
central de conmutación Ethernet basada en ASIC para la conexión
punto a punto a través de una matriz de conmutación de barras
cruzadas de acuerdo con el arte previo (ya explica-
do).
do).
Se describirá a continuación con referencia a las
figuras 1, 2 y 3 la estructura de hardware de un ejemplo típico de
una realización diseñada de acuerdo con la invención y su
interacción típica con los elementos funcionales del software.
En el diagrama de bloques funcionales de la
figura 1 se suministran señales Ethernet por ejemplo a través de
una línea de dos hilos blindados y retorcidos por cada dirección
con separación galvánica por medios de un acoplamiento magnético
por transformador 12. Sigue a continuación como dispositivo físico
un transceptor 13, es decir, una unidad Ethernet de
transmisor-receptor que gestiona entre otras cosas
de la transformación paralelo/serie y del control de la línea de
datos de codificación del canal. El transceptor 13 está enlazado
con una unidad de control 1 de acceso al medio Ethernet, incluyendo
una unidad de proceso central controlada por un conjunto de
instrucciones reducidas, en la siguiente unidad CPU 1 de MAC +
RISC, la cual es responsable del sistema y del procesamiento de las
tramas Ethernet, por lo que esta CPU 1 ejecuta el procesamiento por
pasos en un ciclo de procesador con una conjunto simplificado
reducido de ordenes. El bloque 14 es una unidad de interfaz serie
de acuerdo con el protocolo RS-232 con los bits de
arranque y parada asíncronas y la comprobación de paridad
correspondiente a una interfaz COM de un PC con una CPU 1 de MAC +
RISC de 115 kbaudios, que está conectada a través de un bus del
sistema de, por ejemplo, 32 bits, por una parte, a una memoria RAM 4
(DPRAM) de doble puerto, y por otro lado, a una memoria 3 (DRAM)
dinámica de acceso aleatorio, que coopera con un módulo 2 (DMA)
funcional de interfaz de memoria directa, que ejecuta las
operaciones de la transferencia de memoria a memoria en forma
independiente de la CPU 1. Se encuentra una memoria ROM 6 (EPROM)
de programas borrable a través del bus del sistema a la CPU 1, DRAM
3 y DPRAM 4. Se muestran la memoria DPRAM 4 y la lógica 5 de
distribución de tramas subsiguiente, incluyendo un árbitro 9 de alta
velocidad, para una configuración plural de los módulos de
comunicación de un puerto para configurar una central de
conmutación Ethernet, de acuerdo con la invención en la figura 3,
conectando por una parte con un bus de datos de alta velocidad 10,
y por otra parte a través del árbitro 9 de alta velocidad a una
fuente 11 del bus de arbitraje y señales de control.
Los elementos típicos de software de un modulo de
comunicación de un puerto de acuerdo con la invención están
visualizados en la figura 2. Dichos elementos funcionales de
software comprenden:
- -
- tablas de conmutación 20 contenidas en una memoria EPROM definiendo la función precisa de los módulos;
- -
- un sistema operativo en tiempo real 21;
- -
- un servicio de configuración y el cargador de datos de objetivo 22 para cargar los datos de configuración y sus verificación así como también para la comunicación con una unidad de mantenimiento/usuario;
- -
- las unidades 23 de la función de gestión y aplicación, las cuales con módulos de software para control, grabación, etc., de los parámetros operativos;
- -
- un único protocolo de gestión de la red en bloque (SNMP) 25, es decir, un protocolo para la transmisión/intercambio de los parámetros operativos;
- -
- base de información de gestión (MIB) 24 incluyendo un sistema para clasificar y codificar los parámetros operacionales;
- -
- un bloque de pila de protocolos 26 requerido para ejecutar una conexión e intercambio de datos incluyendo un protocolo de control de transferencia (TCP), un protocolo de datos de usuario (UDP) y un protocolo de Internet (IP);
- -
- una pluralidad de módulos de software 27 para la monitorización de la red y funciones de pruebas así como también el tráfico de datos;
- -
- un modulo de software/hardware 28 para la conmutación y monitorización de los servicios, es decir, para la conmutación de tramas Ethernet y para la duplicación del intercambio de datos en un puerto/canal.
El filtrado del tráfico en este contexto
significa el filtrado de los datos de acuerdo con los criterios
definidos, por ejemplo, tamaño de las tramas, direcciones, etc., en
donde los servicios de control se refieren al
control/monitorización del tráfico de datos en relación con la
velocidad y ancho de banda de datos determinados.
A continuación se describirá el principio de
operación.
Utilizando módulos programables de comunicación
de un puerto, de acuerdo con la invención para el diseño de
centrales de conmutación de una red Ethernet rápida, el proceso de
envío es estrictamente secuencial en su naturaleza, cumpliendo con
las disciplinas del servicio de conservación del trabajo, y operando
en modo expuesto anteriormente de almacenamiento y retransmisión.
La comprobación de integridad de tramas antes de iniciar el proceso
de envío implica el mecanismo de almacenamiento y retransmisión. Con
el fin de proporcionar un máximo de determinismo según sea preciso,
por ejemplo, en un entorno aéreo, este diseño de acuerdo con la
invención permite la implementación de un esquema estrictamente
predecible.
El mecanismo trabaja de forma tal que un puerto,
después de haber recibido y procesado, es decir, filtrado del
tráfico, control, de una trama valida y completa (: =
"almacenar"), actualiza la cabecera (interna) de esta trama
conjuntamente con la información de envío apropiada (vector CAM) en
la memoria temporal de tramas, es decir, en la memoria DPRAM 4, de
forma que esta trama se etiqueta/marca como válida para el envío.
Esto se llevará a cabo mediante la lógica 5 de distribución de
tramas de datos de alta velocidad de la central de conmutación, la
cual tal como se muestra en la figura 1 tiene acceso también a la
memoria DPRAM 4 (: = "envío").
Después de completar el acceso al bus 10 de
distribución de datos de alta velocidad interno de la central de
conmutación, la lógica 5 de distribución de datos/tramas efectúa
ahora la transferencia de la trama completa a una o varias salidas
de destino (multidifusión) en una única ráfaga, dependiendo del
vector CAM suministrado. Cualquier puerto de salida decide
independientemente debido al estado de su memoria temporal de
salida, cual es de nuevo la DPRAM 4 asociada al puerto, sobre si
acepta o descarta la trama enviada debido a los requisitos de
latencia interna expuesta anteriormente con detalles
adicionales.
Como ejemplo de una central de conmutación de 16
puertos, el rendimiento de la velocidad por medio de hilos da lugar
a un tiempo interno de distribución de tramas de típicamente en
torno a 420 nsegundos típicamente por trama (es decir, 16 . 148800
tramas de dimensiones mínimas por segundo \approx 2,4 Mtramas por
segundo).
La velocidad de transferencia de datos del bus de
distribución de datos 10 es suficientemente alta para mantener
todos los puertos (por ejemplo, hasta 16 puertos) transmitiendo
permanentemente tramas de una dimensión de 64 bytes con la
velocidad a través del cable. Debido a la estructura del modulo de
un puerto, los servicios de filtrado de tráfico del puerto pueden
ser implementados fácilmente para ejecutarse en tiempo real sobre
una base de trama por trama, lo cual implica que la velocidad de
retransmisión de la central de conmutación necesaria solo depende
de la capacidad de transferencia del bus de distribución de datos
10 (plano posterior).
El proceso de retransmisión a través de la lógica
de distribución 5 de tramas opera de la forma siguiente.
El mecanismo interno de distribución de datos
opera de forma que un puerto, después de haber recibido y validado
una trama completa almacenada en la memoria DPRAM 4 asociada,
compite para el acceso al bus de distribución 10 de datos de alta
velocidad del módulo. Los árbitros 9 de alta velocidad
descentralizados que existen en forma idéntica dentro de cada
lógica 5 de distribución de tramas del modulo de comunicaciones de
un puerto, garantizan el acceso al bus 10, de acuerdo con un
esquema de arbitraje basado en la numeración o identificación de
los puertos. El puerto transfiere ahora la trama a uno (unidifusión)
o más (multidifusión) puerto(s) de salida de destino en una
ráfaga. Cualquier puerto de salida decide independientemente debido
al estado de sus memorias de salida si se acepta o se descarta la
trama transferida.
De acuerdo con la invención, la latencia máxima
es configurable tal como se explica en lo que sigue a
continuación.
La latencia se define como la diferencia entre el
instante de llegada del primer bit de una trama y el instante de
salida del primer bit del último ejemplo de la misma trama que
abandona la central de conmutación, por lo que el término "ultimo
ejemplo" se refiere al servicio multidifusión en el que las
tramas copiadas pueden abandonar la central de conmutación en
instantes diferentes.
Tal como se expone más adelante, cualquier
retardo adicional debido a las funciones internas de procesamiento
y retransmisión de los datos de la central de conmutación es igual
a cero, y cualquier latencia máxima necesaria inferior a un tiempo
en milisegundos a determinar será calculado por el tamaño de la cola
de salida de la central de conmutación solamente en la memoria
DPRAM 4.
Se supone que la latencia máxima necesaria es de
1 msegundo: para las tramas con una dimensión de datos MAC de 64
bytes, las colas de salida tienen que ser diseñadas de forma tal
que sean capaces de retener 149 tramas exactamente correspondientes
a la velocidad de los medios de 100 Mbps con un espacio libre
intertrama de 96 bits. Para las tramas de más de 64 bytes de tamaño,
el numero de tramas almacenadas en las colas de salidas disminuye
respectivamente. Esto es debido al hecho de que el numero de tramas
que pueden ser transmitidas a una velocidad de los medios fijados
de 100 Mbps dentro de un intervalo de T_{R} = 1 mseg diminuye
conforme se incrementa el tamaño de las tramas.
Como resultado de ello, las colas de salida de la
memoria DPRAM 4 están diseñadas para que tengan una capacidad o
tamaño total de:
149 * (dimensión del bloque de mensajes interno
para tramas de 64 bytes) [bytes].
Dependiendo del estado/nivel de la cola(s)
de salida, cualquier puerto decide independientemente si acepta o
descarta la trama retransmitida por la lógica interna de
distribución de datos. El tamaño de la cola de salida del módulo de
comunicación de un puerto es configurable por software, o bien
mediante la carga de parámetros de configuración durante la
operación.
Las funciones programables se describirán a
continuación:
Capacidades de monitorización del tráfico:
suponiendo un número n de módulos de un puerto, uno o varios de los
mismos pueden estar dedicados a la monitorización. El propósito
básico de dicho puerto de monitorización es para permitir filtrar y
capturar ciertas tramas para el análisis del tráfico.
Un puerto de monitorización tiene su propia tabla
de configuración, la cual permite seleccionar cual es la dirección
de destino MAC a partir de un conjunto de puertos de entrada,
excepto el propio puerto de monitorización, que deberá ser
recopiada hacia la salida del puerto de monitorización. La tabla de
configuración 20 permite por tanto seleccionar una o más direcciones
MAC, las cuales llevan a la central de conmutación y
retransmitiéndolas a través del puerto de monitorización.
Todos los puertos sin monitorización envían
constantemente una copia de cada trama recibida y validada al
puerto de monitorización sin ocupar ningún ancho de banda adicional
del bus de datos 10 de alta velocidad. Esto se lleva a cabo debido
a las capacidades de multidifusión inherentes del bus de datos,
según se expuso anteriormente. La tabla de configuración del puerto
de monitorización define cuales son las tramas a seleccionar para
la transmisión, por ejemplo, por la dirección de destino MAC. Todas
las demás tramas se ignoran. En consecuencia, los cambios en la
configuración de la monitorización no tienen efecto en las tablas de
retransmisión asociadas a todos los demás puertos.
Capacidades de filtrado/control del tráfico: cada
trama recibida puede ser evaluada con respecto a los parámetros
específicos de la aplicación almacenados en una tabla de
configuración en el área de la memoria EPROM 6. Puesto que los
servicios de filtrado/control están implementados en el software
debido a la disponibilidad de una CPU 1 RISC + MAC por cada puerto,
cualquier algoritmo puede ser aplicado dependiendo de los
requisitos específicos de la aplicación. En un entorno aéreo, los
servicios de filtrado importantes del entorno se extienden (aunque
no restringidas a los mismos) a:
- -
- ancho de banda y control de inestabilidad aleatoria;
- -
- control de la longitud de tramas;
- -
- control de la dirección de la trama;
- -
- control de los datos de tramas, y otros.
Por ejemplo, el control de la inestabilidad
aleatoria y del ancho de banda puede llevarse a cabo mediante la
introducción de la disponibilidad de un valor contable del balance
asociado a las tramas, el cual está basado en los siguientes
parámetros:
- -
- el espacio libre de asignación del ancho de banda (expresado en segundos) asociado con una dirección MAC específica,
- -
- el valor contable del balance máximo de acuerdo con un valor de la inestabilidad aleatoria (expresado en segundos) asociado con una dirección MAC específica.
El concepto básico y el objetivo de la
arquitectura descrita de la central de conmutación de acuerdo con
la invención es proporcionar un valor óptimo del ancho de banda y
del rendimiento del procesamiento de datos para todos los bloques
funcionales entre cualquier par de los puertos de entrada y salida,
de forma que pueda conseguirse dicho procesamiento de velocidad por
cable. Esto incluye la ejecución de la función de filtrado/control
del tráfico de los puertos, conseguido principalmente (como
ejemplo) mediante una CPU 1 RISC + MAC de 32 dedicada en cada
puerto.
Puede proporcionarse un ejemplo de la valoración
del rendimiento de la forma siguiente:
La carga máxima en el puerto de entrada de una
central de conmutación está impuesta cuando recibe tramas de tamaño
mínimo, por ejemplo de 64 bytes para un campo de datos MAC
correspondiente a 18 bytes de los datos de usuario utilizando el
sistema UDP/IP, con un espacio intertrama mínimo de 12 bytes. A una
velocidad media de, por ejemplo 100 Mbps, esto dará lugar a
aproximadamente 149 tramas/milisegundo. De acuerdo con la estructura
de tramas MAC Ethernet de la norma IEEE 802.3, y sin un encabezado
de etiqueta de la norma IEEE 802.1p/1Q de 4 bytes, el tamaño de
trama MAC completa es de 84 bytes.
Los dispositivos MAC Ethernet situados dentro de
cada puerto de la central de conmutación están configurados para
almacenar no solo la unidad de datos del protocolo MAC, sino el
denominado como bloque de mensajes internos, el cual incluye
también el campo CRC, la fuente MAC y las direcciones de destino,
campo de tipo/longitud así como también otra información especifica
de la trama, es decir, sellos de la hora, estado, punteros, vector
CAM, etc. Utilizados para los servicios de conmutación. Suponiendo
un tamaño del peor de los casos de 128 bytes (= 32 . 4 bytes, es
decir, una palabra de 32 bits) para el bloque de mensajes interno
de tamaño mínimo, la potencia de procesamiento de la CPU RISC
necesaria para ejecutar el control del ancho de banda, es decir, el
control contable del balance así como también para actualizar el
bloque de mensajes ascenderá al número siguiente de instrucciones
por segundo (IPS):
| 149 . 10^{3} . 20 IPS = 2,98 MIPS (control de tráfico, 20 ciclos) |
| 149 . 10^{3} . 32 IPS = 4,77 MIPS (actualización del bloque de mensajes, 32 ciclos) |
| ------------------------------------------------------------ |
| \hskip0,5cm \sum = 7,75 MIPS |
Los servicios de filtrado de tráfico típicos
restantes, es decir, el filtrado basado en las tramas y en la
dirección de destino MAC, pueden ser evaluados para adicionar a
valor de 2,25 MIPS, de forma que la carga de la CPU ascenderá a 10
MIPS para un puerto que opere a una velocidad completa del cable con
tramas de tamaño mínimo. Al utilizar una CPU RISC 1 + MAC por
puerto con solo 10 MIPS, el filtrado de tramas en tiempo real sobre
una base de trama por trama podrá ser proporcionado incluso a una
velocidad completa del cable.
El tiempo de cálculo necesario para el filtrado
del tráfico de una trama puede ser calculado para 10 MIPS/149 .
10^{3} tramas = 67 IPS/trama, lo cual da por resultado en un
tiempo de 1,34 \museg con un tiempo de ciclo de la CPU de 20
nseg, es decir, para una CPU 1 RISC de 50 MHz; a 33 MHz el tiempo de
cálculo necesario asciende a 67 . 33 nseg = 2,2 \museg.
Las tramas recibidas son transferidas a la
memoria DRAM 3 por el controlador DMA de la CPU 1 RISC + MAC. A la
velocidad máxima del cable, las tramas con 64 bytes de datos MAC
tienen una duración de trama de \approx 5,76 \museg seguido por
0,96 \museg para 12 octetos del espacio libre intertrama. Esto da
lugar a un tiempo de transferencia mínimo total de 6,72 \museg
para una trama.
Así pues, solo se utiliza un valor de 1,34/6,72
\approx 20% (para 2,2/6,72) \approx 33% del tiempo mínimo de
transferencia de las tramas, lo cual de hecho significa que
cualquier retardo adicional debido a la función de proceso y
retransmisión de datos internos de la central de conmutación es
igual a cero, y en donde la latencia máxima necesaria inferior a 1
mseg queda determinada solamente por la dimensión de la cola de
salida de la central de conmutación.
Lo expuesto es cierto en relación con un tiempo
t_{o} = 0 para la trama transferida y almacenada en la memoria
DPRAM 4 completamente. El proceso de filtrado de tramas se inicia
entonces inmediatamente y se ejecuta en paralelo con el proceso de
recepción de la unidad CPU RISC 1 + MAC de la siguiente trama
(operación concatenada en serie).
Las capacidades de las funciones de gestión de la
red se encuentran descritas en lo expuesto a continuación:
La arquitectura de la central de conmutación
basada en módulos de acuerdo con la invención proporciona unas
capacidades para tener acceso a la información interna a través de
una base de información de gestión accesible del protocolo de
gestión de la red (SNMP) (MIB) mediante la implementación, por
ejemplo, de un protocolo de datos/protocolo de Internet (UDP/IP), y
una único protocolo de gestión de la red en la unidad CPU RISC 1 +
MAC de cualquier puerto según lo indicado por el signo de
referencia 8 en la figura 2. La interfaz es tal que se utiliza el
protocolo SNMP para tener acceso a esta información.
Con el fin de evitar que el trafico relacionado
SNMP interno ocupe demasiado en el ancho de banda del plano
posterior de la central de conmutación, dando lugar a un
rendimiento reducido, es decir, con una latencia incrementada,
velocidad de retransmisión, etc., el bus de la memoria compartida de
la interfaz de la memoria directa (DMI) 2 puede ser utilizado en su
lugar. Esta DMI 2 proporciona un bus independiente por ejemplo de
16 bits, y permite el intercambio de los datos almacenados en cada
memoria local de la CPU, es decir DPRAM 3, EPROM 6 y DPRAM 4.
Adicionalmente, en el caso de un fallo especifico
del puerto dentro de sus servicios de conmutación, esta solución
permite todavía la monitorización de la CPU RISC 1 + MAC para
adquirir la información de estado/errores en el puerto con fallo
respectivo, lo cual no operaría por ejemplo con una solución de
información mezclada de trafico y de estado en el plano
posterior.
Claims (14)
1. Una central de conmutación Ethernet rápida
modular, caracterizada porque se encuentra implementada una
unidad de conmutación Ethernet como una pluralidad de módulos de
comunicación de un puerto programable individualmente, para tener
acceso a un bus de distribución común (10), y en la que cada modulo
de comunicación de un puerto comprende una unidad de acceso a los
medios Ethernet, incluyendo un microcontrolador programable
organizado como un controlador (1) con un conjunto reducido de
instrucciones, y una lógica (5) de distribución de tramas de datos,
permitiendo el procesamiento y retransmisión en tiempo real a los
puertos de destino diseccionados de las tramas de datos Ethernet que
llegan en el módulo de comunicación específico de un puerto.
2. La central de conmutación Ethernet rápida de
la reivindicación 1, en la que cada módulo de comunicación de un
puerto comprende una memoria temporal de tramas de doble puerto (4)
configurada para cooperar, por una parte, con el mencionado
microcontrolador programable (1), y por otra parte, con la
mencionada lógica (5) de distribución de tramas de datos, de forma
tal que una trama de datos recibida y validada se actualiza al
menos en cuanto al vector CAM de información de retransmisión en la
mencionada memoria temporal (4) para ser validada para la
retransmisión a través del mencionado bus de distribución de datos
(10).
3. La central de conmutación Ethernet rápida de
la reivindicación 2, en la que se proporciona descentralizado una
lógica de arbitraje (9) en cada uno de los mencionados módulos de
comunicación de un puerto, y asociados a cada respectiva lógica de
las mencionadas lógicas (5) de distribución de tramas de datos para
garantizar el acceso de las tramas de datos válidas al mencionado
bus de distribución de datos (10) de acuerdo con un arbitraje
correcto y un esquema de las señales de control basándose en la
numeración o identificación de los puertos.
4. La central de conmutación Ethernet rápida de
la reivindicación 1, en la que el mencionado microcontrolador
programable es accesible para la programación individual a través
de una unidad de interfaz.
5. La central de conmutación de Ethernet rápida
de la reivindicación 4, en la que la mencionada unidad de interfaz
es una interfaz RS-232.
6. La central de conmutación Ethernet rápida de
la reivindicación 1, en la que se proporciona una interfaz de
memoria directa (2) asociada con una memoria DRAM (3) para la
operación directa de memoria-memoria y/o para
intercambiar los datos de gestión y/o la información de estado en
caso de fallo dentro de la lógica (5) de distribución de tramas de
datos o en el bus de datos (10).
7. Un método para la distribución de las tramas
Ethernet rápida, de acuerdo con un modo de almacenamiento y
retransmisión, utilizando un central de conmutación Ethernet
rápida, que comprende módulos de comunicación de un puerto
programable en forma independiente e individual, organizados para
el proceso y distribución de las tramas de datos internas,
utilizando las etapas siguientes:
- cada puerto, después de haber recibido,
almacenado y validado una trama de datos en su totalidad determina
el acceso a un bus de distribución de datos de alta velocidad, de
acuerdo con un esquema de arbitraje correcto, basándose en la
numeración o identificación del puerto;
- transferir una trama de datos respectiva hacia
al menos un puerto de salida en un número definido de ciclos de la
trama de datos, y
- cualquier puerto de salida decide
independientemente mediante el estado de sus memorias temporales de
salida si acepta o descarta la mencionada trama de datos
transferida respectiva.
8. El método de la reivindicación 7,
caracterizado porque el mencionado numero definido de ciclos
de tramas de datos es uno y solo uno independientemente del numero
de puertos de salida a servir simultáneamente por el mencionado
modulo de comunicación respectivo de un puerto.
9. El método de la reivindicación 7, en el que
las tramas de datos recibidas dentro del mencionado módulo de
comunicación de un puerto son procesadas en tiempo real mediante el
filtrado al menos con respecto al ancho de banda, dimensión de
tramas, y direcciones de las tramas, mediante un proceso de control
de un conjunto reducido de instrucciones, que operan en la capa dos
OSI y capa MAC.
10. El método de la reivindicación 9,
caracterizado porque el mencionado proceso de control que
opera en la mencionada capa dos OSI, capa MAC, está modificado por
la magnitud de filtrado mediante parámetros de configuración
recargables.
11. El método de la reivindicación 7,
caracterizado porque al menos uno de los mencionados módulos
de comunicación de un puerto se tiene que asignar a una función de
monitorización del tráfico, mediante la utilización de tablas de
configuración antes y/o durante la operación para la monitorización
del tráfico, para permitir filtrar y capturar ciertas tramas de
datos para el análisis del tráfico.
12. El método de acuerdo con al menos una de las
reivindicaciones del método anteriores, caracterizado porque
cualquier latencia máxima de la central de conmutación inferior a
un periodo predeterminado a determinar (milisegundos) quedará
determinada solamente por la dimensión de la cola de salida del
módulo de comunicación de un puerto.
13. El método de acuerdo con al menos una de las
reivindicaciones del método anteriores, caracterizado porque
al menos uno de los mencionados módulos de comunicación de un
puerto está configurado para la ejecución de al menos una función
de administración/gestión.
14. El método de acuerdo con la reivindicación
13, caracterizado porque al menos una función de
administración/gestión está implementada por un único protocolo
(25) de gestión de la red, y/o una base de información de gestión
(24) para representar el ejemplo de la central de conmutación
Ethernet escalable, proporcionando una dirección de la red
apropiada respectiva y una capa de aplicación y el acceso a la red,
mediante cualquiera de los mencionados módulos de comunicación de
un puerto.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/EP2001/001007 WO2002062023A1 (en) | 2001-01-31 | 2001-01-31 | Modular and scalable switch and method for the distribution of fast ethernet data frames |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2244557T3 true ES2244557T3 (es) | 2005-12-16 |
Family
ID=8164267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES01273552T Expired - Lifetime ES2244557T3 (es) | 2001-01-31 | 2001-01-31 | Central de conmutacion modular y escalable y metodo para la distribucion de tramas de datos en una red ethernet rapida. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7502375B2 (es) |
| EP (1) | EP1356640B1 (es) |
| JP (1) | JP3946145B2 (es) |
| AT (1) | ATE296007T1 (es) |
| CA (1) | CA2430964C (es) |
| DE (1) | DE60110934T2 (es) |
| ES (1) | ES2244557T3 (es) |
| WO (1) | WO2002062023A1 (es) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1306731C (zh) * | 2003-03-20 | 2007-03-21 | 中兴通讯股份有限公司 | 一种利用传输开销通道实现共享式数据通道的装置和方法 |
| US7903555B2 (en) * | 2003-12-17 | 2011-03-08 | Intel Corporation | Packet tracing |
| US20050281267A1 (en) * | 2004-06-22 | 2005-12-22 | Mcfadden Gordon | ATM switching protocol |
| WO2006028009A1 (ja) * | 2004-09-06 | 2006-03-16 | Matsushita Electric Industrial Co., Ltd. | スケーラブル復号化装置および信号消失補償方法 |
| US7747836B2 (en) | 2005-03-08 | 2010-06-29 | Netapp, Inc. | Integrated storage virtualization and switch system |
| US8160868B2 (en) * | 2005-03-14 | 2012-04-17 | Panasonic Corporation | Scalable decoder and scalable decoding method |
| WO2007000988A1 (ja) * | 2005-06-29 | 2007-01-04 | Matsushita Electric Industrial Co., Ltd. | スケーラブル復号装置および消失データ補間方法 |
| US8553684B2 (en) * | 2006-04-24 | 2013-10-08 | Broadcom Corporation | Network switching system having variable headers and addresses |
| US7733781B2 (en) * | 2006-04-24 | 2010-06-08 | Broadcom Corporation | Distributed congestion avoidance in a network switching system |
| US8234411B2 (en) | 2010-09-02 | 2012-07-31 | Comcast Cable Communications, Llc | Providing enhanced content |
| US20120099432A1 (en) * | 2010-10-20 | 2012-04-26 | Ceragon Networks Ltd. | Decreasing jitter in packetized communication systems |
| US9602441B2 (en) | 2013-09-20 | 2017-03-21 | International Business Machines Corporation | Virtual stacking of switches |
| US9762509B2 (en) * | 2015-04-20 | 2017-09-12 | Ge Aviation Systems Llc | Apparatus and method of operating a network traffic policing module |
| CN110611624A (zh) * | 2018-06-15 | 2019-12-24 | 上海仪电（集团）有限公司中央研究院 | 一种基于fpga的海量行情数据加速系统及加速方法 |
| RU187641U1 (ru) * | 2018-11-28 | 2019-03-14 | Общество с ограниченной ответственностью "БУЛАТ" | Ethernet коммутатор |
| US10951544B2 (en) | 2019-01-30 | 2021-03-16 | The Boeing Company | Apparatus and method of crosschecking data copies using one or more voter elements |
| BE1027224B1 (de) * | 2019-04-24 | 2020-11-23 | Phoenix Contact Gmbh & Co | Modularer Switch zum Einsatz in einem Datenübertragungs- und Steuerungssystem |
| US11436172B2 (en) * | 2020-09-16 | 2022-09-06 | Hughes Network Systems, Llc | Data frame interface network device |
| CN112436948B (zh) * | 2020-11-12 | 2023-04-18 | 中国铁道科学研究院集团有限公司 | 基于tsn的列车以太网卡及数据收发方法 |
| CN113452725B (zh) * | 2021-08-31 | 2021-12-10 | 腾讯科技（深圳）有限公司 | 报文过滤信息生成方法及装置 |
| CN114584868B (zh) * | 2022-02-12 | 2023-07-18 | 国网宁夏电力有限公司电力科学研究院 | 数据中心光电混合架构升级方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081632B2 (ja) | 1988-04-28 | 1996-01-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 共有バスを有するデータ処理システムおよびその優先度決定回路 |
| US5742760A (en) * | 1992-05-12 | 1998-04-21 | Compaq Computer Corporation | Network packet switch using shared memory for repeating and bridging packets at media rate |
| US5448564A (en) * | 1994-01-31 | 1995-09-05 | Advanced Micro Devices, Inc. | Modular architecture for fast-packet network |
| US5521913A (en) * | 1994-09-12 | 1996-05-28 | Amber Wave Systems, Inc. | Distributed processing ethernet switch with adaptive cut-through switching |
| FR2739509A1 (fr) | 1995-10-02 | 1997-04-04 | Canon Kk | Procedes, appareils et systeme de transmission de donnees numeriques |
| US5781549A (en) | 1996-02-23 | 1998-07-14 | Allied Telesyn International Corp. | Method and apparatus for switching data packets in a data network |
| US5793764A (en) | 1996-03-12 | 1998-08-11 | International Business Machines Corporation | LAN switch with distributed copy function |
| US5790545A (en) * | 1996-03-14 | 1998-08-04 | Motorola Inc. | Efficient output-request packet switch and method |
| GB9605367D0 (en) | 1996-03-14 | 1996-05-15 | Nat Grid Comp Plc | Switchgear device |
| EP0853406A3 (en) | 1997-01-06 | 2001-02-21 | Compaq Computer Corporation | Management of a computer network switched repeater |
| JPH11298513A (ja) | 1998-04-10 | 1999-10-29 | Omron Corp | データ伝送システム |
| US6717910B1 (en) | 1998-09-30 | 2004-04-06 | Stmicroelectronics, Inc. | Method and apparatus for controlling network data congestion |
| US6621818B1 (en) | 1998-10-19 | 2003-09-16 | Texas Instruments Incorporated | Ring configuration for network switches |
| CN1310478C (zh) * | 1999-02-23 | 2007-04-11 | 阿尔卡塔尔互联网运行公司 | 具有独立协议堆栈体系结构的多业务网络交换机 |
-
2001
- 2001-01-31 ES ES01273552T patent/ES2244557T3/es not_active Expired - Lifetime
- 2001-01-31 AT AT01273552T patent/ATE296007T1/de not_active IP Right Cessation
- 2001-01-31 CA CA2430964A patent/CA2430964C/en not_active Expired - Fee Related
- 2001-01-31 DE DE60110934T patent/DE60110934T2/de not_active Expired - Lifetime
- 2001-01-31 US US10/470,961 patent/US7502375B2/en not_active Expired - Fee Related
- 2001-01-31 WO PCT/EP2001/001007 patent/WO2002062023A1/en active IP Right Grant
- 2001-01-31 EP EP01273552A patent/EP1356640B1/en not_active Expired - Lifetime
- 2001-01-31 JP JP2002561438A patent/JP3946145B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ATE296007T1 (de) | 2005-06-15 |
| EP1356640A1 (en) | 2003-10-29 |
| US20040131073A1 (en) | 2004-07-08 |
| JP2004518381A (ja) | 2004-06-17 |
| CA2430964A1 (en) | 2002-08-08 |
| WO2002062023A1 (en) | 2002-08-08 |
| JP3946145B2 (ja) | 2007-07-18 |
| DE60110934D1 (de) | 2005-06-23 |
| CA2430964C (en) | 2010-09-28 |
| WO2002062023A8 (en) | 2004-05-13 |
| EP1356640B1 (en) | 2005-05-18 |
| US7502375B2 (en) | 2009-03-10 |
| DE60110934T2 (de) | 2006-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| ES2244557T3 (es) | Central de conmutacion modular y escalable y metodo para la distribucion de tramas de datos en una red ethernet rapida. | |
| CN107171980B (zh) | 网络交换机中的灵活的缓冲区分配 | |
| US7298739B1 (en) | System and method for communicating switch fabric control information | |
| US7349416B2 (en) | Apparatus and method for distributing buffer status information in a switching fabric | |
| US7352694B1 (en) | System and method for tolerating data link faults in a packet communications switch fabric | |
| TWI527409B (zh) | 網路處理器單元及其相關方法 | |
| US8625427B1 (en) | Multi-path switching with edge-to-edge flow control | |
| US7464180B1 (en) | Prioritization and preemption of data frames over a switching fabric | |
| JP3795924B2 (ja) | スイッチング方法及び装置 | |
| US7346052B2 (en) | Process for implementation of a redundant switched full-duplex ethernet type communication network | |
| US20030126297A1 (en) | Network processor interface system | |
| EP1061695B1 (en) | Method and apparatus for maintaining packet order integrity in a parallel switching engine | |
| CN102027717A (zh) | 一种通过网络的数据传输方法 | |
| CN102090030A (zh) | 通过网络传输数据的方法 | |
| US9319310B2 (en) | Distributed switchless interconnect | |
| US7733857B2 (en) | Apparatus and method for sharing variables and resources in a multiprocessor routing node | |
| US20150085647A1 (en) | Eliminating External Buffer for Hitless Protection by Using Channelized Flow Control | |
| US6452926B1 (en) | Reliable and robust atm-switch | |
| US7349420B1 (en) | Method and system for preserving channel bank provisioning information when unit location changes within multi-shelf equipment rack | |
| US6418120B1 (en) | Congestion avoidance mechanism for ATM switches | |
| RU2257678C2 (ru) | Модульный масштабируемый коммутатор и способ распределения кадров в сети быстрого ethernet | |
| US7620042B2 (en) | Apparatus and method for inter-processor communications in a multiprocessor routing node | |
| US7672304B2 (en) | Method and system for switching frames in a switching system | |
| US20060050733A1 (en) | Virtual channel arbitration in switched fabric networks | |
| Shyy et al. | Information Switching Processor (ISP) contention analysis and control |