JP2004518381A - モジュラおよびスケーラブルスイッチならびに高速イーサネット(r)データフレームを分配するための方法 - Google Patents
モジュラおよびスケーラブルスイッチならびに高速イーサネット(r)データフレームを分配するための方法 Download PDFInfo
- Publication number
- JP2004518381A JP2004518381A JP2002561438A JP2002561438A JP2004518381A JP 2004518381 A JP2004518381 A JP 2004518381A JP 2002561438 A JP2002561438 A JP 2002561438A JP 2002561438 A JP2002561438 A JP 2002561438A JP 2004518381 A JP2004518381 A JP 2004518381A
- Authority
- JP
- Japan
- Prior art keywords
- data
- frame
- port
- port communication
- ethernet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L41/00—Arrangements for maintenance, administration or management of data switching networks, e.g. of packet switching networks
- H04L41/02—Standardisation; Integration
- H04L41/0213—Standardised network management protocols, e.g. simple network management protocol [SNMP]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/102—Packet switching elements characterised by the switching fabric construction using shared medium, e.g. bus or ring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3027—Output queuing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/35—Switches specially adapted for specific applications
- H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
この発明は、共通のデータ分配バスにアクセスする高速のイーサネット(R)スイッチを設計するためのモジュラおよびスケーラブル構成ならびに蓄積交換方式に従ってイーサネット(R)データフレームを分配するための方法に関する。
【0002】
現在、イーサネット(R)スイッチは、特にIEEE802.1D標準に対応するイーサネット(R)スイッチは、一般的にイーサネット(R)フレームのフィルタリングおよび転送を実現するための2つの異なるアプローチ、すなわち
(a) 蓄積交換方式および
(b) カットスルー転送方式
に基づいている。
【0003】
IEEE標準802.3(1998版)によって規定されるように、蓄積交換方式に従って動作するスイッチは、入来データフレームを完全に記憶し、続いて転送する。データフレームがバッファに受信されるおよび/または含まれる限り、フィルタリング機能は適用可能である。このようなフィルタリング機能は、たとえば、
−アドレスの検出および受信ポートの決定(常時)
−CRC検査による、エラーを含むフレームのフィルタリング(常時)
−故障のフレーム構造のトラフィックコントロール(常時)、アドレス、フレーム内容、フレームレートのトラフィックコントロール(随時)
を含む。
【0004】
(a)に従った蓄積交換スイッチのデータの流れは、図4で概略的に示されている。
【0005】
入力バッファ40は常にこのスイッチ構成に必要である。このようなデータバッファリングはそれぞれのスイッチの機能に強い影響を及ぼし、ブロッキング状態をもたらすかもしれない。受信ポートがオーバーロードした場合に生じる短期のオーバーロード状態は、このような中間のバッファリングによって等化され得る。受信ポートへの分配の実現はそれぞれのアーキテクチャに依存している。1つの可能性は、任意の出力バッファ41によって示されるように、受信または送信ポートに関連したデータフレームのさらなるバッファリングを与えることである。上記ストラテジの不利な点は、中間のバッファリングのために、全体的なシステムに対して追加の待ち時間が考慮されなければならないという点である。
【0006】
蓄積交換スイッチは通常、プロセッサに基づくシステムである。プロセッサまたは固定のハードウェア論理は複数のポートのデータをフィルタリングし、データは続いて分配される。通常、この分配は、受信ポートの処理装置もアクセスを有するスイッチの共有メモリのデータフレームをコピーすることによって行なわれる。
【0007】
カットスルー転送ストラテジ(b)に従うと、データフレームは受信アドレスの分析に続いて、すなわち中間のバッファリングがない状態で即座に転送される。上述のストラテジ(a)と比べて、待ち時間は最小にされる。しかしながら、データフレームがリアルタイムで分配のために送信されるので、複雑なフィルタリング機能を適用することができない。エラーを包含したまたは誤伝送されたデータフレーム(ラント)もまた転送され、したがってネットワークに貴重な帯域幅を割当てる。
【0008】
図5および図6は、共有メモリ原理、すなわちすべてのポートが共通のメモリへのアクセスを有する原理に従って動作する2つのアーキテクチャを示している。
【0009】
図5のブロック構造に従うと、集中化された構成要素50は、すべての入来データフレームの処理および転送の責任を負う。ポートおよび/またはデータ交換の数が増加した場合、集中化された構成要素50はアーキテクチャ全体のボトルネックになり得る。さらに、完全なデータ転送は共通データバス51を介して交換されるので、このバスは通常負荷が大きい。最初に、入来フレームは共通データバス51を介して共有メモリ52に送信され、集中化された要素50の中央処理装置によってフィルタリングおよび転送される。続いて、データフレームはデータバス51を介して共有メモリ52から出力ポート53へ分配される。したがって、各々のデータフレームは二度バス51の上を走る。これによって、必要とされる帯域幅を評価するための以下の式で因子「2」が使用されなければならない理由が説明される。
【0010】
帯域幅=ポートの数*入力データ率*2=3.2Gbit/sec
(16ポートで100Mbit/sの場合)
この式は、1つのフレームが1つの出力ポートに転送される場合(ユニキャストの場合)にのみ有効である。マルチキャスト分配(1つのフレームが複数の出力ポートに転送される場合)について、帯域幅は相応じて増加する。16の全二重高速イーサネット(R)チャネルの蓄積交換アプローチに従った先行技術のイーサネット(R)スイッチング構成の典型的な例は、商標名IXP1200を有する集中ネットプロセッサを使用するレベルワン(LEVEL ONE)社によってフォローアップされている。
【0011】
図6は、分配アーキテクチャを有する先述の共有メモリ原理の別の例を示している。すべてのサブユニット60は、データフレームがそれぞれのユニット内のみで転送されなければならないとき、互いに独立して動作する。複数のサブユニットの接続は共通データバス61を介して設けられる。ポート62の数の増加は、それぞれのサブモジュールを追加することによって実装することができるので、このような分配アーキテクチャはより容易にスケーラブルである。
【0012】
この種類のアーキテクチャを表わす典型的な先行技術は、ガリレオテクノロジー社(GALILEO TECHNOLOGY, LTD.)のギャルネットIIファミリー(GALNET II−family)である。ポートバイポート方式のフレーム前処理およびフィルタリングは固定のハードウェア論理によって与えられる。しかしながら、これは少数の機能のみに制限されており、これらの機能はユーザによって修正、拡張またはプログラムができない。特に、この種類のアーキテクチャの制限因子は、高速接続(バックプレーン)の帯域幅である。さらに、より多くの量のポートにサービスしなければならない場合、バックプレーンの帯域幅が制限されているために、マルチキャスト接続に対してフレーム分配速度のかなりの減少が考慮されなければならない。
【0013】
カットスルー転送ストラテジは、いわゆるセルバススイッチによってさらに発展してきた。入来データフレームはデータブロック(等しいサイズのセル)に細分され、したがってスイッチの分配装置内で規定された送信時間を有する。これによって、データスループットがデータフレームのサイズ、データ量およびポートの数と無関係になる可能性がある。宛先ポートで、セルのフラグメンテーションの解消および再編成が行なわれて、最初の(完全な)データフレームが復元され、これは通常出力バッファのデータフレームを再びコピーすることによって実現される。しかしながら、セルに基づいたデータ分配は、セキュリティが重要なアプリケーション、たとえばアビオニックには許容されないことを認めなければならない。
【0014】
最後に、先行技術に関する限り、データフレームの完全に異なる分配は、図7に示されるような特定用途向けICに基づいたスイッチで実現される。目的または受信者アドレスを分析した後に、ポイントツーポイント接続がクロスバーマトリックスを介して設けられる。上で簡単に説明したバス概念と比べて、このクロスバーマトリックス概念は、複数の接続が同時に存在し得る、すなわち帯域幅を要求に応じて増加できるという利点を有する。しかしながら、この利点は、フレームが同時にいくつかのポートに転送される必要がない(マルチキャストでない)限りにおいてのみ達成できる。このような場合、各々の受信ポートがそれぞれのデータフレームを受信するために解放されるまで、完全なデータ分配が妨げられる。
【0015】
この種類のアーキテクチャの典型的な例は、アイキューブ社(I−Cube, Ltd.)のLS100/LS101ファミリー(LS100/LS101−family)である。
【0016】
クロスバーマトリックスの技術の利点は一般的に、
−複数の接続が同時に存在し得る(集約している)ことによりデータスループットが高い
−待ち時間が短い
−直列スイッチングが可能である
−ハードウェア解が単純である、すなわち頑強性が高い。
【0017】
一方で、この技術の不利な点は、
−多数のピン(ポートの数*2*ポートインターフェイスのバス帯域幅)が必要とされ、これはスケーラビリティが制限されるということである
−フレームがいくつかの受信ポートに転送されなければならない場合に帯域幅が集約していない
−複雑なクロスバーマトリックス装置の故障によりスイッチが完全に故障する
−ポート方式でのプログラマブルなフレーム処理が不可能である。
【0018】
この発明の目的は、高速イーサネット(R)スイッチとともにイーサネット(R)データフレームを分配するための既知の方法を改良することにより、蓄積交換方式の概念に基づき、待ち時間が最小のデータ分配管理の柔軟性をさらに向上できるようにすることである。
【0019】
この発明に従って、最小の数のバーストでの、好ましくは1バーストすなわち1データ転送サイクルでの柔軟性の高いユニキャスト転送またはマルチキャスト宛先転送を行なう高速のイーサネット(R)スイッチを設計するためのモジュラおよびスケーラブル構成は、請求項1に従って個々にプログラマブルな1ポートの通信モジュールとして各々のイーサネット(R)スイッチを実装することによって達成される。
【0020】
従属クレームの主題である有利な実施例、変更および改善は、以下の説明で同様に図面を参照して説明する。
【0021】
蓄積交換方式に従ってイーサネット(R)データフレームを分配するための方法は、請求項8に従って、内部データフレームの分配のために組織された個々にプログラマブルな1ポートの通信モジュールのモジュラおよびスケーラブル構成を実装することによって特徴付けられ、各々のポートは、データフレームを受信し、記憶し、その完全性について検査した後で、高速データ分配バスへのアクセスについて競合し、ポートのナンバリングおよび識別に基づいた仲裁方式が使用される。続いて、それぞれのデータフレームは、好ましくは1データフレームサイクルで1つのまたはいくつかの受信(出力)ポートに転送される。出力ポートは、関連する出力バッファのステータスに従って、それぞれの転送されたデータフレームを受取るか、捨てるかを独立して決定する。
【0022】
好ましくは、1つの通信モジュール内で受信されたデータフレームは、少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関して、特に縮小命令セット制御プロセッサ(RISC)によってリアルタイムでフィルタリングされる。この発明に従って、上記制御プロセスが書換可能構成パラメータによって、そのプロセスでフィルタリングの量を修正できれば有利である。
【0023】
この発明の特に有利な特徴は、上記1ポートの通信モジュールの少なくとも1つを、特定の構成テーブルによって、動作の前か動作中にトラフィックモニタリングに専用化することができ、バックプレーンの追加の帯域幅を占めなくとも、あるデータフレームをデータトラフィック分析のためにフィルタリングおよび入手することが可能になるということである。
【0024】
この発明のさらに有利な特徴は、予め定められた期間よりも短いいかなる必要とされる最大スイッチ待ち時間も、1ポートの通信モジュールの出力待ち行列のサイズのみによって決定されるということである。上記1ポートの通信モジュールまたは上記1ポートの通信モジュールのうちの少なくとも1つが、たとえば簡易ネットワーク/管理プロトコル(SNMP)、管理情報ベース(MIB)を実装することによって、1つのまたはいくつかの管理および/または制御機能を実行するように、特に適切なネットワークアドレスおよび/またはアプリケーション層シリーズ、すなわちいかなる1ポートの通信モジュールを介してもアクセス可能なOSI層を与える、イーサネット(R)スイッチ構成のインスタンスを表わすように、構成された場合にこの発明で特定の利点が達成され得る。
【0025】
この発明のさらなる特定の利点は、特定の1ポートの通信モジュール内で受信されたデータフレームが、OSI層2、すなわちMAC層に対して行なわれる縮小命令セット制御処理によって、少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関してフィルタリングすることによって、リアルタイムで処理されるという点である。
【0026】
以下では、見識のある読者に対する非常に冗長な説明を避けるために、多くの略語を使用するが、これらは本文中で説明する。
【0027】
この発明ならびにこの発明の有利な詳細および実施例を添付の図面を参照して以下で説明する。
【0028】
この発明に従って設計された実施例の典型的な例のハードウェア構成およびその典型的なソフトウェア機能要素との相互作用を、図1、2および3を参照して以下で説明する。
【0029】
図1の機能ブロック図において、たとえば、変圧器12による磁気結合によってガルヴァーニ電気分離された方向ごとのシールドおよびツイスト2線式線略を介して、イーサネット(R)信号が与えられている。次に、物理装置としてトランシーバ13、すなわち、特にパラレル/シリアル変換およびチャネルコーディングデータライン制御を処理するイーサネット(R)送/受信装置がある。トランシーバ13は、次に続く、イーサネット(R)フレームの構成および処理の責任を負うMAC+RISC CPU1内の、縮小命令セットにより制御される中央処理装置を含むイーサネット(R)媒体アクセス制御装置に接続され、それによりこのCPU1は、縮小され単純化されたコマンドセットを用いて1つのプロセッササイクルにおいて段階的処理を行なう。ブロック14は、プロトコルRS−232に従うシリアルインターフェイス装置であり、最大115キロボーのPCのCOMインターフェイスに対応する同期開始および停止ビットならびにパリティチェックを備える。MAC+RISC CPU1は、一方で、たとえば32ビットのシステムバスを介してデュアルポートRAM4(DPRAM)に接続され、他方で、CPU1から独立してメモリツーメモリ転送動作を行なうダイレクトメモリインターフェイス機能モジュール2(DMA)と協働するダイナミックランダムアクセスメモリ3(DRAM)に接続される。消去可能なプログラムROM6(EPROM)は、システムバスを介してCPU1、DRAM3およびDPRAM4に接続される。DPRAM4およびそれに続く高速アービタ9を含むフレーム分配論理5が示されており、ここでは1ポートの通信モジュールの複数の配置が図3の発明に従ってイーサネット(R)スイッチをセットアップし、一方で高速データバス10に接続され、他方で、高速アービタ9を介して仲裁バスおよび制御信号のソース11に接続される。
【0030】
この発明に従った1ポートの通信モジュールの典型的なソフトウェアの機能要素が図2に描かれている。このようなソフトウェアの機能要素は
−EPROMに含まれ、モジュールの正確な機能を規定する構成テーブル20
−リアルタイムオペレーティングシステム21
−構成データの装填とその検査とともにメンテナンス/ユーザ装置との通信のための構成サービスおよび目標データローダ22
−動作パラメータの制御、記録等のためのソフトウェアモジュールである管理機能およびアプリケーション装置23
−ブロックでの簡易ネットワーク管理プロトコル(SNMP)25すなわち動作パラメータの送信/交換のためのプロトコル
−動作パラメータの分類および符号化のためのシステムを含む管理情報ベース(MIB)24
−データの接続および交換を行なうのに必要で、転送制御プロトコル(TCP)、ユーザデータプロトコル(UDP)およびインターネットプロトコル(IP)を含むプロトコルスタックブロック26
−ネットワークモニタリングおよび検査機能とともにデータトラフィックのための複数のソフトウェアモジュール27
−切換およびポートモニタリングサービスのための、すなわちイーサネット(R)フレームの切換およびポート/チャネルのデータ交換のミラリングのためのソフトウェア/ハードウェアモジュール28
を含む。
【0031】
この文脈におけるトラフィックフィルタリングとは、たとえばフレームサイズ、アドレス等の規定された基準に従ったデータのフィルタリングのことである。警備サービスは、定められたデータ率および帯域幅に関するデータトラフィックの制御/モニタリングのことである。
【0032】
以下では、動作の原理を説明する。
この発明に従って、高速イーサネット(R)スイッチを設計するために、プログラマブルな、1ポートの通信モジュールを使用すると、転送プロセスは、厳密に順次的性質のものであり、仕事量保存サービス原理に従い、上述の蓄積交換方式で動作する。転送プロセスを開始する前のフレーム整合性検査は、蓄積交換メカニズムを暗に示す。たとえば空輸環境で必要とされるような最大限のデターミニズムを与えるために、この発明に従って、この設計は厳密に予測可能な計画の実装を考慮に入れる。
【0033】
このメカニズムは、ポートが、有効で完全なフレームを受信し処理した後で、すなわちトラフィックフィルタリング、警備の後、(=「記憶」)、フレームバッファのすなわちDPRAM4の適切な転送情報(CAMベクトル)とともに、このフレームの(内部の)ヘッダを更新するように作用し、このフレームは転送に有効であるというタグ/印が付けられる。これは、図1に示されるように、DPRAM4にもアクセスを有するスイッチの高速データフレーム分配論理5によって達成されるであろう(:=「転送」)。
【0034】
スイッチの内部高速データ分配バス10へのアクセスについて競合した後で、データ/フレーム分配論理5は、今度は完全なフレームを、与えられたCAMベクトル次第で、1バーストで1つの(ユニキャスト)またはいくつかの(マルチキャスト)宛先出力ポートに転送する。いかなる出力ポートも、再びDPRAM4に関連したポートであり、出力バッファのステータスによりおよび以下でさらに詳細に説明する内部待ち時間必要条件により、転送されたフレームを受取るか捨てるかを独立して決定する。
【0035】
16ポートスイッチの一例として、ワイヤ速度性能は、典型的には1フレーム当たり約420ns(すなわち1秒当たり16・148.800の最小サイズフレーム≒2,4Mfps)の内部フレーム分配時間をもたらす。
【0036】
データ分配バス10のデータ転送率は、すべてのポート(たとえば最大16ポート)がワイヤ速度で64バイトのサイズのフレームを持続的に送信し続けるのに十分高い。1ポートのモジュールの構成のため、ポートトラフィックフィルタリングサービスは、フレームパーフレーム(frame−per−frame)方式でリアルタイムで動作するように容易に実装することができ、このことは必要とされるスイッチリレー速度が、データ分配バス10(バックプレーン)の転送能力のみに依存することを暗に示している。
【0037】
フレーム分配論理5を介した転送プロセスの動作は以下のとおりである。
内部データ分配メカニズムは次のように機能する。ポートが、関連したDPRAM4に記憶された完全なフレームを受信し、検査した後に、モジュールの高速データ分配バス10へのアクセスについて競合する。各々の1ポートの通信モジュールのフレーム分配論理5内に等しく存在する分散した高速アービタ9は、ポートのナンバリングまたは識別に基づいた公平な仲裁方式に従ってバス10へのアクセスを与える。ポートは、今度はフレームを1バーストで、1つの(ユニキャスト)またはそれ以上の(マルチキャスト)宛先出力ポートに転送する。いかなる出力ポートも、その出力バッファのステータスにより、転送されたフレームを受取るか捨てるかを独立して決定する。
【0038】
この発明に従って、最大待ち時間は以下で説明するように設定可能である。
待ち時間は、フレームの第1のビットの到着時間とスイッチから出る同じフレームの最後のインスタンスの第1のビットの出発時間との差と定義され、「最後のインスタンス」という用語は、コピーされたフレームが異なる時間にスイッチから出得るマルチキャストサービスのことである。
【0039】
以下でさらに説明するように、スイッチの内部データ処理および転送機能によるいかなる追加の遅延も0に等しく、tbd msより短いいかなる必要とされる最大待ち時間も、DPRAM4のみに位置するスイッチの出力待ち行列のサイズによって決定される。
【0040】
例:
必要とされる最大待ち時間は1msと想定される。64バイトのMACデータサイズのフレームについて、出力待ち行列は、96ビットのフレーム間隔で、100Mbpsの媒体速度に正確に対応する149のフレームを保持できるように、設計されなければならない。サイズが64バイトを超えるフレームについて、出力待ち行列に記憶されたフレームの数はそれぞれ減少する。これは、TR=1msの間隔内で100Mbpsの固定された媒体速度で転送できるフレームの数は、フレームのサイズが増加すると減少するということに起因する。
【0041】
結果として、DPRAM4の出力待ち行列は、
149*(64バイトのフレームの内部メッセージブロックのサイズ)[バイト]
の容量または合計サイズを有するように設計される。
【0042】
出力待ち行列のステータス/レベル次第で、いかなるポートも内部データ分配論理によって転送されたフレームを受取るか捨てるかを独立して決定する。1ポートの通信モジュールの出力待ち行列のサイズは、ソフトウェアによってまたは動作中に構成パラメータをロードすることによって構成可能である。
【0043】
プログラマブルな機能を以下で説明する。
トラフィックモニタリング能力:1ポートのモジュールの数をnと想定して、そのうち1つまたはいくつかをモニタリング専用にすることができる。このようなモニタリングポートの基本的な目的は、あるフレームをトラフィック分析のためにフィルタリングおよび入手することを可能にすることである。
【0044】
モニタリングポートは、モニタリングポートそれ自体を除いて、1組の入力ポートからどのMAC宛先アドレスをモニタリングポート出力に再びコピーすべきかを選択することを可能にする独自の構成テーブルを有する。したがって、構成テーブル20はスイッチに到達する1つまたはそれ以上のMACアドレスを選択し、それらをモニタリングポートを介して送信することを許可する。
【0045】
すべての非モニタポートは常に、各々の受信し有効なフレームの1つのコピーを、高速データバス10の追加の帯域幅を占有することなくモニタリングポートに送信する。これは、上述したようなデータバスの固有のマルチキャスト能力によって達成される。モニタリングポートの構成テーブルは、たとえばMAC宛先アドレスによって、これらのフレームのうち送信のために選択されるべきフレームを規定する。すべての他のフレームは無視される。したがって、モニタリング構成における変化はすべての他のポートに関連する転送テーブルに影響を与えない。
【0046】
トラフィックフィルタリング/警備能力:受信された各々のフレームをEPROM6領域の構成テーブルに記憶された特定用途向けパラメータに関して評価することができる。フィルタリング/警備サービスは、1ポート当たり1つのMAC+RISC CPU1のアベーラビリティにより、ソフトウェアにおいて実装されるため、いかなるアルゴリズムも特定用途向け必要条件次第で適用できる。空輸環境において、重要なフィルタリングサービスは、
−帯域幅およびジッタ制御
−フレームの長さの制御
−フレームのアドレスの制御
−フレームのデータの制御等
に拡張する(しかしながら上記に制限されない)。
【0047】
たとえば、帯域幅およびジッタ制御は、以下のパラメータに基づくバジェットアカウント値に関連したフレームのアベーラビリティを導入することによって達成することができる。
【0048】
−特定のMACアドレスに関連した帯域割当ギャップ(秒で表わされる)
−ジッタ値に従い、特定のMACアドレスに関連した最大バジェットアカウント値(秒で表わされる)
この発明に従って説明したスイッチアーキテクチャの基本的な概念および目的は、最適の帯域幅およびデータ処理性能を、対をなす入力および出力ポート間のすべての機能ブロックに与えることであり、それによってワイヤ速度処理を維持することができる。これは、ポートトラフィックフィルタリング/警備機能の性能を含み、この性能は(例として)各ポート専用の32ビットのMAC+RISC CPU1によって主に達成される。
【0049】
性能評価の例を以下のように示すことができる。
スイッチの入力ポートが、最小サイズ、たとえば、UDP/IPを使用し、12バイトの最小フレーム間隔を有する18バイトのユーザデータに対応するMACデータフィールドに対する64バイトのフレームを受信するときに、最大の負荷がスイッチの入力ポートへ課せられる。たとえば100Mbpsの媒体速度で、約149フレーム/msとなるであろう。IEEE802.3イーサネット(R)MACフレーム構成に従いかつ4バイトのIEEE802.1p/1Qタグヘッダがない状態で、全体のMACフレームサイズは84バイトである。
【0050】
各々のスイッチのポート内に位置するイーサネット(R)MAC装置は、MACプロトコルデータ単位だけでなく、CRCフィールド、MACソースおよび宛先アドレス、タイプ/長さフィールドとともにその他のフレームの特定情報、すなわち切換サービスのために使用されるタイムスタンプ、ステータス、ポインタ、CAMベクトル等も含むいわゆる内部メッセージブロックも記憶するように構成されている。最小サイズの内部メッセージブロックの最悪例のサイズが128バイト(=32・4バイトすなわち32ビットワード)であると想定して、帯域制御すなわちバジェットアカウント警備を行なうのに必要とされるとともに、メッセージブロックを更新するためのRISC CPUの処理電力は、1秒当たり以下の命令数(IPS)になるであろう。
【0051】
【数1】
【0052】
残余の典型的なトラフィックフィルタリングサービス、すなわちフレームおよびMAC宛先アドレスに基づいたフィルタリングは、追加の≒2.25MIPSであると評価することができ、CPU負荷の合計は、最小サイズのフレームで最高ワイヤ速度で実行するポートについては≒10MIPSとなる。10MIPSだけで1ポート当たりに1つのMAC+RISC CPU1を使用する際に、フレームパーフレーム方式でのリアルタイムでのフレームフィルタリングは全ワイヤ速度でさえも与えることができる。
【0053】
1つのフレームのトラフィックフィルタリングに必要な演算時間は、10MIPS/149・103フレーム≒67IPS/フレームであると計算することができ、これは20nsのCPUサイクル時間では、すなわち50MHzのRISC CPU1については1.34μsとなり、33MHzでは必要な演算時間は67・33ns=2.2μsとなる。
【0054】
受信されたフレームは、MAC+RISC CPU1のDMAコントローラによってDRAM3に転送される。フルワイヤ速度で、64バイトのMACデータを有するフレームのフレーム存続期間は≒5.76μsであり、続く12オクテットのフレーム間隔は0.96μsである。これは結果として1フレームにつき合計最小転送時間は6.72μsとなる。
【0055】
したがって、使用される最小フレーム転送時間は1.34/6.72≒20%(それぞれ2.2/6.72≒33%)であり、このことは実際には、スイッチの内部データ処理および転送機能によるいかなる追加の遅延もゼロに等しく、1ms未満の必要な最大待ち時間がスイッチの出力待ち行列のサイズのみによって決定されるということを意味する。
【0056】
上記は、DPRAM4に転送され完全に記憶された1フレームに対し時間t0=0であることに関連しては正しい。次にフレームフィルタリングプロセスが直ちに始まり、MAC+RISC CPU1に並列して次のフレームの受信プロセスを実行する(パイプライン動作)。
【0057】
以下でネットワーク管理機能の能力を説明する。
この発明に従ったモジュールに基づいたスイッチアーキテクチャは、管理情報ベース(MIB)にアクセス可能な簡易ネットワーク管理プロトコル(SNMP)を通して、たとえば図2の参照符号8によって示されたいずれかのポートのMAC+RISC CPU1でユーザデータプロトコル/インターネットプロトコル(UDP/IP)および簡易ネットワーク管理プロトコルを実装することによって、公衆内部情報にアクセスする能力をもたらす。インターフェイスではSNMPプロトコルがこの情報にアクセスするのに使用される。
【0058】
内部SNMP関連のトラフィックが、スイッチのバックプレーン帯域幅のあまりにも多くの部分を占有し、その結果性能が低下する、すなわち待ち時間、リレー速度などが増大することを避けるために、代わりにダイレクトメモリインターフェイス(DMI)2の共有メモリバスを使用することができる。このDMI2は別の、たとえば16ビットのバスを与え、各々のCPUのローカルメモリ、すなわちDRAM3、EPROM6およびDPRAM4に記憶されたデータの交換を可能にする。
【0059】
さらに、スイッチサービス内でポートに特定の故障が生じた場合に、このアプローチではなおも、MAC+RISC CPU1のモニタリングにより、それぞれの故障ポートに関するステータス/エラー情報を入手することが可能であり、これは、たとえばバックプレーンの混合トラフィックおよびステータス情報の解については作用しない。
【図面の簡単な説明】
【図1】この発明に従った1ポートの通信モジュールの機能ブロック図を示す。
【図2】この発明に従った典型的な1ポートの通信モジュールの例として相互作用する機能ソフトウェア要素のブロックを示す。
【図3】蓄積交換分配論理のブロック図を示す。
【図4】この発明に従った蓄積交換ストラテジの配置の原理を視覚化した図である(既に説明)。
【図5】先行技術に従って、共有メモリを使用して入来データフレームを処理、転送するための集中型構造を示す(既に説明)。
【図6】独立したサブユニットを含む先行技術に従った分配アーキテクチャイーサネット(R)スイッチの配置を示す(既に説明)。
【図7】先行技術に従ったクロスバースイッチマトリックスを介したポイントツーポイント接続のための特定用途向けICに基づいたイーサネット(R)スイッチの配置を示す(既に説明)。
Claims (15)
- 高速イーサネット(R)スイッチを設計するためのモジュラおよびスケーラブル構成であって、イーサネット(R)スイッチ装置は、共通の分配バス(10)にアクセスするための複数の個々にプログラマブルな1ポートの通信モジュールとして実装されることを特徴とする、モジュラおよびスケーラブル構成。
- 各々の1ポートの通信モジュールは、縮小命令セットコントローラとして組織されたプログラマブルなマイクロコントローラを含むイーサネット(R)媒体アクセス装置(MAC+RISC CPU 1)と、特定の前記1ポートの通信モジュールに到達したイーサネット(R)データフレームのリアルタイム処理およびアドレス指定された宛先ポートへの転送を可能にするデータフレーム分配論理(5)とを含む、請求項1に記載の高速イーサネット(R)スイッチの設計の構成。
- 各々の1ポートの通信モジュールは、一方で前記プログラマブルなマイクロコントローラ(1)を含み、他方で前記データフレーム分配論理(5)と協働するように配置されたデュアルポートフレームバッファ(4)を含み、受信された有効なデータフレームは、少なくとも前記フレームバッファ(4)の転送情報(CAMベクトル)に関して更新され、前記データ分配バス(10)を介した転送のために有効にされる、請求項2に記載の高速イーサネット(R)スイッチの設計の構成。
- 仲裁論理(9)は、前記1ポートの通信モジュールの各々に分散して与えられ、前記データフレーム分配論理(5)のそれぞれ1つに関連付けられ、ポートのナンバリングまたは識別に基づいた公平な仲裁および制御信号方式に従って有効なデータフレームの前記データ分配バス(10)へのアクセスを与える、請求項3に記載の高速イーサネット(R)スイッチの設計の構成。
- 前記プログラマブルなマイクロコントローラは、インターフェイス装置を介した個々のプログラミングのためにアクセス可能である、請求項2に記載の高速イーサネット(R)スイッチの設計の構成。
- 前記インターフェイス装置はRS−232インターフェイスである、請求項5に記載の高速イーサネット(R)スイッチの設計の構成。
- ダイレクトメモリインターフェイス(DMI2)は、直接のメモリツーメモリ動作および/または前記データフレーム分配論理(5)または前記データバス(10)内の故障の場合の管理データおよび/またはステータス情報の交換のために、DRAM(3)に関連して与えられる、請求項2に記載の高速イーサネット(R)スイッチの設計の構成。
- 蓄積交換方式に従ってイーサネット(R)データフレームを分配するための方法であって、内部データフレームの分配のために組織された個々にプログラマブルな1ポートの通信モジュールのモジュラおよびスケーラブル構成を実装し、各々のポートは、データフレームを受信し、記憶し、その完全性について検査した後、ポートのナンバリングまたは識別に基づいた公平な仲裁方式に従って、高速データ分配バスへのアクセスについて競合し、次にそれぞれのデータフレームを、規定された数のデータフレームサイクルで少なくとも1つの出力ポートに転送し、出力ポートは、その出力バッファのステータスによって、前記それぞれの転送されたデータフレームを受取るか捨てるかを独立して決定することを特徴とする、蓄積交換方式に従ってイーサネット(R)データフレームを分配するための方法。
- 前記規定された数のデータフレームサイクルは、それぞれの前記1ポートの通信モジュールによって同時にサービスされる出力ポートの数にかかわらず、1および1のみであることを特徴とする、請求項8に記載の方法。
- 前記1ポートの通信モジュール内で受信されたデータフレームは、OSI層2(MAC層)に対して行なわれる縮小命令セット制御プロセスによって少なくとも帯域幅、フレームのサイズおよびフレームのアドレスに関してフィルタリングすることによってリアルタイムで処理される、請求項8に記載の方法。
- 前記制御プロセスは、書換可能構成パラメータによって、そのプロセスでフィルタリングの量に関して変形可能であることを特徴とする、請求項10に記載の方法。
- 前記1ポートの通信モジュールの少なくとも1つは、トラフィックモニタリングの動作の前および/または動作中に特定の構成テーブルを専用に用いることができ、それによりあるデータフレームをトラフィック分析のためにフィルタリングおよび入手することが可能になることを特徴とする、請求項8に記載の方法。
- 予め定められた期間(tbd[ms])よりも短いいかなる必要とされる最大スイッチ待ち時間も、前記1ポートの通信モジュールの出力待ち行列サイズのみによって決定されることを特徴とする、先行する方法請求項のうちの少なくとも1つに記載の方法。
- 前記1ポートの通信モジュールの少なくとも1つは、少なくとも1つの管理/制御機能の実行のために構成されることを特徴とする、先行する方法請求項のうちの少なくとも1つに記載の方法。
- 前記少なくとも1つの管理/制御機能は、簡易ネットワーク管理プロトコル(SNMP)および/または管理情報ベース(MIB)によって実装され、いかなる1ポートの通信モジュールを介してもアクセス可能なそれぞれの適切なネットワークアドレスおよびアプリケーション層(OSI層7のためのシリーズ)を与えるイーサネット(R)スイッチ構成のインスタンスを表わすことを特徴とする、請求項14に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/EP2001/001007 WO2002062023A1 (en) | 2001-01-31 | 2001-01-31 | Modular and scalable switch and method for the distribution of fast ethernet data frames |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004518381A true JP2004518381A (ja) | 2004-06-17 |
JP3946145B2 JP3946145B2 (ja) | 2007-07-18 |
Family
ID=8164267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002561438A Expired - Fee Related JP3946145B2 (ja) | 2001-01-31 | 2001-01-31 | 高速イーサネット(登録商標)スイッチおよび高速イーサネット(登録商標)データフレームを分配するための方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7502375B2 (ja) |
EP (1) | EP1356640B1 (ja) |
JP (1) | JP3946145B2 (ja) |
AT (1) | ATE296007T1 (ja) |
CA (1) | CA2430964C (ja) |
DE (1) | DE60110934T2 (ja) |
ES (1) | ES2244557T3 (ja) |
WO (1) | WO2002062023A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016208511A (ja) * | 2015-04-20 | 2016-12-08 | ジーイー・アビエイション・システムズ・エルエルシー | ネットワーク・トラフィック・ポリシング・モジュールを動作させる方法および装置 |
JP7469885B2 (ja) | 2019-01-30 | 2024-04-17 | ザ・ボーイング・カンパニー | 1つ以上の判定要素を用いてデータコピーのクロスチェックを実行するための装置及び方法 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1306731C (zh) * | 2003-03-20 | 2007-03-21 | 中兴通讯股份有限公司 | 一种利用传输开销通道实现共享式数据通道的装置和方法 |
US7903555B2 (en) * | 2003-12-17 | 2011-03-08 | Intel Corporation | Packet tracing |
US20050281267A1 (en) * | 2004-06-22 | 2005-12-22 | Mcfadden Gordon | ATM switching protocol |
CN101010730B (zh) * | 2004-09-06 | 2011-07-27 | 松下电器产业株式会社 | 可扩展解码装置以及信号丢失补偿方法 |
US7747836B2 (en) * | 2005-03-08 | 2010-06-29 | Netapp, Inc. | Integrated storage virtualization and switch system |
CN101138174B (zh) * | 2005-03-14 | 2013-04-24 | 松下电器产业株式会社 | 可扩展解码装置和可扩展解码方法 |
JP5100380B2 (ja) * | 2005-06-29 | 2012-12-19 | パナソニック株式会社 | スケーラブル復号装置および消失データ補間方法 |
US8553684B2 (en) * | 2006-04-24 | 2013-10-08 | Broadcom Corporation | Network switching system having variable headers and addresses |
US7733781B2 (en) * | 2006-04-24 | 2010-06-08 | Broadcom Corporation | Distributed congestion avoidance in a network switching system |
US8234411B2 (en) * | 2010-09-02 | 2012-07-31 | Comcast Cable Communications, Llc | Providing enhanced content |
US20120099432A1 (en) * | 2010-10-20 | 2012-04-26 | Ceragon Networks Ltd. | Decreasing jitter in packetized communication systems |
US9602441B2 (en) | 2013-09-20 | 2017-03-21 | International Business Machines Corporation | Virtual stacking of switches |
CN110611624A (zh) * | 2018-06-15 | 2019-12-24 | 上海仪电(集团)有限公司中央研究院 | 一种基于fpga的海量行情数据加速系统及加速方法 |
RU187641U1 (ru) * | 2018-11-28 | 2019-03-14 | Общество с ограниченной ответственностью "БУЛАТ" | Ethernet коммутатор |
BE1027224B1 (de) * | 2019-04-24 | 2020-11-23 | Phoenix Contact Gmbh & Co | Modularer Switch zum Einsatz in einem Datenübertragungs- und Steuerungssystem |
US11436172B2 (en) * | 2020-09-16 | 2022-09-06 | Hughes Network Systems, Llc | Data frame interface network device |
CN112436948B (zh) * | 2020-11-12 | 2023-04-18 | 中国铁道科学研究院集团有限公司 | 基于tsn的列车以太网卡及数据收发方法 |
CN113452725B (zh) * | 2021-08-31 | 2021-12-10 | 腾讯科技(深圳)有限公司 | 报文过滤信息生成方法及装置 |
CN114584868B (zh) * | 2022-02-12 | 2023-07-18 | 国网宁夏电力有限公司电力科学研究院 | 数据中心光电混合架构升级方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH081632B2 (ja) | 1988-04-28 | 1996-01-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 共有バスを有するデータ処理システムおよびその優先度決定回路 |
US5742760A (en) * | 1992-05-12 | 1998-04-21 | Compaq Computer Corporation | Network packet switch using shared memory for repeating and bridging packets at media rate |
US5448564A (en) * | 1994-01-31 | 1995-09-05 | Advanced Micro Devices, Inc. | Modular architecture for fast-packet network |
US5521913A (en) * | 1994-09-12 | 1996-05-28 | Amber Wave Systems, Inc. | Distributed processing ethernet switch with adaptive cut-through switching |
FR2739509A1 (fr) | 1995-10-02 | 1997-04-04 | Canon Kk | Procedes, appareils et systeme de transmission de donnees numeriques |
US5781549A (en) | 1996-02-23 | 1998-07-14 | Allied Telesyn International Corp. | Method and apparatus for switching data packets in a data network |
US5793764A (en) | 1996-03-12 | 1998-08-11 | International Business Machines Corporation | LAN switch with distributed copy function |
US5790545A (en) * | 1996-03-14 | 1998-08-04 | Motorola Inc. | Efficient output-request packet switch and method |
GB9605367D0 (en) | 1996-03-14 | 1996-05-15 | Nat Grid Comp Plc | Switchgear device |
EP0853406A3 (en) | 1997-01-06 | 2001-02-21 | Compaq Computer Corporation | Management of a computer network switched repeater |
JPH11298513A (ja) | 1998-04-10 | 1999-10-29 | Omron Corp | データ伝送システム |
US6717910B1 (en) | 1998-09-30 | 2004-04-06 | Stmicroelectronics, Inc. | Method and apparatus for controlling network data congestion |
US6621818B1 (en) | 1998-10-19 | 2003-09-16 | Texas Instruments Incorporated | Ring configuration for network switches |
CN1310478C (zh) * | 1999-02-23 | 2007-04-11 | 阿尔卡塔尔互联网运行公司 | 具有独立协议堆栈体系结构的多业务网络交换机 |
-
2001
- 2001-01-31 EP EP01273552A patent/EP1356640B1/en not_active Expired - Lifetime
- 2001-01-31 JP JP2002561438A patent/JP3946145B2/ja not_active Expired - Fee Related
- 2001-01-31 AT AT01273552T patent/ATE296007T1/de not_active IP Right Cessation
- 2001-01-31 ES ES01273552T patent/ES2244557T3/es not_active Expired - Lifetime
- 2001-01-31 DE DE60110934T patent/DE60110934T2/de not_active Expired - Lifetime
- 2001-01-31 CA CA2430964A patent/CA2430964C/en not_active Expired - Fee Related
- 2001-01-31 US US10/470,961 patent/US7502375B2/en not_active Expired - Fee Related
- 2001-01-31 WO PCT/EP2001/001007 patent/WO2002062023A1/en active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016208511A (ja) * | 2015-04-20 | 2016-12-08 | ジーイー・アビエイション・システムズ・エルエルシー | ネットワーク・トラフィック・ポリシング・モジュールを動作させる方法および装置 |
JP7469885B2 (ja) | 2019-01-30 | 2024-04-17 | ザ・ボーイング・カンパニー | 1つ以上の判定要素を用いてデータコピーのクロスチェックを実行するための装置及び方法 |
Also Published As
Publication number | Publication date |
---|---|
ATE296007T1 (de) | 2005-06-15 |
EP1356640B1 (en) | 2005-05-18 |
WO2002062023A8 (en) | 2004-05-13 |
WO2002062023A1 (en) | 2002-08-08 |
JP3946145B2 (ja) | 2007-07-18 |
US20040131073A1 (en) | 2004-07-08 |
CA2430964A1 (en) | 2002-08-08 |
CA2430964C (en) | 2010-09-28 |
DE60110934T2 (de) | 2006-04-27 |
DE60110934D1 (de) | 2005-06-23 |
ES2244557T3 (es) | 2005-12-16 |
EP1356640A1 (en) | 2003-10-29 |
US7502375B2 (en) | 2009-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3946145B2 (ja) | 高速イーサネット(登録商標)スイッチおよび高速イーサネット(登録商標)データフレームを分配するための方法 | |
US20220214975A1 (en) | System and method for facilitating efficient address translation in a network interface controller (nic) | |
US6405258B1 (en) | Method and apparatus for controlling the flow of data frames through a network switch on a port-by-port basis | |
US7843816B1 (en) | Systems and methods for limiting low priority traffic from blocking high priority traffic | |
TWI482460B (zh) | 網路處理器單元及其相關方法 | |
US7298739B1 (en) | System and method for communicating switch fabric control information | |
EP1810466B1 (en) | Directional and priority based flow control between nodes | |
US7924708B2 (en) | Method and apparatus for flow control initialization | |
US6563790B1 (en) | Apparatus and method for modifying a limit of a retry counter in a network switch port in response to exerting backpressure | |
US7304987B1 (en) | System and method for synchronizing switch fabric backplane link management credit counters | |
US7356628B2 (en) | Packet switch with multiple addressable components | |
US7251219B2 (en) | Method and apparatus to communicate flow control information in a duplex network processor system | |
US20070118677A1 (en) | Packet switch having a crossbar switch that connects multiport receiving and transmitting elements | |
US20040260829A1 (en) | Manipulating data streams in data stream processors | |
JP2002533994A (ja) | データ交換方法およびその装置 | |
US20110085567A1 (en) | Method of data delivery across a network | |
US20040105384A1 (en) | Event-driven flow control for a very high-speed switching node | |
US7079538B2 (en) | High-speed router | |
US6636510B1 (en) | Multicast methodology and apparatus for backpressure-based switching fabric | |
JP2001285364A (ja) | スイッチング装置とその方法 | |
JP3394504B2 (ja) | 並列スイッチングエンジン中で、パケット順序の完全性を維持する方法および装置 | |
US20060256793A1 (en) | Efficient multi-bank buffer management scheme for non-aligned data | |
US6356548B1 (en) | Pooled receive and transmit queues to access a shared bus in a multi-port switch asic | |
US6725270B1 (en) | Apparatus and method for programmably modifying a limit of a retry counter in a network switch port in response to exerting backpressure | |
RU2257678C2 (ru) | Модульный масштабируемый коммутатор и способ распределения кадров в сети быстрого ethernet |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060912 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060920 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070320 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070410 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130420 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140420 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |