JP2002533994A - データ交換方法およびその装置 - Google Patents
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Abstract
(57)【要約】
情報のパケットを取り扱うためのデータスイッチが、入力トラフィックマネージャと、入口ルータと、メモリレスサイクリックスイッチファブリックと、出口ルータと、出力トラフィックマネージャとを備え、すべてがスイッチコントローラの制御下で作用する。各入口ルータは、各出力トラフィックマネージャと各メッセージプライオリティに１つ仮想出力バッファのセットを含む。各データパケットまたはセルは、到着すると、出力トラフィックマネージャのアドレスとそのメッセージプライオリティを識別するために検査される。スイッチコントローラは、第１のアービトレーションおよび選択プロセスを用いて、スイッチンファブリックを通る次のセルの通過をスケジューリングし、入口ルータは、第２のアービトレーションおよび選択プロセスを用いて、スイッチファブリックの転送において使用するための適切な仮想出力キューを選択する。
Description
【０００１】 （技術分野） 本発明は、多数の入力源からアプリケーションデータを引き出し、それを多数
の宛先出力およびデータ交換を行うための装置にルーティングするデータ交換方
法に関する。
の宛先出力およびデータ交換を行うための装置にルーティングするデータ交換方
法に関する。
【０００２】 （背景技術） このような概念の一般論では、入力ポートに到着するデータが、ノンブロッキ
ング型クロスバースイッチを介して出力ポートにルーティングされる。入力Ｎが
出力Ｍにデータを転送するために、スイッチがＮとＭの間に「接続」を確立する
。接続は、一般に、データ転送の持続時間中維持され、その時点で接続が切られ
、出力が別の入力へ接続されてよい。データは、通常、「セル」で転送される。
ング型クロスバースイッチを介して出力ポートにルーティングされる。入力Ｎが
出力Ｍにデータを転送するために、スイッチがＮとＭの間に「接続」を確立する
。接続は、一般に、データ転送の持続時間中維持され、その時点で接続が切られ
、出力が別の入力へ接続されてよい。データは、通常、「セル」で転送される。
【０００３】 多数の出力ポートを求めて競い合う入力が多数あるため、競合の可能性が生じ
る。出力ポートは、複数の入力間で共有されなければならないリソースであると
みなすことができる。つまり、ある特定の入力がある特定の出力と接続できない
場合があり、これはその出力がすでに使用中であり、すなわち、すでに別のポー
トに接続されているためである。また、２つ以上の入力が同じ出力への接続を要
求する場合もありうる。いずれの場合にせよ、結果的には、関係するリソースが
利用可能になるまで、セルまたはデータプロダクトをキューに入れる（バッファ
に保留する）必要がある。
る。出力ポートは、複数の入力間で共有されなければならないリソースであると
みなすことができる。つまり、ある特定の入力がある特定の出力と接続できない
場合があり、これはその出力がすでに使用中であり、すなわち、すでに別のポー
トに接続されているためである。また、２つ以上の入力が同じ出力への接続を要
求する場合もありうる。いずれの場合にせよ、結果的には、関係するリソースが
利用可能になるまで、セルまたはデータプロダクトをキューに入れる（バッファ
に保留する）必要がある。
【０００４】 セルは、スイッチのいくつかの領域、すなわち、入力、出力および中央に格納
できる。ほとんどのスイッチでは、３つすべての組み合わせが用いられている。
一般に、出力バッファリングが、トラフィックシェーピング、すなわちスイッチ
からセルを解放するプロファイルを取り扱うために最も有効な方法を提供すると
考えられている。しかしながら、出力バッファリングにより、バッファを作成す
るために使用される実際の記憶装置への要求が厳しくなる。これは、バッファが
複数の入力間で共有されるためであり、言い換えれば、記憶装置は非常に高い性
能を備えるものでなければならない。したがって、非常に速いデータ転送速度で
は、現在の技術により出力バッファの使用が制限される。
できる。ほとんどのスイッチでは、３つすべての組み合わせが用いられている。
一般に、出力バッファリングが、トラフィックシェーピング、すなわちスイッチ
からセルを解放するプロファイルを取り扱うために最も有効な方法を提供すると
考えられている。しかしながら、出力バッファリングにより、バッファを作成す
るために使用される実際の記憶装置への要求が厳しくなる。これは、バッファが
複数の入力間で共有されるためであり、言い換えれば、記憶装置は非常に高い性
能を備えるものでなければならない。したがって、非常に速いデータ転送速度で
は、現在の技術により出力バッファの使用が制限される。
【０００５】 本発明の目的は、データスイッチを介して情報のパケットをより効率的に取り
扱うためのデータ交換方法およびその装置を提供することである。
扱うためのデータ交換方法およびその装置を提供することである。
【０００６】 （発明の開示） 本発明の第１の態様によれば、すべてがスイッチコントローラの制御下にある
入力トラフィックコントローラと、入口ルータと、メモリレスサイクリックスイ
ッチファブリックと、出口ルータと、出力トラフィックコントローラとを具備す
るデータスイッチであり、データスイッチに接続される各入力ラインが、入力ラ
インプロトコル情報パケットをデータスイッチ宛先ルータを規定するヘッダをも
つ固定長セルに変換するように調整されたトラフィックコントローラと、各入口
ルータがトラフィックコントローラのグループに助力するように調整されたメッ
セージプライオリティ情報をもつ出力トラフィックコントローラで終端するよう
に相互接続されたデータスイッチを介して情報のパケットを取り扱う方法であっ
て、入口ルータが各入力ラインに１つある入力バッファのセットと、データスイ
ッチからの各出力トラフィックコントローラに１つある仮想出力キューバッファ
のセットとを含み、トラフィックコントローラからセルが到着すると、入口ルー
タがセルヘッダを検査して、それを適切な仮想出力キューに配置し、宛先トラフ
ィックコントローラアドレスと、データスイッチコントローラに渡されるメッセ
ージプライオリティコードからなる転送メッセージの要求を発生し、スイッチコ
ントローラが、第１のアービトレーションプロセスに応じて、各スイッチファブ
リックサイクルごとに特定の入口ルータを特定の出口ルータに相互接続すること
により、スイッチファブリックでのセルの通過をスケジューリングし、入口ルー
タが、適切な仮想出力キューから、第２のアービトレーションプロセスに応じて
適切な出力トラフィックコントローラにデータスイッチで通過させるためのキュ
ーの先頭にあるセルを選択することを特徴とする方法が提供される。
入力トラフィックコントローラと、入口ルータと、メモリレスサイクリックスイ
ッチファブリックと、出口ルータと、出力トラフィックコントローラとを具備す
るデータスイッチであり、データスイッチに接続される各入力ラインが、入力ラ
インプロトコル情報パケットをデータスイッチ宛先ルータを規定するヘッダをも
つ固定長セルに変換するように調整されたトラフィックコントローラと、各入口
ルータがトラフィックコントローラのグループに助力するように調整されたメッ
セージプライオリティ情報をもつ出力トラフィックコントローラで終端するよう
に相互接続されたデータスイッチを介して情報のパケットを取り扱う方法であっ
て、入口ルータが各入力ラインに１つある入力バッファのセットと、データスイ
ッチからの各出力トラフィックコントローラに１つある仮想出力キューバッファ
のセットとを含み、トラフィックコントローラからセルが到着すると、入口ルー
タがセルヘッダを検査して、それを適切な仮想出力キューに配置し、宛先トラフ
ィックコントローラアドレスと、データスイッチコントローラに渡されるメッセ
ージプライオリティコードからなる転送メッセージの要求を発生し、スイッチコ
ントローラが、第１のアービトレーションプロセスに応じて、各スイッチファブ
リックサイクルごとに特定の入口ルータを特定の出口ルータに相互接続すること
により、スイッチファブリックでのセルの通過をスケジューリングし、入口ルー
タが、適切な仮想出力キューから、第２のアービトレーションプロセスに応じて
適切な出力トラフィックコントローラにデータスイッチで通過させるためのキュ
ーの先頭にあるセルを選択することを特徴とする方法が提供される。
【０００７】 本発明の第２の態様によれば、すべてがスイッチコントローラの制御下にある
入力トラフィックコントローラと、入口ルータと、メモリレスサイクリックスイ
ッチファブリックと、出口ルータと、出力トラフィックコントローラとを具備す
るデータスイッチであり、データスイッチに接続される各入力ラインが、入力ラ
インプロトコル情報パケットをデータスイッチ宛先ルータを規定するヘッダをも
つ固定長セルに変換するように調整されたトラフィックコントローラと、各入口
ルータがトラフィックコントローラのグループに助力するように調整されたメッ
セージプライオリティ情報をもつ出力トラフィックコントローラで終端するよう
に相互接続された情報のパケットを取り扱うデータスイッチであって、入口ルー
タが各入力ラインに１つある入力バッファのセットと、データスイッチからの各
出力トラフィックコントローラに１つある仮想出力キューバッファのセットとを
含み、トラフィックコントローラからセルが到着すると、入口ルータがセルヘッ
ダを検査して、それを適切な仮想出力キューに配置し、宛先トラフィックコント
ローラアドレスと、データスイッチコントローラに渡されるメッセージプライオ
リティコードからなる転送メッセージの要求を発生し、スイッチコントローラが
、第１のアービトレーションプロセスに応じて、各スイッチファブリックサイク
ルごとに特定の入口ルータを特定の出口ルータに相互接続することにより、スイ
ッチファブリックでのセルの通過をスケジューリングし、入口ルータが、適切な
仮想出力キューから、第２のアービトレーションプロセスに応じて適切な出力ト
ラフィックコントローラにデータスイッチで通過させるためのキューの先頭にあ
るセルを選択することを特徴とするデータスイッチが提供される。
入力トラフィックコントローラと、入口ルータと、メモリレスサイクリックスイ
ッチファブリックと、出口ルータと、出力トラフィックコントローラとを具備す
るデータスイッチであり、データスイッチに接続される各入力ラインが、入力ラ
インプロトコル情報パケットをデータスイッチ宛先ルータを規定するヘッダをも
つ固定長セルに変換するように調整されたトラフィックコントローラと、各入口
ルータがトラフィックコントローラのグループに助力するように調整されたメッ
セージプライオリティ情報をもつ出力トラフィックコントローラで終端するよう
に相互接続された情報のパケットを取り扱うデータスイッチであって、入口ルー
タが各入力ラインに１つある入力バッファのセットと、データスイッチからの各
出力トラフィックコントローラに１つある仮想出力キューバッファのセットとを
含み、トラフィックコントローラからセルが到着すると、入口ルータがセルヘッ
ダを検査して、それを適切な仮想出力キューに配置し、宛先トラフィックコント
ローラアドレスと、データスイッチコントローラに渡されるメッセージプライオ
リティコードからなる転送メッセージの要求を発生し、スイッチコントローラが
、第１のアービトレーションプロセスに応じて、各スイッチファブリックサイク
ルごとに特定の入口ルータを特定の出口ルータに相互接続することにより、スイ
ッチファブリックでのセルの通過をスケジューリングし、入口ルータが、適切な
仮想出力キューから、第２のアービトレーションプロセスに応じて適切な出力ト
ラフィックコントローラにデータスイッチで通過させるためのキューの先頭にあ
るセルを選択することを特徴とするデータスイッチが提供される。
【０００８】 本発明は、さまざまな特徴とともに、添付の図面を組み合わせて読み取る以下
の記載からより容易に理解されよう。
の記載からより容易に理解されよう。
【０００９】 （実施形態の詳細な説明） 以下、図１を参照すると、同図にデータスイッチの一般的な概念が示されてい
る。データスイッチＳＷの入力ポートＩＰ１〜ＩＰｎのそれぞれに、入力Ｎ１〜
Ｎｎが接続される。スイッチには、出力Ｍ１〜Ｍｎのそれぞれに接続された出力
ポートＯＰ１〜ＯＰｎがある。
る。データスイッチＳＷの入力ポートＩＰ１〜ＩＰｎのそれぞれに、入力Ｎ１〜
Ｎｎが接続される。スイッチには、出力Ｍ１〜Ｍｎのそれぞれに接続された出力
ポートＯＰ１〜ＯＰｎがある。
【００１０】 インテリジェント分散スケジューリングメカニズムでは、出力バッファ型スイ
ッチのトラフィックシェーピング効率と同じものを満たす入力バッファ型スイッ
チを形成できる。入力バッファの使用はいくつかの理由で好ましい。入力バッフ
ァリングは、比較的性能が低く、したがって安価のものとなる小型のバッファで
足りる。
ッチのトラフィックシェーピング効率と同じものを満たす入力バッファ型スイッ
チを形成できる。入力バッファの使用はいくつかの理由で好ましい。入力バッフ
ァリングは、比較的性能が低く、したがって安価のものとなる小型のバッファで
足りる。
【００１１】 入力でセルがキューに入れられる場合、ヘッドオブライン（ＨＯＬ）ブロッキ
ング現象により競合の可能性が生じる。これは、一般に、先入れ先出し（ＦＩＦ
Ｏ）キューメカニズムが使用される場合に起こる。ＦＩＦＯは、キューの先頭に
セルを入れ、このセルは、スイッチを介して伝送するために選択可能な唯一のセ
ルである。ここで、キューの先頭にセルｃ１、その次にセルｃ２、最後にセルｃ
３となるように格納され、セルｃ１はポートＮを目指し、セルｃ２はポートＮ＋
１を目指す３つのセルｃ１、ｃ２、ｃ３が入力ポートにある場合を考える。ポー
トＮはポートＮ−１にすでに接続されているため、ｃ１は交換できないが、ポー
トＮ＋１は接続されていないため、ｃ２は実際に伝送可能である。しかしながら
、ｃ２は、ＨＯＬ、すなわちｃ１によりブロックされているため、ＦＩＦＯから
取り出すことができない。ＨＯＬブロッキングの解決策へのインテリジェントア
プローチとして、仮想出力キュー（ＶＯＱ）の概念がある。ＶＯＱを用いると、
セルは、要求する出力宛先に直接マッピングを行うキューに入力で分けられる。
したがって、セルは、入力で保持される出力キュー、すなわち仮想出力キューで
効率的に記述される。セルは、この時点で出力宛先の点からみて分けられている
ため、ＨＯＬ現象によりブロックされることはなくなる。
ング現象により競合の可能性が生じる。これは、一般に、先入れ先出し（ＦＩＦ
Ｏ）キューメカニズムが使用される場合に起こる。ＦＩＦＯは、キューの先頭に
セルを入れ、このセルは、スイッチを介して伝送するために選択可能な唯一のセ
ルである。ここで、キューの先頭にセルｃ１、その次にセルｃ２、最後にセルｃ
３となるように格納され、セルｃ１はポートＮを目指し、セルｃ２はポートＮ＋
１を目指す３つのセルｃ１、ｃ２、ｃ３が入力ポートにある場合を考える。ポー
トＮはポートＮ−１にすでに接続されているため、ｃ１は交換できないが、ポー
トＮ＋１は接続されていないため、ｃ２は実際に伝送可能である。しかしながら
、ｃ２は、ＨＯＬ、すなわちｃ１によりブロックされているため、ＦＩＦＯから
取り出すことができない。ＨＯＬブロッキングの解決策へのインテリジェントア
プローチとして、仮想出力キュー（ＶＯＱ）の概念がある。ＶＯＱを用いると、
セルは、要求する出力宛先に直接マッピングを行うキューに入力で分けられる。
したがって、セルは、入力で保持される出力キュー、すなわち仮想出力キューで
効率的に記述される。セルは、この時点で出力宛先の点からみて分けられている
ため、ＨＯＬ現象によりブロックされることはなくなる。
【００１２】 また、アドレスのサービス品質（ＱｏＳ）の問題もある。入力源が異なれば、
データの伝送方法の点での要求も異なってくる。例えば、音声データでは非常に
厳密に制御された伝送サービスが保証されなければならないが、コンピュータデ
ータの取り扱いに関しては、より緩和されたものであってよい。これらの要求に
対応するために、プライオリティの概念が利用可能である。スイッチのデータ処
理方法を変更するプライオリティレベルをデータに備える。例えば、要求する行
先がともに同じ出力である異なるＶＯＱにある２つのセルｃ１およびｃ２につい
て考えてみる。いずれを選択することも可能であるが、１つのみしか伝送できな
い。「最高位」のプライオリティをもつセルが選択される。このような決定プロ
セスを「アービトレーション」という。アービトレーションプロセスにおいて一
要因となりえるのは、プライオリティだけではない。別の例では、ＶＯＱの長さ
が監視され、それらが決定要因として用いられる。また、スイッチの高速化およ
び大型化が進めば、アービトレーションへのさらにインテリジェントなアプロー
チの探求が必要となることに留意されたい。理想的な解決策として、スイッチを
介してコアから入力へ戻るまでアービトレーションのレベルが存在する分散アー
ビトレーションメカニズムがある。このようなメカニズムを用いると、最も厳し
いサービス品質要求を満たすように、アービトレーションが非常に細かく調整可
能となる。バッファスイッチを用いると、システムは、セルを損失する危険性、
すなわちバッファオーバーフローの危険性を伴う。この問題を解消するために、
さらにはバッファの大きさを効率的に調節するために、スイッチでのバックプレ
ッシャフロー制御の概念が採用されてよい。バックプレッシャを用いると、出力
が、接続されている入力に対して、間もなく出力がいっぱいになり、セルの損失
が間近であることを知らせる。入力は、後退するか、またはセルの送信速度を遅
くするため、セル損失の危険性が低減されるか、または完全になくなる。
データの伝送方法の点での要求も異なってくる。例えば、音声データでは非常に
厳密に制御された伝送サービスが保証されなければならないが、コンピュータデ
ータの取り扱いに関しては、より緩和されたものであってよい。これらの要求に
対応するために、プライオリティの概念が利用可能である。スイッチのデータ処
理方法を変更するプライオリティレベルをデータに備える。例えば、要求する行
先がともに同じ出力である異なるＶＯＱにある２つのセルｃ１およびｃ２につい
て考えてみる。いずれを選択することも可能であるが、１つのみしか伝送できな
い。「最高位」のプライオリティをもつセルが選択される。このような決定プロ
セスを「アービトレーション」という。アービトレーションプロセスにおいて一
要因となりえるのは、プライオリティだけではない。別の例では、ＶＯＱの長さ
が監視され、それらが決定要因として用いられる。また、スイッチの高速化およ
び大型化が進めば、アービトレーションへのさらにインテリジェントなアプロー
チの探求が必要となることに留意されたい。理想的な解決策として、スイッチを
介してコアから入力へ戻るまでアービトレーションのレベルが存在する分散アー
ビトレーションメカニズムがある。このようなメカニズムを用いると、最も厳し
いサービス品質要求を満たすように、アービトレーションが非常に細かく調整可
能となる。バッファスイッチを用いると、システムは、セルを損失する危険性、
すなわちバッファオーバーフローの危険性を伴う。この問題を解消するために、
さらにはバッファの大きさを効率的に調節するために、スイッチでのバックプレ
ッシャフロー制御の概念が採用されてよい。バックプレッシャを用いると、出力
が、接続されている入力に対して、間もなく出力がいっぱいになり、セルの損失
が間近であることを知らせる。入力は、後退するか、またはセルの送信速度を遅
くするため、セル損失の危険性が低減されるか、または完全になくなる。
【００１３】 このような仕様で、高速高性能ディジタル通信が要求されるあらゆる領域にお
いて使用するための高速ディジタルスイッチが提供される。通常、この定義は、
少なくともデータ通信セクタとクラスタコンピューティングセクタに及ぶ。
いて使用するための高速ディジタルスイッチが提供される。通常、この定義は、
少なくともデータ通信セクタとクラスタコンピューティングセクタに及ぶ。
【００１４】 図２にブロック図で示す本発明の実施形態は、広範囲のデータ交換の応用での
使用を意図したスイッチファブリックを主な対象としている。本発明はさまざま
な応用で使用されてよいが、本願明細書の以下の記載では、データ通信環境にの
み焦点をあてる。
使用を意図したスイッチファブリックを主な対象としている。本発明はさまざま
な応用で使用されてよいが、本願明細書の以下の記載では、データ通信環境にの
み焦点をあてる。
【００１５】 以下、図２を参照すると、主な特徴は、データスイッチＳＷである。入口トラ
フィックマネージャユニットＩＴＭ０〜ＩＴＭｎからスイッチに入力が送られる
。各入口トラフィックマネージャは、それぞれに接続された１以上の入力ライン
エンドデバイス（ＩＬＥ）を備えるものであってよい。出口トラフィックマネー
ジャユニットＥＴＭ０〜ＥＴＭｎにより、出口ラインエンドデバイス（ＥＬＥ）
にスイッチＳＷからの出力が接続される。
フィックマネージャユニットＩＴＭ０〜ＩＴＭｎからスイッチに入力が送られる
。各入口トラフィックマネージャは、それぞれに接続された１以上の入力ライン
エンドデバイス（ＩＬＥ）を備えるものであってよい。出口トラフィックマネー
ジャユニットＥＴＭ０〜ＥＴＭｎにより、出口ラインエンドデバイス（ＥＬＥ）
にスイッチＳＷからの出力が接続される。
【００１６】 トラフィックマネージャユニット（ＩＴＭおよびＥＴＭ）により、競合バッフ
ァリング、入口トラフィックポリシング、アドレス変換（入口および出口）およ
びルーティング（入口）、トラフィックシェーピング（入口または出口）、トラ
フィック統計の収集およびラインレベル診断など、スイッチにおいてプロトコル
固有の処理が行われる。また、トラフィックマネージャユニット内には、何らか
のセグメンテーション・リアセンブリ機能があってもよい。ラインエンドデバイ
ス（ＩＬＥおよびＥＬＥ）は、全二重デバイスであり、スイッチポートの物理イ
ンタフェースを提供する。通常、ラインエンドデバイスは、速度がＯＣ−３〜Ｏ
Ｃ−４８の範囲、または１０／１００の速度およびギガビットイーサネット（登 録商標）の同期転送モードで動作する。
ァリング、入口トラフィックポリシング、アドレス変換（入口および出口）およ
びルーティング（入口）、トラフィックシェーピング（入口または出口）、トラ
フィック統計の収集およびラインレベル診断など、スイッチにおいてプロトコル
固有の処理が行われる。また、トラフィックマネージャユニット内には、何らか
のセグメンテーション・リアセンブリ機能があってもよい。ラインエンドデバイ
ス（ＩＬＥおよびＥＬＥ）は、全二重デバイスであり、スイッチポートの物理イ
ンタフェースを提供する。通常、ラインエンドデバイスは、速度がＯＣ−３〜Ｏ
Ｃ−４８の範囲、または１０／１００の速度およびギガビットイーサネット（登 録商標）の同期転送モードで動作する。
【００１７】 スイッチＳＷにより、トラフィックマネージャにより提供されるルーティング
情報に基づいてトラフィックマネージャ間でアプリケーション独立かつ無損失に
データが伝送され、スイッチコントロールＳＣにより決定される接続割り当て方
針が提供される。これにより、接続管理、スイッチレベル診断、統計収集および
冗長管理などのスイッチの全体機能が制御される。
情報に基づいてトラフィックマネージャ間でアプリケーション独立かつ無損失に
データが伝送され、スイッチコントロールＳＣにより決定される接続割り当て方
針が提供される。これにより、接続管理、スイッチレベル診断、統計収集および
冗長管理などのスイッチの全体機能が制御される。
【００１８】 上述したスイッチングシステムは、入力キューノンブロッキング型クロスバー
アーキテクチャに基づいたものである。適切なバッファリング、階層型フロー制
御、および分散型スケジューリングおよびアービトレーションプロセスを組み合
わせることにより、無損失で効率的かつ高性能のスイッチング能力が得られる。
入口機能および出口機能は、図面の両側にそれぞれ別々に示されていることに留
意されたい。実際には、トラフィックマネージャユニット、ラインエンドデバイ
スの入口および出口ポートは、全二重のものであると考えてよい。
アーキテクチャに基づいたものである。適切なバッファリング、階層型フロー制
御、および分散型スケジューリングおよびアービトレーションプロセスを組み合
わせることにより、無損失で効率的かつ高性能のスイッチング能力が得られる。
入口機能および出口機能は、図面の両側にそれぞれ別々に示されていることに留
意されたい。実際には、トラフィックマネージャユニット、ラインエンドデバイ
スの入口および出口ポートは、全二重のものであると考えてよい。
【００１９】 図３は、本発明の一実施形態によるスイッチの基本的なアーキテクチャを示す
図である。上述した入口トラフィックマネージャユニットＩＴＭは、データスト
リームを多数の入口ルータＳＲＩ０〜ＳＲＩｐに接続する。これらのルータは、
スイッチコントローラＳＭにより制御されるスイッチングマトリックスＳＣＭに
接続される。スイッチングマトリックスＳＣＭからのデータ出力は、出口ルータ
ＳＲＥ０〜ＳＲＥｐにより出口トラフィックマネージャユニットＥＴＭに送られ
る。
図である。上述した入口トラフィックマネージャユニットＩＴＭは、データスト
リームを多数の入口ルータＳＲＩ０〜ＳＲＩｐに接続する。これらのルータは、
スイッチコントローラＳＭにより制御されるスイッチングマトリックスＳＣＭに
接続される。スイッチングマトリックスＳＣＭからのデータ出力は、出口ルータ
ＳＲＥ０〜ＳＲＥｐにより出口トラフィックマネージャユニットＥＴＭに送られ
る。
【００２０】 入口側の入口ルータＳＲＩ０〜ＳＲＩｐは、入口トラフィックマネージャユニ
ットＩＴＭからデータストリームを収集し、スイッチングマトリックスＳＣＭ間
の接続をコントローラＳＭに要求し、コントローラＳＭが接続を許可してデータ
をスイッチングマトリックスＳＣＭに送信するまで、データパケットの列を作る
（「テンソル」と呼ぶ）。出口側では、出口ルータＳＲＥ０〜ＳＲＥｐは、デー
タパケットを関係するデータストリームにソートして、それらを適切な出口トラ
フィックマネージャユニットＥＴＭに送る。各入口および出口ルータは、ポイン
トツーポイントで共通するスイッチインタフェース上で２つのトラフィックマネ
ージャユニットと通信する。各インタフェースは、３２ビット幅（全二重）であ
り、５０ＭＨｚまたは１００ＭＨｚのいずれかで動作するものであってよい。共
通するインタフェースを介して、ルータは、ＡＴＭなどの５Ｇｂｓのセルベース
トラフィックまたはギガビットイーサネットなどの４Ｇｂｓのパケットベースト
ラフィックまでサポート可能である。これらの４Ｇｂｓまたは５Ｇｂｓのデータ
は、少量の外部メモリを共有する。
ットＩＴＭからデータストリームを収集し、スイッチングマトリックスＳＣＭ間
の接続をコントローラＳＭに要求し、コントローラＳＭが接続を許可してデータ
をスイッチングマトリックスＳＣＭに送信するまで、データパケットの列を作る
（「テンソル」と呼ぶ）。出口側では、出口ルータＳＲＥ０〜ＳＲＥｐは、デー
タパケットを関係するデータストリームにソートして、それらを適切な出口トラ
フィックマネージャユニットＥＴＭに送る。各入口および出口ルータは、ポイン
トツーポイントで共通するスイッチインタフェース上で２つのトラフィックマネ
ージャユニットと通信する。各インタフェースは、３２ビット幅（全二重）であ
り、５０ＭＨｚまたは１００ＭＨｚのいずれかで動作するものであってよい。共
通するインタフェースを介して、ルータは、ＡＴＭなどの５Ｇｂｓのセルベース
トラフィックまたはギガビットイーサネットなどの４Ｇｂｓのパケットベースト
ラフィックまでサポート可能である。これらの４Ｇｂｓまたは５Ｇｂｓのデータ
は、少量の外部メモリを共有する。
【００２１】 スイッチコントローラＳＭは、入口ルータから接続要求を引き出し、スイッチ
ングマトリックスＳＣＭに接続のセットを作成する。コントローラＳＭのアービ
トレーションメカニズムは、ルータへのサービスの公正さを維持しながら、スイ
ッチングＳＣＭの効率を最大にする。コントローラＳＭは、スイッチングマトリ
ックスＳＣＭに一対一（ユニキャスト）および一対全部（ブロードキャスト）接
続を構成することが可能である。コントローラＳＭは、スイッチングサイクルご
とに１回マトリックスＳＣＭに確立するのに最適な接続の組み合わせを選択する
。選択は、通常の動作の再開が可能になる前にラウンドロビン方式で満たされる
１つ（またはそれ以上）のバックプレッシャブロードキャスト要求により延期さ
れてよい。また、アービタは確率的なワークコンサービングアルゴリズムを用い
て、外部システムコントローラにより規定される情報によりスイッチングマトリ
ックスの帯域幅を各プライオリティに割り当てる。
ングマトリックスＳＣＭに接続のセットを作成する。コントローラＳＭのアービ
トレーションメカニズムは、ルータへのサービスの公正さを維持しながら、スイ
ッチングＳＣＭの効率を最大にする。コントローラＳＭは、スイッチングマトリ
ックスＳＣＭに一対一（ユニキャスト）および一対全部（ブロードキャスト）接
続を構成することが可能である。コントローラＳＭは、スイッチングサイクルご
とに１回マトリックスＳＣＭに確立するのに最適な接続の組み合わせを選択する
。選択は、通常の動作の再開が可能になる前にラウンドロビン方式で満たされる
１つ（またはそれ以上）のバックプレッシャブロードキャスト要求により延期さ
れてよい。また、アービタは確率的なワークコンサービングアルゴリズムを用い
て、外部システムコントローラにより規定される情報によりスイッチングマトリ
ックスの帯域幅を各プライオリティに割り当てる。
【００２２】 スイッチングマトリックスＳＣＭ自体は、多数のメモリレスのノンブロック型
マトリックスプレーンＳＣＭ１〜Ｎと、ルータとのインタフェースへの多数の埋
込型シリアルトランシーバとからなる。特定のスイッチにあるマトリックスプレ
ーンの数は、マトリックスに要求されるコアスループットに依存する。コアスル
ープットは、外部インタフェースのアグリゲートよりも大きいため、アービトレ
ーションサイクル中、インター・ルータ通信、コアヘッダオーバーヘッドおよび
最大限の接続が可能になる。このデバイスは、１６個のポートからなる２つのプ
レーンでパッケージングされ、これは他の数のプレーン／ポート数となるように
構成することもできる。ルータとスイッチングマトリックス間のデータ経路を含
む複数のシリアルリンクは、同時にスイッチングされるため、８Ｇｂｐｓの単一
の全二重ファットパイプとして作用する。スイッチングマトリックスは、「Ｎ×
Ｎ」ポートクロスバーデバイスとして構成可能である新規の特徴を備え、ここで
Ｎは４、８または１６であってよい。このような特徴により、パッケージあたり
のプレーン数が増加するため、コスト効率良く広範囲のシステムを実現できる。
例えば、第一世代チップセットを用いると、２０Ｇｂｓ〜８０Ｇｂｓ未満のシス
テムは容易に構成可能である。
マトリックスプレーンＳＣＭ１〜Ｎと、ルータとのインタフェースへの多数の埋
込型シリアルトランシーバとからなる。特定のスイッチにあるマトリックスプレ
ーンの数は、マトリックスに要求されるコアスループットに依存する。コアスル
ープットは、外部インタフェースのアグリゲートよりも大きいため、アービトレ
ーションサイクル中、インター・ルータ通信、コアヘッダオーバーヘッドおよび
最大限の接続が可能になる。このデバイスは、１６個のポートからなる２つのプ
レーンでパッケージングされ、これは他の数のプレーン／ポート数となるように
構成することもできる。ルータとスイッチングマトリックス間のデータ経路を含
む複数のシリアルリンクは、同時にスイッチングされるため、８Ｇｂｐｓの単一
の全二重ファットパイプとして作用する。スイッチングマトリックスは、「Ｎ×
Ｎ」ポートクロスバーデバイスとして構成可能である新規の特徴を備え、ここで
Ｎは４、８または１６であってよい。このような特徴により、パッケージあたり
のプレーン数が増加するため、コスト効率良く広範囲のシステムを実現できる。
例えば、第一世代チップセットを用いると、２０Ｇｂｓ〜８０Ｇｂｓ未満のシス
テムは容易に構成可能である。
【００２３】 システム管理の基礎にあるのは、ファブリック管理インタフェースＦＭＩであ
り、システムデバイスのすべてに外部直交インタフェースを備える。この管理レ
ベルは、デバイスが正常に機能している間、重要なレジスタとＲＡＭの選択され
たサブセットへの読み出し／書き込みアクセスを与え、システムが実行できなけ
れば、デバイスにあるすべてのレジスタとＲＡＭへのアクセスを備える。システ
ム初期化および動的再構成の目的に使用可能である。以下の特徴は、システムリ
セットでファブリック管理インタフェースＦＭＩを介して構成される必要がある
が、実際のシステムで修正可能である。特徴とは、入口ルータキューパラメータ
の感度、入口および出口キューしきい値、ルータおよびスイッチコントローラの
帯域幅割り当てテーブル、およびステータス情報である。各デバイスは、プライ
マリーステータスレジスタを備え、デバイスステータス、例えば、重要ではない
障害の検出などのハイレベルビューを得るために読み出し可能である。必要であ
れば、より詳細なステータスレジスタにアクセス可能である。
り、システムデバイスのすべてに外部直交インタフェースを備える。この管理レ
ベルは、デバイスが正常に機能している間、重要なレジスタとＲＡＭの選択され
たサブセットへの読み出し／書き込みアクセスを与え、システムが実行できなけ
れば、デバイスにあるすべてのレジスタとＲＡＭへのアクセスを備える。システ
ム初期化および動的再構成の目的に使用可能である。以下の特徴は、システムリ
セットでファブリック管理インタフェースＦＭＩを介して構成される必要がある
が、実際のシステムで修正可能である。特徴とは、入口ルータキューパラメータ
の感度、入口および出口キューしきい値、ルータおよびスイッチコントローラの
帯域幅割り当てテーブル、およびステータス情報である。各デバイスは、プライ
マリーステータスレジスタを備え、デバイスステータス、例えば、重要ではない
障害の検出などのハイレベルビューを得るために読み出し可能である。必要であ
れば、より詳細なステータスレジスタにアクセス可能である。
【００２４】 デバイスまたは全システムが機能しなければ、チップセットへのファブリクイ
ンタフェース管理アクセスが依然として可能である。これにより、通常、フォー
ルトを診断するさいの有益な情報が提供される。また、ハードウェアの低レベル
のテストを実行するためにも使用可能である。
ンタフェース管理アクセスが依然として可能である。これにより、通常、フォー
ルトを診断するさいの有益な情報が提供される。また、ハードウェアの低レベル
のテストを実行するためにも使用可能である。
【００２５】 システムはこれまで詳細なエラー管理機能を備えていた。エラーの管理を、以
下に記載する検出、補正、包含およびリポーティングの見出しで考察する。 ａ）検出。システム内では、デバイス間のすべてのインタフェースが以下のよう
にチェックされる。すなわち、デバイス間のパラレルインタフェースがパリティ
により保護される。スイッチングマトリックスを経由して１つのルータから別の
ルータへとルーティングされるシリアルデータは、１６ビットの巡回冗長符号に
より保護される。これは、入口ルータで発生され、テンソルの一部を形成する。
これは、出口ルータでチェックされ破棄される。すべての外部インタフェースが
パリティをサポートし、共通するスイッチインタフェースの仕様は、任意のパリ
ティを含む。これは、インタフェースのシステムエンドで実行される。エラーチ
ェッキングルーチンは、システム初期化中に自動的に実行される。ＦＭＩプロト
コルは、そのメッセージのすべてにパリティを含む。 ｂ）修正。テンソルにエラーが検出されると、データがフォールトであるか、ま
たはテンソルが間違ったルートで送られたかのいずれかのため、システムはエラ
ーを修正しない。テンソルは破棄され、あらゆる必要な修正動作を実行するため
に、より高いレベルのプロトコルに任される。ある制御インタフェースでエラー
が検出される場合、一時的なフォールトと永久的なフォールトとを区別するため
に、外部の介入を用いずにリトライが試みられる。いずれの場合も、フォールト
はＦＭＩを経由して報告される。 ｃ）包含。包含の原理は、エラーの影響を制限し、可能な限り通常の動作を継続
することである。例えば、特定のテンソルでフォールトが検出されると、そのテ
ンソルは破棄されるが、システムは、通常の動作を続ける。同様に、１つのトラ
フィックマネージャユニットまたはルータに影響を及ぼす永久的なフォールトが
検出されると、システムのその部分は不能にされるが、システムの残りの部分は
サービスを中断することなく継続する。これは、システム管理補助を必要とする
こともある。システムに冗長が用いられると、この時点でスタンバイデバイスは
使用可能になる。 ｄ）リポーティング。リポーティングインフラストラクチャの機能を継続可能な
すべてのフォールトは記録され、診断システムに報告される。デバイスのプライ
マリーステータスレジスタは、フォールトの異なるクラスを別々に報告するため
のメカニズムを備えているため、あらゆる必要な動作がすぐに決定可能である。 ｅ）モニタリング。エラーモニタリングに加え、システムは、性能モニタリング
および統計情報を収集するためのログを含む。これらは、動的にアクセス可能で
ある。
下に記載する検出、補正、包含およびリポーティングの見出しで考察する。 ａ）検出。システム内では、デバイス間のすべてのインタフェースが以下のよう
にチェックされる。すなわち、デバイス間のパラレルインタフェースがパリティ
により保護される。スイッチングマトリックスを経由して１つのルータから別の
ルータへとルーティングされるシリアルデータは、１６ビットの巡回冗長符号に
より保護される。これは、入口ルータで発生され、テンソルの一部を形成する。
これは、出口ルータでチェックされ破棄される。すべての外部インタフェースが
パリティをサポートし、共通するスイッチインタフェースの仕様は、任意のパリ
ティを含む。これは、インタフェースのシステムエンドで実行される。エラーチ
ェッキングルーチンは、システム初期化中に自動的に実行される。ＦＭＩプロト
コルは、そのメッセージのすべてにパリティを含む。 ｂ）修正。テンソルにエラーが検出されると、データがフォールトであるか、ま
たはテンソルが間違ったルートで送られたかのいずれかのため、システムはエラ
ーを修正しない。テンソルは破棄され、あらゆる必要な修正動作を実行するため
に、より高いレベルのプロトコルに任される。ある制御インタフェースでエラー
が検出される場合、一時的なフォールトと永久的なフォールトとを区別するため
に、外部の介入を用いずにリトライが試みられる。いずれの場合も、フォールト
はＦＭＩを経由して報告される。 ｃ）包含。包含の原理は、エラーの影響を制限し、可能な限り通常の動作を継続
することである。例えば、特定のテンソルでフォールトが検出されると、そのテ
ンソルは破棄されるが、システムは、通常の動作を続ける。同様に、１つのトラ
フィックマネージャユニットまたはルータに影響を及ぼす永久的なフォールトが
検出されると、システムのその部分は不能にされるが、システムの残りの部分は
サービスを中断することなく継続する。これは、システム管理補助を必要とする
こともある。システムに冗長が用いられると、この時点でスタンバイデバイスは
使用可能になる。 ｄ）リポーティング。リポーティングインフラストラクチャの機能を継続可能な
すべてのフォールトは記録され、診断システムに報告される。デバイスのプライ
マリーステータスレジスタは、フォールトの異なるクラスを別々に報告するため
のメカニズムを備えているため、あらゆる必要な動作がすぐに決定可能である。 ｅ）モニタリング。エラーモニタリングに加え、システムは、性能モニタリング
および統計情報を収集するためのログを含む。これらは、動的にアクセス可能で
ある。
【００２６】 システム内にはすべてのデバイスに共通するユニットがいくつかある。最も着
目すべき２つのユニットは、中央管理ユニットとファブリック管理インタフェー
スである。
目すべき２つのユニットは、中央管理ユニットとファブリック管理インタフェー
スである。
【００２７】 システムの全体にわたって、固定長のセルでデータが取り扱われる。固定長セ
ルを使用するにはいくつかの理由があり、その１つの理由は、スイッチサイクル
の終了ごとにスイッチが再構成されるときのサービス品質（ＱｏＳ）の保証が容
易になることである。さらに、ロングパケットとショートパケットの両方でのパ
ケットの待ち時間が改善され、バッファ管理が単純化される。実際、さまざまな
ポイントでヘッダにステアリング情報を含む必要があるため、セルのフォーマッ
トにはわずかな変化しかない。図４は、スイッチファブリックを通るデータフロ
ーを示す図であり、同図に示す７つのステップにより実行される機能を以下に詳
細に記載する。
ルを使用するにはいくつかの理由があり、その１つの理由は、スイッチサイクル
の終了ごとにスイッチが再構成されるときのサービス品質（ＱｏＳ）の保証が容
易になることである。さらに、ロングパケットとショートパケットの両方でのパ
ケットの待ち時間が改善され、バッファ管理が単純化される。実際、さまざまな
ポイントでヘッダにステアリング情報を含む必要があるため、セルのフォーマッ
トにはわずかな変化しかない。図４は、スイッチファブリックを通るデータフロ
ーを示す図であり、同図に示す７つのステップにより実行される機能を以下に詳
細に記載する。
【００２８】 第１のステップにおいて、ラインエンドから受信したパケットは、必要であれ
ば、入口トラフィックマネージャＩＴＭに分割され、図４にＣＳＩＸとして示す
共通のインタフェース上で転送される正しいフォーマットのセルに形成される。
ば、入口トラフィックマネージャＩＴＭに分割され、図４にＣＳＩＸとして示す
共通のインタフェース上で転送される正しいフォーマットのセルに形成される。
【００２９】 第２のステップにおいて、入口ルータＳＲＩでは、到着するセルは検査され適
切なキューに配置される。ユニキャストキューＵＱ、マルチキャストキューＭＱ
およびブロードキャストキューＢＱとして図４に示すキューのセットがいくつか
ある。同図において、セルは、ユニキャストの１つに配置されている。
切なキューに配置される。ユニキャストキューＵＱ、マルチキャストキューＭＱ
およびブロードキャストキューＢＱとして図４に示すキューのセットがいくつか
ある。同図において、セルは、ユニキャストの１つに配置されている。
【００３０】 第３のステップにおいて、セルの到着により、「転送要求」ＲＦＴがコントロ
ーラＳＭに発せられる。この要求が許可されるまで、セルはキューに保持される
。
ーラＳＭに発せられる。この要求が許可されるまで、セルはキューに保持される
。
【００３１】 第４のステップにおいて、コントローラＳＭは、アービトレーションプロセス
を実行し、次のスイッチングサイクル用にスイッチングマトリックスＳＣＭ内で
確立可能な最大の接続セットを決定する。その後、コントローラＳＭは、「転送
要求」ＲＴＴを許可し、出口ルーラＳＲＥに対してセルが来ることを知らせる。
を実行し、次のスイッチングサイクル用にスイッチングマトリックスＳＣＭ内で
確立可能な最大の接続セットを決定する。その後、コントローラＳＭは、「転送
要求」ＲＴＴを許可し、出口ルーラＳＲＥに対してセルが来ることを知らせる。
【００３２】 第５のステップにおいて、接続が許可された入口ルータＳＲＩもアービトレー
ションプロセスを実行して、転送するセルを決定する。セルは、メモリレススイ
ッチングマトリックスＳＣＭを介して、出口ルータＳＲＥのバッファに転送され
る。
ションプロセスを実行して、転送するセルを決定する。セルは、メモリレススイ
ッチングマトリックスＳＣＭを介して、出口ルータＳＲＥのバッファに転送され
る。
【００３３】 第６のステップにおいて、図示されているように、１つの出口トラフィックマ
ネージャＥＴＭにつき１つの出口バッファがあり、到着するセルは検査され、出
口ルータＳＲＥの適切なトラフィックマネージャキューに配置される。
ネージャＥＴＭにつき１つの出口バッファがあり、到着するセルは検査され、出
口ルータＳＲＥの適切なトラフィックマネージャキューに配置される。
【００３４】 最後に、第７のステップにおいて、セルは、標準的なインタフェースＣＳＩＸ
上で出口トラフィックマネージャＥＭＥに転送され、必要であれば、先へと伝送
される前にパケットにリアセンブルされる。
上で出口トラフィックマネージャＥＭＥに転送され、必要であれば、先へと伝送
される前にパケットにリアセンブルされる。
【００３５】 システムを介したデータ転送は、テンソルと呼ばれるセルにパッケージングさ
れる。アービトレーションサイクルが、スイッチングマトリックスＳＣＭを介し
て１つのルータにつき１つのテンソルを転送する。各テンソルは、６つまたは８
つのベクトルからなる。ベクトルは、スイッチングマトリックスの１つのプレー
ンにつき１バイトからなり、それを介して１システムクロックサイクルで転送さ
れる。特定の応用でのベクトルとテンソルのサイズは、ファブリックに必要とさ
れる帯域幅および最も適切なセルサイズにより決定される。以下のセクションは
、データがＡＴＭおよびイーサネットでシステムを流れるときの一般的なデータ
のパッケージングを示す。
れる。アービトレーションサイクルが、スイッチングマトリックスＳＣＭを介し
て１つのルータにつき１つのテンソルを転送する。各テンソルは、６つまたは８
つのベクトルからなる。ベクトルは、スイッチングマトリックスの１つのプレー
ンにつき１バイトからなり、それを介して１システムクロックサイクルで転送さ
れる。特定の応用でのベクトルとテンソルのサイズは、ファブリックに必要とさ
れる帯域幅および最も適切なセルサイズにより決定される。以下のセクションは
、データがＡＴＭおよびイーサネットでシステムを流れるときの一般的なデータ
のパッケージングを示す。
【００３６】 ＡＳＴＭの応用を示す図５（ａ）に示されているように、インタフェースＣＳ
ＩＸを介して入口トラフィックマネージャＩＴＭから到着する５３バイトのデー
タを含むペイロードセルＰが、６０バイトテンソル（１０バイトのベクトル６つ
）に再パッケージングされる。入口ルータは、ＣＳＩＸヘッダＵＨを解析し、Ｃ
ＳＩＸパケットをコアヘッダＣＨでラッピングして、入口キューに６０バイトテ
ンソルＵＣＴを作成する。コントローラＳＭが要求された接続を許可すると、テ
ンソルは、１スイッチサイクルでスイッチングマトリックスＳＭを介して、ユニ
キャストテンソルＵＴをコアヘッダに示された出口キューに書き込む出口ルータ
に渡される。テンソルが出口キューの先頭に到達すると、コアヘッダは取り去ら
れ、残りのＣＳＩＸパケットは、出口トラフィックマネージャに送信される。
ＩＸを介して入口トラフィックマネージャＩＴＭから到着する５３バイトのデー
タを含むペイロードセルＰが、６０バイトテンソル（１０バイトのベクトル６つ
）に再パッケージングされる。入口ルータは、ＣＳＩＸヘッダＵＨを解析し、Ｃ
ＳＩＸパケットをコアヘッダＣＨでラッピングして、入口キューに６０バイトテ
ンソルＵＣＴを作成する。コントローラＳＭが要求された接続を許可すると、テ
ンソルは、１スイッチサイクルでスイッチングマトリックスＳＭを介して、ユニ
キャストテンソルＵＴをコアヘッダに示された出口キューに書き込む出口ルータ
に渡される。テンソルが出口キューの先頭に到達すると、コアヘッダは取り去ら
れ、残りのＣＳＩＸパケットは、出口トラフィックマネージャに送信される。
【００３７】 図５（ｂ）に示されるように、ＣＳＩＸフレームタイプがマルチキャストパケ
ットＭＴを示せば、入口ルータは、マルチキャストマスクＭＭを取り去り、パケ
ットを示された入口キューに複写して、各コピーのターゲットフィールドを適切
に修正する。その後、テンソルがスイッチングマトリックスを通過した後複数の
出口バッファに同時に書き込まれることを除いて、フローはユニキャストに関し
て進む。
ットＭＴを示せば、入口ルータは、マルチキャストマスクＭＭを取り去り、パケ
ットを示された入口キューに複写して、各コピーのターゲットフィールドを適切
に修正する。その後、テンソルがスイッチングマトリックスを通過した後複数の
出口バッファに同時に書き込まれることを除いて、フローはユニキャストに関し
て進む。
【００３８】 図６に示されているように、イーサネットまたは可変長パケットの場合、セグ
メンテーション・リアセンブリ機能（ＳＡＲ）を用いる入口トラフィックマネー
ジャＩＴＭが、入口で可変長パケットＶＬＰをＣＳＩＸパケットに変換し、ペイ
ロードにＳＡＲヘッダを埋め込む。その後、テンソルサイズが８０バイト（１０
バイトのベクトル８つ）に設定され、単一の分割パケットに７０バイトのイーサ
ネットフレームが保持可能である点を除けば、ＣＳＩＸパケットは、図５のＡＴ
Ｍの例と同じ方法でシステムを通して運ばれる。セグメンテーションヘッダは、
トラフィックマネージャに限られたものと見なされ、例示的目的のみで示されて
いることに留意されたい。システムは、それをペイロードの一部としてトランス
ペアレントに扱う。ＣＳＩＸインタフェース記述により切り捨てられたパケット
が可能となり、すなわち、トラフィックマネージャがテンソルを満たさないペイ
ロードを送信すれば、短縮したＣＳＩＸパケットを送信できる。入口ルータは、
（固定テンソル境界上の）入口キューにショートパケットを格納する。使用され
ないテンソルキューのあらゆる部分は、ＩＮＶＡＬＩＤバイトで満たされる。そ
の後、固定サイズのテンソルは、出口ルータで破棄されたＩＮＶＡＬＩＤバイト
をもつ。
メンテーション・リアセンブリ機能（ＳＡＲ）を用いる入口トラフィックマネー
ジャＩＴＭが、入口で可変長パケットＶＬＰをＣＳＩＸパケットに変換し、ペイ
ロードにＳＡＲヘッダを埋め込む。その後、テンソルサイズが８０バイト（１０
バイトのベクトル８つ）に設定され、単一の分割パケットに７０バイトのイーサ
ネットフレームが保持可能である点を除けば、ＣＳＩＸパケットは、図５のＡＴ
Ｍの例と同じ方法でシステムを通して運ばれる。セグメンテーションヘッダは、
トラフィックマネージャに限られたものと見なされ、例示的目的のみで示されて
いることに留意されたい。システムは、それをペイロードの一部としてトランス
ペアレントに扱う。ＣＳＩＸインタフェース記述により切り捨てられたパケット
が可能となり、すなわち、トラフィックマネージャがテンソルを満たさないペイ
ロードを送信すれば、短縮したＣＳＩＸパケットを送信できる。入口ルータは、
（固定テンソル境界上の）入口キューにショートパケットを格納する。使用され
ないテンソルキューのあらゆる部分は、ＩＮＶＡＬＩＤバイトで満たされる。そ
の後、固定サイズのテンソルは、出口ルータで破棄されたＩＮＶＡＬＩＤバイト
をもつ。
【００３９】 システムアーキテクチャにおいて、スケジューリングとアービトレーションの
配置が分散され、コントローラＳＭ（スイッチボート間とプライオリティ間）と
ルータ（トラフィックマネージャ間）ＳＲＳ／Ａの２つのポイントで起こる。図
７は、トラフィックマネージャＴＭから共通のインタフェースＣＳＩＸを介して
、ルータＳＲとコントローラＳＣＭへ、さらにスイッチングマトリックスＳＣポ
ートへデータスイッチにわたったスケジューリング／アービトレーション機能の
みを示す概念図である。同図はまた、参照矢印を用いて、チャネル、リンク帯域
幅割り当ておよびスイッチ効率、キューステータス、バックプレッシャおよびト
ラフィック競合管理に関する情報の取り扱われ方を示す。
配置が分散され、コントローラＳＭ（スイッチボート間とプライオリティ間）と
ルータ（トラフィックマネージャ間）ＳＲＳ／Ａの２つのポイントで起こる。図
７は、トラフィックマネージャＴＭから共通のインタフェースＣＳＩＸを介して
、ルータＳＲとコントローラＳＣＭへ、さらにスイッチングマトリックスＳＣポ
ートへデータスイッチにわたったスケジューリング／アービトレーション機能の
みを示す概念図である。同図はまた、参照矢印を用いて、チャネル、リンク帯域
幅割り当ておよびスイッチ効率、キューステータス、バックプレッシャおよびト
ラフィック競合管理に関する情報の取り扱われ方を示す。
【００４０】 コントローラＳＭは、システムの全制御機能を提供する。ルータがコントロー
ラから接続を要求する場合、スイッチポートおよびプライオリティにより要求さ
れたスイッチングマトリックスの接続を特定する。その後、コントローラは、ス
イッチングマトリックスにおける接続の組み合わせを選択して、マトリックスの
接続性を最大限に利用して、ルータに公平なサービスを提供する。これは、アー
ビトレーションメカニズムを用いて達成される。コントローラＳＭはまた、プラ
イオリティと入口／出口スイッチポートの組み合わせに擬似帯域幅割り当てを行
う。例えば、外部システムコントローラが、プライオリティのそれぞれと特定の
接続への利用可能な帯域幅の割合を保証する。使用されていない割り当ては、他
のプライオリティと接続間で公平に共有される。
ラから接続を要求する場合、スイッチポートおよびプライオリティにより要求さ
れたスイッチングマトリックスの接続を特定する。その後、コントローラは、ス
イッチングマトリックスにおける接続の組み合わせを選択して、マトリックスの
接続性を最大限に利用して、ルータに公平なサービスを提供する。これは、アー
ビトレーションメカニズムを用いて達成される。コントローラＳＭはまた、プラ
イオリティと入口／出口スイッチポートの組み合わせに擬似帯域幅割り当てを行
う。例えば、外部システムコントローラが、プライオリティのそれぞれと特定の
接続への利用可能な帯域幅の割合を保証する。使用されていない割り当ては、他
のプライオリティと接続間で公平に共有される。
【００４１】 また、コントローラＳＭは、厳密な帯域幅の割り当てを必要としない応用では
、ロングキューを優先してアービトレーションを動的にバイアスをかける「ベス
トエフォート」メカニズムを備える。
、ロングキューを優先してアービトレーションを動的にバイアスをかける「ベス
トエフォート」メカニズムを備える。
【００４２】 ルータは、複数のトラフィックマネージャにアグリゲーション機能を与えて、
単一のスイッチポートにする。コントローラＳＭが、特定のプライオリティを介
して特定の出口スイッチポートへの接続を許可すると、適切なルータは、使用す
る最大８つのユニキャストと１つのマルチキャストのトラフィックマネージャキ
ューの１つを選択しなければならない。これは、入口キューの長さの組み合わせ
に基づいてキューの選択が可能な加重ラウンドロビン法により達成される。これ
により、ショートキューよりもロングキューの方が好ましくすることができるか
、またはトラフィックマネージャが、ＣＳＩＸヘッダにある緊急フィールドを介
してキューの加重を一時的に増大することができる。キュー帯域幅割り当てはま
た、外部システムコントローラにより、または動的な介入により決定される一要
因である。最後に、ターゲット輻輳管理およびトラフィックシェーピングは、考
慮すべき特徴である。これらのパラメータへの加重機能の感度は、各プライオリ
ティごとに決定され、帯域幅割り当てとともに動的に変更されてよい。
単一のスイッチポートにする。コントローラＳＭが、特定のプライオリティを介
して特定の出口スイッチポートへの接続を許可すると、適切なルータは、使用す
る最大８つのユニキャストと１つのマルチキャストのトラフィックマネージャキ
ューの１つを選択しなければならない。これは、入口キューの長さの組み合わせ
に基づいてキューの選択が可能な加重ラウンドロビン法により達成される。これ
により、ショートキューよりもロングキューの方が好ましくすることができるか
、またはトラフィックマネージャが、ＣＳＩＸヘッダにある緊急フィールドを介
してキューの加重を一時的に増大することができる。キュー帯域幅割り当てはま
た、外部システムコントローラにより、または動的な介入により決定される一要
因である。最後に、ターゲット輻輳管理およびトラフィックシェーピングは、考
慮すべき特徴である。これらのパラメータへの加重機能の感度は、各プライオリ
ティごとに決定され、帯域幅割り当てとともに動的に変更されてよい。
【００４３】 システムは、以下にさらに詳細に記載する３つのレベルのバックプレッシャを
実行する。これらは、フロー、トラフィック管理およびコアバックプレッシャで
ある。フローレベルのバックプレッシャは、輻輳管理とトラフィックシェーピン
グを行うために入口および出口トラフィックマネージャ間で起こる。このレベル
でのバックプレッシャシグナリングは、システムを介してデータパケットを送信
するトラフィックマネージャにより達成されるため、本願明細書の範囲を超える
ものである。フローレベルのバックプレッシャパケットは、データパケットと異
ならないものとしてシステムに現れるため、トランスペアレントである。
実行する。これらは、フロー、トラフィック管理およびコアバックプレッシャで
ある。フローレベルのバックプレッシャは、輻輳管理とトラフィックシェーピン
グを行うために入口および出口トラフィックマネージャ間で起こる。このレベル
でのバックプレッシャシグナリングは、システムを介してデータパケットを送信
するトラフィックマネージャにより達成されるため、本願明細書の範囲を超える
ものである。フローレベルのバックプレッシャパケットは、データパケットと異
ならないものとしてシステムに現れるため、トランスペアレントである。
【００４４】 トラフィックレベルのバックプレッシャが関与するかぎり、システムは、（４
つのプライオリティをもつ）グラニュラリティのトラフィックマネージャレベル
でデータフローを管理するように構成される。さらなるグラニュラリティは、ト
ラフィックマネージャ自体で達成される。出口トラフィックマネージャが、ＣＳ
ＩＸインタフェース上でルータの出口側にバックプレッシャ情報を送信し、デー
タストリームと多重化される。ルータの出口側が１トラフィックマネージャにつ
き単一のキューしかもたないため、これは１ビット信号である。ルータ間のバッ
クプレッシャは、スイッチングコントローラとスイッチングマトリックスの専用
ブロードキャストメカニズムを介して知らされる。出口バッファキューには多数
のしきい値がある。しきい値に達すると、出口ルータは、バックプレッシャブロ
ードキャスト要求があることをコントローラに信号を出す。コントローラでは、
このような要求が現在のサイクルの最後でアービタを引き止め、コントローラが
スイッチングマトリックスプレーンへの１つのベクトルブロードキャスト接続を
発行し、要求する出口ルータに知らせる。出口ルータは、マトリックスを介して
入口ルータに出口バッファステータスの１つのベクトルの値（１０バイト）を送
信する。その後、コントローラは、中断されたサイクルを続ける。いくつかの出
口ルータがバックプレッシャブロードキャストを同時に要求する場合、コントロ
ーラは、通常のサービスを再開する前に、単純なラウンドロビン方式ですべての
要求を満たす。この競合によるバックプレッシャメカニズムに生じた待ち時間は
、この期間中、ルータはキューに入れられる必要のない他のルータからのバック
プレッシャデータを受信するのみであるため、出口バッファリングには影響を及
ぼさない。
つのプライオリティをもつ）グラニュラリティのトラフィックマネージャレベル
でデータフローを管理するように構成される。さらなるグラニュラリティは、ト
ラフィックマネージャ自体で達成される。出口トラフィックマネージャが、ＣＳ
ＩＸインタフェース上でルータの出口側にバックプレッシャ情報を送信し、デー
タストリームと多重化される。ルータの出口側が１トラフィックマネージャにつ
き単一のキューしかもたないため、これは１ビット信号である。ルータ間のバッ
クプレッシャは、スイッチングコントローラとスイッチングマトリックスの専用
ブロードキャストメカニズムを介して知らされる。出口バッファキューには多数
のしきい値がある。しきい値に達すると、出口ルータは、バックプレッシャブロ
ードキャスト要求があることをコントローラに信号を出す。コントローラでは、
このような要求が現在のサイクルの最後でアービタを引き止め、コントローラが
スイッチングマトリックスプレーンへの１つのベクトルブロードキャスト接続を
発行し、要求する出口ルータに知らせる。出口ルータは、マトリックスを介して
入口ルータに出口バッファステータスの１つのベクトルの値（１０バイト）を送
信する。その後、コントローラは、中断されたサイクルを続ける。いくつかの出
口ルータがバックプレッシャブロードキャストを同時に要求する場合、コントロ
ーラは、通常のサービスを再開する前に、単純なラウンドロビン方式ですべての
要求を満たす。この競合によるバックプレッシャメカニズムに生じた待ち時間は
、この期間中、ルータはキューに入れられる必要のない他のルータからのバック
プレッシャデータを受信するのみであるため、出口バッファリングには影響を及
ぼさない。
【００４５】 出口ルータが、スイッチサイクル中に１つのバックプレッシャブロードキャス
トに起きたすべての出口キューからのしきい値変化を統合するため、２つのテン
ソル間のバックプレッシャブロードキャストの最大数は、ルータの数に限定され
る。入口ルータの入口が、図８に示す形式のバックプレッシャブロードキャスト
ベクトルを受信すると、入口キューの加重を適切に更新するためにそれを使用す
る。
トに起きたすべての出口キューからのしきい値変化を統合するため、２つのテン
ソル間のバックプレッシャブロードキャストの最大数は、ルータの数に限定され
る。入口ルータの入口が、図８に示す形式のバックプレッシャブロードキャスト
ベクトルを受信すると、入口キューの加重を適切に更新するためにそれを使用す
る。
【００４６】 出口および入口ルータ間のバックプレッシャシグナリングの２つのモード、す
なわちスタート／ストップおよびマルチステートシグナリングがサポートされる
。マルチステートシグナリングにより、出口ルータがすべてのキューのマルチビ
ットステート（１キューにつき１バイト）の信号を送ることができる。入口ルー
タにおける加重ラウンドロビンスケジューリングと連結したマルチステートバッ
クプレッシャシグナリングは、出口キューが満たされる確率を最小限に抑え、こ
れは、使用度が高いスイッチにおいてマルチキャストまたはブロードキャストト
ラフィックを送る場合に重要である。
なわちスタート／ストップおよびマルチステートシグナリングがサポートされる
。マルチステートシグナリングにより、出口ルータがすべてのキューのマルチビ
ットステート（１キューにつき１バイト）の信号を送ることができる。入口ルー
タにおける加重ラウンドロビンスケジューリングと連結したマルチステートバッ
クプレッシャシグナリングは、出口キューが満たされる確率を最小限に抑え、こ
れは、使用度が高いスイッチにおいてマルチキャストまたはブロードキャストト
ラフィックを送る場合に重要である。
【００４７】 入口ルータは、ＣＳＩＸインタフェースを介してストップ／スタートバックプ
レッシャを入口トラフィックマネージャへ知らせる。これにより、１６ビットの
バックプレッシャ信号が与えられて、入口ルータが信号が関係する入口キューを
特定することができる。出口キューのしきい値は一括して設定されるのに対して
、入口キューのしきい値はキューごとに設定される。
レッシャを入口トラフィックマネージャへ知らせる。これにより、１６ビットの
バックプレッシャ信号が与えられて、入口ルータが信号が関係する入口キューを
特定することができる。出口キューのしきい値は一括して設定されるのに対して
、入口キューのしきい値はキューごとに設定される。
【００４８】 コントローラは、出口ルータバッファのステートのトラックを維持しない。し
かしながら、コアレベルパックプレッシャは、それぞれのルータのバッファがす
べて満たされた場合に、コントローラがあらゆるトラフィックを特定の出口ルー
タにスケジューリングするのを防ぐことにより、出口バッファのオーバーフロー
を防ぐように、ルータ／コントローラインタフェースの所定位置にある。
かしながら、コアレベルパックプレッシャは、それぞれのルータのバッファがす
べて満たされた場合に、コントローラがあらゆるトラフィックを特定の出口ルー
タにスケジューリングするのを防ぐことにより、出口バッファのオーバーフロー
を防ぐように、ルータ／コントローラインタフェースの所定位置にある。
【００４９】 このシステムチップセットのマルチキャストは、入口と出口での最適なテンソ
ルの複製により実行される。入口ルータは、プライオリティにつき出口ルータあ
たり１つのマルチキャストキューをもつ。コアヘッダのターゲットフィールドＴ
Ｍにある出口マルチキャストマスクをもつ適切なキューのそれぞれに、入口マル
チキャストテンソル（図８を参照）が作成される。３つを示すそれぞれのテンソ
ルは、６つまたは８つのベクトルに等しい長さと１０バイト幅をもつ。バックプ
レッシャベクトルＢＰＶは、図示されているように、隣接するテンソル間に挿入
されてよい。マルチキャストテンソルは、ユニキャストと同じ方法でコアを介し
て送られ、出口ルータは、並列して要求された出口バッファにテンソルを複製す
る。このようなマルチキャストメカニズムは、ユニキャストとマルチキャストト
ラフィックの混合した最適なスイッチ性能を提供するためのものである。特に、
このメカニズムは、スケジューリングとアービトレーションの効率および公平さ
を維持するため、スイッチのサービス品質を安定化させることができる。
ルの複製により実行される。入口ルータは、プライオリティにつき出口ルータあ
たり１つのマルチキャストキューをもつ。コアヘッダのターゲットフィールドＴ
Ｍにある出口マルチキャストマスクをもつ適切なキューのそれぞれに、入口マル
チキャストテンソル（図８を参照）が作成される。３つを示すそれぞれのテンソ
ルは、６つまたは８つのベクトルに等しい長さと１０バイト幅をもつ。バックプ
レッシャベクトルＢＰＶは、図示されているように、隣接するテンソル間に挿入
されてよい。マルチキャストテンソルは、ユニキャストと同じ方法でコアを介し
て送られ、出口ルータは、並列して要求された出口バッファにテンソルを複製す
る。このようなマルチキャストメカニズムは、ユニキャストとマルチキャストト
ラフィックの混合した最適なスイッチ性能を提供するためのものである。特に、
このメカニズムは、スケジューリングとアービトレーションの効率および公平さ
を維持するため、スイッチのサービス品質を安定化させることができる。
【００５０】 システムは、無損失のファブリックを提供するため、マルチキャストテンソル
は、すべての宛先キューがいっぱいになれば、スイッチングマトリックスを介し
て前に進めない。使用度が高いスイッチでは、出口キューからのストップ／スタ
ートバックプレッシャのみが実行されると、マルチキャストトラフィックで使用
可能な帯域幅に厳しい制限を課すことになる。２つのメカニズムは、マルチキャ
スト性能を高めるためにシステムに含まれる。これらは、１．出口ルータからの
マルチステートバックプレッシャであり、出口キューがいっぱいになる確率を下
げるものであり、２．ブロックがクリアになるときにスケジューリングされる可
能性を高めるように、ブロックされた場合に加重ラウンドロビンスケジューラに
おいてマルチキャスト入口キューの加重を増大することである。オフラインの出
口ポートによりマルチキャスト（およびブロードキャスト）がブロックされない
ように、バックプレッシャ信号は、ファブリック管理インタフェース（ＦＭＩ）
を介して外部システムコントローラにより個別にマスクアウト可能である。
は、すべての宛先キューがいっぱいになれば、スイッチングマトリックスを介し
て前に進めない。使用度が高いスイッチでは、出口キューからのストップ／スタ
ートバックプレッシャのみが実行されると、マルチキャストトラフィックで使用
可能な帯域幅に厳しい制限を課すことになる。２つのメカニズムは、マルチキャ
スト性能を高めるためにシステムに含まれる。これらは、１．出口ルータからの
マルチステートバックプレッシャであり、出口キューがいっぱいになる確率を下
げるものであり、２．ブロックがクリアになるときにスケジューリングされる可
能性を高めるように、ブロックされた場合に加重ラウンドロビンスケジューラに
おいてマルチキャスト入口キューの加重を増大することである。オフラインの出
口ポートによりマルチキャスト（およびブロードキャスト）がブロックされない
ように、バックプレッシャ信号は、ファブリック管理インタフェース（ＦＭＩ）
を介して外部システムコントローラにより個別にマスクアウト可能である。
【００５１】 ワイヤ速度ブロードキャスト（ベンチマーキング）の要求は、単一のオンチッ
プブロードキャストキューを各出口ルータにもたせることで満たされる。コント
ローラがブロードキャスト接続をスケジューリングする場合、テンソルは、スイ
ッチングマトリックスにおいてすべてのルータに並列にルーティングされるため
、あらゆる入口の輻輳が避けられる（入口でテンソル複製がない）。ブロードキ
ャストバックプレッシャは、各ルータに、「すべての出口バッファがいっぱいで
ない」ステータスとの間を移行するときをコントローラに知らせることにより与
えられる。コントローラは、すべてのルータにおけるすべての出口バッファがい
っぱいではないときにブロードキャストをスケジューリングするのみである。ブ
ロードキャストバックプレッシャは、適合性のあるオプションである。これが作
動していなければ、ルータは、ステータスメッセージを送信せず、コントローラ
は、要求に応じてブロードキャストをスケジューリングする。この方法を用いる
と、パケットがすべてのポートに送られるという保証がない。
プブロードキャストキューを各出口ルータにもたせることで満たされる。コント
ローラがブロードキャスト接続をスケジューリングする場合、テンソルは、スイ
ッチングマトリックスにおいてすべてのルータに並列にルーティングされるため
、あらゆる入口の輻輳が避けられる（入口でテンソル複製がない）。ブロードキ
ャストバックプレッシャは、各ルータに、「すべての出口バッファがいっぱいで
ない」ステータスとの間を移行するときをコントローラに知らせることにより与
えられる。コントローラは、すべてのルータにおけるすべての出口バッファがい
っぱいではないときにブロードキャストをスケジューリングするのみである。ブ
ロードキャストバックプレッシャは、適合性のあるオプションである。これが作
動していなければ、ルータは、ステータスメッセージを送信せず、コントローラ
は、要求に応じてブロードキャストをスケジューリングする。この方法を用いる
と、パケットがすべてのポートに送られるという保証がない。
【００５２】 図９に、スイッチングマトリックスが略図的に示されている。スイッチングマ
トリックスは、システムにおいて使用するための高速、エッジクロック、同期、
１６ポートデュアルプレーンのシリアルクロスポイントスイッチＳＣＮを備える
。スケーラブル、高帯域幅、低待ち時間のデータ移動能力を提供するために最適
化される。これは、コントローラＳＭの制御下で動作し、コントローラインタフ
ェースＳＭＩ上でコンフィグレーション情報をマトリックスに送信して、ルータ
間のデータ伝送の接続を作成する。バッファ・デコードロジックＢＤＬは、この
情報を受け取り、それを用いてマトリックス内の相互接続を制御する。シリアル
データ入力インタフェースＳＤＩを介してシリアル形式でデータが適用され、シ
リアルデータ出力インタフェースＳＤＯを介して出る。必要に応じて、リセット
（ＲＳ）およびクロック（ＣＫ）信号がスイッチに適用され、ファブリック管理
インタフェースＦＭＩとの間では信号がやり取りされる。多数の符号化フィール
ドに渡されたコンフィグレーション情報の形態は、スイッチングマトリックスを
介して、どの出力ポートにどの入力ポートが接続されるべきであるかを決定する
。図１０に示す中央管理ユニットＣＭＵは、スイッチングマトリックスとそれに
取り付けられたすべてのトランシーバとの間でのデータ伝送を同期させること、
取り付けられたトランシーバに外部システムクロックに対してクロックを位相シ
フトさせること、通常の動作中にこのシフトを維持することを含むいくつかの機
能を備えるため、取り付けられたトランシーバから送信されるデータのスイッチ
ングマトリックスでのデータ受信が最適化される。さらなる機能は、リセットイ
ンタフェースをデバイスに提供することである。
トリックスは、システムにおいて使用するための高速、エッジクロック、同期、
１６ポートデュアルプレーンのシリアルクロスポイントスイッチＳＣＮを備える
。スケーラブル、高帯域幅、低待ち時間のデータ移動能力を提供するために最適
化される。これは、コントローラＳＭの制御下で動作し、コントローラインタフ
ェースＳＭＩ上でコンフィグレーション情報をマトリックスに送信して、ルータ
間のデータ伝送の接続を作成する。バッファ・デコードロジックＢＤＬは、この
情報を受け取り、それを用いてマトリックス内の相互接続を制御する。シリアル
データ入力インタフェースＳＤＩを介してシリアル形式でデータが適用され、シ
リアルデータ出力インタフェースＳＤＯを介して出る。必要に応じて、リセット
（ＲＳ）およびクロック（ＣＫ）信号がスイッチに適用され、ファブリック管理
インタフェースＦＭＩとの間では信号がやり取りされる。多数の符号化フィール
ドに渡されたコンフィグレーション情報の形態は、スイッチングマトリックスを
介して、どの出力ポートにどの入力ポートが接続されるべきであるかを決定する
。図１０に示す中央管理ユニットＣＭＵは、スイッチングマトリックスとそれに
取り付けられたすべてのトランシーバとの間でのデータ伝送を同期させること、
取り付けられたトランシーバに外部システムクロックに対してクロックを位相シ
フトさせること、通常の動作中にこのシフトを維持することを含むいくつかの機
能を備えるため、取り付けられたトランシーバから送信されるデータのスイッチ
ングマトリックスでのデータ受信が最適化される。さらなる機能は、リセットイ
ンタフェースをデバイスに提供することである。
【００５３】 図１０に示すＮ×Ｎマトリックスは、内部一方向ノードの概念的なマトリック
スを含み、これにより任意に入力ポートが任意の出力ポートに接続されるため、
データを任意のポートから任意のポートへと伝送できる。これは、ｎポートマト
リックスがｎ２のノードをもつような正方形マトリックスである。いつでも、各
出力ポートは、ゼロまたは１つの入力ポートのいずれかに接続される。出力ポー
トが入力ポートに接続されない場合、出力ポートのデータ部分は、常にロジック
「０」である。各スイッチングマトリックスＳＭは、２つの１６ポートマトリッ
クスプレーンと、フルとハーフスピードのコンバータとを含む。各マトリックス
プレーンは、取り付けられるポート数に応じて多数の異なるフォーマットで構成
されてよい。可能なプレーンあたりのコンフィグレーションは、１×１６ポート
、２×８ポート、または４×４ポートマトリックスである。したがって、図１０
に示されているように、全部で、各スイッチングマトリックスＳＭは、２プレー
ン×１６ポート、４プレーン×８ポート、または８プレーン×４ポートとして構
成されてよい。コンバータにより、スイッチングマトオリックスは、５Ｇｂｐｓ
と１０Ｇｂｐｓルータの混合を含むシステムをサポートできる。マトリックスが
１６ポートデバイスとして動作するように構成されると、コントローラは、全コ
ントロールポートフィールドを用いて、入口および出口ポートを接続する。４ポ
ートおよび８ポートコンフィグレーションの場合、必要なコントロールポートフ
ィールドのビット数は、それぞれ２および３である。
スを含み、これにより任意に入力ポートが任意の出力ポートに接続されるため、
データを任意のポートから任意のポートへと伝送できる。これは、ｎポートマト
リックスがｎ２のノードをもつような正方形マトリックスである。いつでも、各
出力ポートは、ゼロまたは１つの入力ポートのいずれかに接続される。出力ポー
トが入力ポートに接続されない場合、出力ポートのデータ部分は、常にロジック
「０」である。各スイッチングマトリックスＳＭは、２つの１６ポートマトリッ
クスプレーンと、フルとハーフスピードのコンバータとを含む。各マトリックス
プレーンは、取り付けられるポート数に応じて多数の異なるフォーマットで構成
されてよい。可能なプレーンあたりのコンフィグレーションは、１×１６ポート
、２×８ポート、または４×４ポートマトリックスである。したがって、図１０
に示されているように、全部で、各スイッチングマトリックスＳＭは、２プレー
ン×１６ポート、４プレーン×８ポート、または８プレーン×４ポートとして構
成されてよい。コンバータにより、スイッチングマトオリックスは、５Ｇｂｐｓ
と１０Ｇｂｐｓルータの混合を含むシステムをサポートできる。マトリックスが
１６ポートデバイスとして動作するように構成されると、コントローラは、全コ
ントロールポートフィールドを用いて、入口および出口ポートを接続する。４ポ
ートおよび８ポートコンフィグレーションの場合、必要なコントロールポートフ
ィールドのビット数は、それぞれ２および３である。
【００５４】 動作中、スイッチングマトリックスは、コントローラインタフェースＳＭＩを
介してコントローラＳＭからコンフィグレーション情報を受け取る。この情報は
、コンフィギュレーションレジスタにロードされ格納される。多数の符号化フィ
ールドの形態でルーティング情報が渡されて、スイッチングマトリックスを介し
て各出力ポートにどの入力ポートを接続すべきかを決定する。１６×１６マトリ
ックスには、１６個の出力ポートがある。各出力ポートごとに、どの入力ポート
を出力ポートに接続するかを規定するように符号化された４ビットソースアドレ
スがある。また、各フィールドにはフィールドが有効であることを知らせるため
のイネーブル信号と、全インタフェースが有効であることを示すコンフィギュア
信号がある。フィールドが有効ではないという信号が送られると、そのフィール
ドの出力ポートは接続されない。コンフィギュア信号がアサートされなければ、
マトリックスは現在のコンフィギュレーションを変更しない。コントローラ／マ
トリックスインタフェースに関するコンフィギュレーション情報は、コンフィギ
ュア信号がアサートされたときにデバイスにロードされる。マトリックスをスイ
ッチングするために必要とされるまでコンフィグレーション情報を遅らせるため
に、１６ステージプログラマブルパイプラインが使用される。ポートにパリティ
エラーがあれば、そのポートのイネーブル信号はゼロに設定され、そのポートの
出力にヌルテンソルが送信される。パリティエラーを保持するレジスタは、コン
フィギュア信号が高のときロードされるのみであってよく、診断ユニットにより
読み出されるときクリアにされる。また、コンフィギュア信号にパリティチェッ
クが実行される。パリティエラーがここで起きれば、パリティのフェール状況が
アサートされ、すべてのポートイネーブル信号がゼロに設定されて、デバイス上
のすべての出力ポートがヌルテンソルを送信する。ルータとマトリックス間の接
続は、シリアルデータストリームのセットを介したものであり、それぞれが１Ｇ
ｂａｕｄで動作する。マトリックスでの接続が確立されると、入口と出口とのル
ータ間でテンソルが送信される。全プロセスは、挿入遅延が非常に小さいため低
待ち時間を示す。複数のスイッチングマトリックスは、高度にスケーラブルな相
互接続機能を提供するように並列に構成されてよい。
介してコントローラＳＭからコンフィグレーション情報を受け取る。この情報は
、コンフィギュレーションレジスタにロードされ格納される。多数の符号化フィ
ールドの形態でルーティング情報が渡されて、スイッチングマトリックスを介し
て各出力ポートにどの入力ポートを接続すべきかを決定する。１６×１６マトリ
ックスには、１６個の出力ポートがある。各出力ポートごとに、どの入力ポート
を出力ポートに接続するかを規定するように符号化された４ビットソースアドレ
スがある。また、各フィールドにはフィールドが有効であることを知らせるため
のイネーブル信号と、全インタフェースが有効であることを示すコンフィギュア
信号がある。フィールドが有効ではないという信号が送られると、そのフィール
ドの出力ポートは接続されない。コンフィギュア信号がアサートされなければ、
マトリックスは現在のコンフィギュレーションを変更しない。コントローラ／マ
トリックスインタフェースに関するコンフィギュレーション情報は、コンフィギ
ュア信号がアサートされたときにデバイスにロードされる。マトリックスをスイ
ッチングするために必要とされるまでコンフィグレーション情報を遅らせるため
に、１６ステージプログラマブルパイプラインが使用される。ポートにパリティ
エラーがあれば、そのポートのイネーブル信号はゼロに設定され、そのポートの
出力にヌルテンソルが送信される。パリティエラーを保持するレジスタは、コン
フィギュア信号が高のときロードされるのみであってよく、診断ユニットにより
読み出されるときクリアにされる。また、コンフィギュア信号にパリティチェッ
クが実行される。パリティエラーがここで起きれば、パリティのフェール状況が
アサートされ、すべてのポートイネーブル信号がゼロに設定されて、デバイス上
のすべての出力ポートがヌルテンソルを送信する。ルータとマトリックス間の接
続は、シリアルデータストリームのセットを介したものであり、それぞれが１Ｇ
ｂａｕｄで動作する。マトリックスでの接続が確立されると、入口と出口とのル
ータ間でテンソルが送信される。全プロセスは、挿入遅延が非常に小さいため低
待ち時間を示す。複数のスイッチングマトリックスは、高度にスケーラブルな相
互接続機能を提供するように並列に構成されてよい。
【００５５】 図１１は、コントローラＳＭの配列を示す。この主要な機能は、スイッチング
マトリックスを介した接続を確立しそれを管理して、ユーザアプリケーション間
のデータ移動要求を満たすことである。この帯域幅割り当てアルゴリズムは、帯
域幅が効率的かつ公正に割り当てられるように設計されている。コントローラは
、高スループットを維持し、キューがスタベーションを受けないことを保証する
。プライオリティセレクタＰＳＵの役割は、所与の時間でスケジューリングされ
るべきベクトルのプライオリティレベルを選択することである。これは、各プラ
イオリティレベルでのキューの状態（各キューの長さの機能）について、ルータ
インタフェースユニットＳＲＩから入力を受ける。その後、ユニットに形成され
た帯域幅プライオリティ割り当て機能に基づいて、次にサービスされるべきプラ
イオリティレベルを決定する。帯域幅プライオリティ機能は、上記に参照したフ
ァブリック管理インタフェースＦＭＩを用いて実行時間中にロードされるため、
必要な場合はいつでも、予測されるロードに応じて、コントローラがそのプライ
オリティスケジューリング特性を調節することができる。
マトリックスを介した接続を確立しそれを管理して、ユーザアプリケーション間
のデータ移動要求を満たすことである。この帯域幅割り当てアルゴリズムは、帯
域幅が効率的かつ公正に割り当てられるように設計されている。コントローラは
、高スループットを維持し、キューがスタベーションを受けないことを保証する
。プライオリティセレクタＰＳＵの役割は、所与の時間でスケジューリングされ
るべきベクトルのプライオリティレベルを選択することである。これは、各プラ
イオリティレベルでのキューの状態（各キューの長さの機能）について、ルータ
インタフェースユニットＳＲＩから入力を受ける。その後、ユニットに形成され
た帯域幅プライオリティ割り当て機能に基づいて、次にサービスされるべきプラ
イオリティレベルを決定する。帯域幅プライオリティ機能は、上記に参照したフ
ァブリック管理インタフェースＦＭＩを用いて実行時間中にロードされるため、
必要な場合はいつでも、予測されるロードに応じて、コントローラがそのプライ
オリティスケジューリング特性を調節することができる。
【００５６】 スケジューリング・アービトレーションユニットＳＡＵの役割は、現在のルー
ティングサイクルで与えられた要求のセットが許可されるべきであるかを決定す
ることである。これは、アービトレーションサイクルごとに各出力スイッチポー
トへとテンソルの伝送を試みる。スイッチファブリックでのベクトルのルーティ
ング方法をロジックが決定すると、ベクトルが転送されるように、コンフィグレ
ーション情報がルータインタフェースＳＲＩとスイッチングマトリックスインタ
フェースＳＣＩロジックに渡される。このユニットは、必要であれば、３０ｎｓ
ごとにスイッチングマトリックス内にユニキャストおよびブロードキャスト接続
のコンフィグレーションをセットアップできる。スイッチングマトリックス内の
帯域幅は、ＡＴＭなどの応用の場合、接続ベースごとに割り当てられてよい。こ
の代わりとして、マトリックスは、プライオリティセレクタユニットＰＳＵに設
けられた確率的なワークコンサービングアルゴリズムにより構成される。
ティングサイクルで与えられた要求のセットが許可されるべきであるかを決定す
ることである。これは、アービトレーションサイクルごとに各出力スイッチポー
トへとテンソルの伝送を試みる。スイッチファブリックでのベクトルのルーティ
ング方法をロジックが決定すると、ベクトルが転送されるように、コンフィグレ
ーション情報がルータインタフェースＳＲＩとスイッチングマトリックスインタ
フェースＳＣＩロジックに渡される。このユニットは、必要であれば、３０ｎｓ
ごとにスイッチングマトリックス内にユニキャストおよびブロードキャスト接続
のコンフィグレーションをセットアップできる。スイッチングマトリックス内の
帯域幅は、ＡＴＭなどの応用の場合、接続ベースごとに割り当てられてよい。こ
の代わりとして、マトリックスは、プライオリティセレクタユニットＰＳＵに設
けられた確率的なワークコンサービングアルゴリズムにより構成される。
【００５７】 ルータインタフェースユニットＳＩＵは、システムにおいてルータごとに設け
られる。それぞれにより以下に記載する機能性が与えられる。コントローラＳＭ
は、入口ルータのそれぞれにあるテンソル数を監視する（各ルータは、４つのプ
ライオリティレベルのそれぞれで、マルチキャストキューとともに各システム宛
先ポートの別々のキューをもつ）。密に連結されたステートマシーンの対を用い
て、一方ではルータにおいて、他方ではコントローラにおいて、モニタリングが
行われる。キューのベクトル数が少ない場合、コントローラは、ベクトル数の正
確なカウントを維持する。ルータは、新しいベクトルがキューに追加されたこと
をコントローラに知らせ、コントローラは、キューにあるベクトルの１つをスケ
ジューリングするときにキューサイズを減少させる。キューに多数のベクトルが
ある場合、コントローラは、キューサイズの適切な（ファジー）カウントのみを
維持し、ルータにより、キューサイズが所定の境界を越えるときを知らされる。
これにより、コントローラに格納され処理される必要があるステート情報の量が
最小限に抑えられる。
られる。それぞれにより以下に記載する機能性が与えられる。コントローラＳＭ
は、入口ルータのそれぞれにあるテンソル数を監視する（各ルータは、４つのプ
ライオリティレベルのそれぞれで、マルチキャストキューとともに各システム宛
先ポートの別々のキューをもつ）。密に連結されたステートマシーンの対を用い
て、一方ではルータにおいて、他方ではコントローラにおいて、モニタリングが
行われる。キューのベクトル数が少ない場合、コントローラは、ベクトル数の正
確なカウントを維持する。ルータは、新しいベクトルがキューに追加されたこと
をコントローラに知らせ、コントローラは、キューにあるベクトルの１つをスケ
ジューリングするときにキューサイズを減少させる。キューに多数のベクトルが
ある場合、コントローラは、キューサイズの適切な（ファジー）カウントのみを
維持し、ルータにより、キューサイズが所定の境界を越えるときを知らされる。
これにより、コントローラに格納され処理される必要があるステート情報の量が
最小限に抑えられる。
【００５８】 中央管理ユニットＣＭＵは、すべてのデバイスに共通する。その機能は、各デ
バイスと外部コントローラ間にファブリック管理インタフェースＦＭＩを提供し
、デバイス内のエラー管理を制御し、リセットインタフェースＲＳとリファレン
スクロッキングＣＫを各デバイスに備える。
バイスと外部コントローラ間にファブリック管理インタフェースＦＭＩを提供し
、デバイス内のエラー管理を制御し、リセットインタフェースＲＳとリファレン
スクロッキングＣＫを各デバイスに備える。
【００５９】 動作中、コントローラＳＭは、コントローラ／ルータインタフェースＳＲＩ上
でルータから接続要求を受ける。接続要求が到着すると、それらの要求はルータ
インタフェースＳＩＵでキューに入れられる。いくつかのルータが同時に接続を
要求する可能性があるため、コントローラは、スケジューリング・アービトレー
ションロジックを与えて、接続効率を最大限にし、プライオリティレベルに応じ
て、すべてのポートが公平なサービスレベルを受けることができるようにする。
ルータインタフェースユニットＳＩＵは、スケジューリング・アービトレーショ
ンユニットＳＡＵにそれぞれ空でないキューの要求を与え、これが任意のスイッ
チサイクルにおいてどのテンソルがルーティング可能であるかを決定する。スケ
ジューリング・アービトレションユニットＳＡＵは、スイッチサイクルごとに各
ルータにテンソルを伝達するように試みる。また、アービタは、プライオリティ
選択ユニットＰＳＵに配置されたワークコンサービングアルゴリズムを用いて、
外部システムコントローラにより規定された情報にしたがって、各プライオリテ
ィにスイッチングマトリックスにおける帯域幅を割り当てる。また、帯域幅は、
接続ベースごとに割り当てられてよい。このメカニズムの一般的な使用は、帯域
幅の割り当てが動的に変化するＡＴＭ「接続許可制御」機能であろう。
でルータから接続要求を受ける。接続要求が到着すると、それらの要求はルータ
インタフェースＳＩＵでキューに入れられる。いくつかのルータが同時に接続を
要求する可能性があるため、コントローラは、スケジューリング・アービトレー
ションロジックを与えて、接続効率を最大限にし、プライオリティレベルに応じ
て、すべてのポートが公平なサービスレベルを受けることができるようにする。
ルータインタフェースユニットＳＩＵは、スケジューリング・アービトレーショ
ンユニットＳＡＵにそれぞれ空でないキューの要求を与え、これが任意のスイッ
チサイクルにおいてどのテンソルがルーティング可能であるかを決定する。スケ
ジューリング・アービトレションユニットＳＡＵは、スイッチサイクルごとに各
ルータにテンソルを伝達するように試みる。また、アービタは、プライオリティ
選択ユニットＰＳＵに配置されたワークコンサービングアルゴリズムを用いて、
外部システムコントローラにより規定された情報にしたがって、各プライオリテ
ィにスイッチングマトリックスにおける帯域幅を割り当てる。また、帯域幅は、
接続ベースごとに割り当てられてよい。このメカニズムの一般的な使用は、帯域
幅の割り当てが動的に変化するＡＴＭ「接続許可制御」機能であろう。
【００６０】 スケジューリング・アービトレーションユニットＳＡＵが要求された接続を作
成する場合、関連するルータの対は接続が作成されることを知らされ、コントロ
ーラは関係する接続制御情報をスイッチングマトリックスに送り、要求された接
続を確立する。これは、一連のスイッチングサイクルで継続的に行われ、接続を
確立して、ベクトルを転送する。これらのステップは、スイッチングサイクル時
間を可能なかぎり短くし、その結果のファブリックのスループットを可能な限り
高くするようにインタリーブされる。スイッチングサイクル時間は、複数のシス
テムクロックである。スイッチングサイクルあたりのシステムクロックサイクル
数は、ルータインタフェースとスイッチングマトリックスインタフェースの動作
に影響を及ぼす。出口ルータは、専用のブロードキャストメカニズムを介して入
口ルータにバックプレッシャを送ってよい。出口ルータからコントローラ／ルー
タインタフェースを通って受け取るバックプレッシャ要求は、スケジューリング
・アービトレーションユニットＳＡＵでの通常の接続選択前に実行される。その
後、バックプレッシャブロードキャストは、通常の動作が継続可能になる前にラ
ウンドロビン方式で実行される。
成する場合、関連するルータの対は接続が作成されることを知らされ、コントロ
ーラは関係する接続制御情報をスイッチングマトリックスに送り、要求された接
続を確立する。これは、一連のスイッチングサイクルで継続的に行われ、接続を
確立して、ベクトルを転送する。これらのステップは、スイッチングサイクル時
間を可能なかぎり短くし、その結果のファブリックのスループットを可能な限り
高くするようにインタリーブされる。スイッチングサイクル時間は、複数のシス
テムクロックである。スイッチングサイクルあたりのシステムクロックサイクル
数は、ルータインタフェースとスイッチングマトリックスインタフェースの動作
に影響を及ぼす。出口ルータは、専用のブロードキャストメカニズムを介して入
口ルータにバックプレッシャを送ってよい。出口ルータからコントローラ／ルー
タインタフェースを通って受け取るバックプレッシャ要求は、スケジューリング
・アービトレーションユニットＳＡＵでの通常の接続選択前に実行される。その
後、バックプレッシャブロードキャストは、通常の動作が継続可能になる前にラ
ウンドロビン方式で実行される。
【００６１】 また、コントローラ／ルータインタフェースには、コントローラが任意のトラ
フィックを特定の出口ルータにスケジューリングしないようにする「コアレベル
バックプレッシャ」という別のメカニズムもある。すべての出口バッファがいっ
ぱいになると、ルータがコアレベルバックプレッシャを使用する。
フィックを特定の出口ルータにスケジューリングしないようにする「コアレベル
バックプレッシャ」という別のメカニズムもある。すべての出口バッファがいっ
ぱいになると、ルータがコアレベルバックプレッシャを使用する。
【００６２】 コントローラは、スイッチングマトリックスにおいてユニキャストとブロード
キャストの両方の接続を確立できる。また、コントローラは、例えば、１０Ｇｂ
ｉｔ／ｓｅｃおよび５Ｇｂｉｔ／ｓｅｃルータの混合など、「フル」および「ハ
ーフスピード」ポートの混合を含むシステム構成を処理することもできる。
キャストの両方の接続を確立できる。また、コントローラは、例えば、１０Ｇｂ
ｉｔ／ｓｅｃおよび５Ｇｂｉｔ／ｓｅｃルータの混合など、「フル」および「ハ
ーフスピード」ポートの混合を含むシステム構成を処理することもできる。
【００６３】 図１２は、ルータデバイスを示す。これは、システムポートインタフェース制
御デバイスである。主な機能は、システム間とのアクセスを備えることにより、
ユーザアプリケーションのデータ移動要求をサポートすることである。入口イン
タフェースユニットＩＩＵのインスタンスは２つあり、システムポートに接続可
能なトラフィックマネージャのそれぞれに対して１つである。ＩＩＵの役割は、
トラフィックマネージャからのデータをルータ上の内部ＦＩＦＯキューに転送し
、ＩＣＵに対して、システムに伝送されようとするテンソルがあることを知らせ
ることである。トラフィックマネージャへの外部インタフェースは、共通するシ
ステムインタフェースＣＳＩＸを利用する。これは、ｎ×８ビットデータバスを
規定し、入口インタフェースユニットＩＩＵは、３２ビットモードで動作する。
ＦＩＦＯは、次々とテンソルを受け入れながら１つのテンソルをＩＣＵに転送で
きる奥行きが４テンソルのものである。
御デバイスである。主な機能は、システム間とのアクセスを備えることにより、
ユーザアプリケーションのデータ移動要求をサポートすることである。入口イン
タフェースユニットＩＩＵのインスタンスは２つあり、システムポートに接続可
能なトラフィックマネージャのそれぞれに対して１つである。ＩＩＵの役割は、
トラフィックマネージャからのデータをルータ上の内部ＦＩＦＯキューに転送し
、ＩＣＵに対して、システムに伝送されようとするテンソルがあることを知らせ
ることである。トラフィックマネージャへの外部インタフェースは、共通するシ
ステムインタフェースＣＳＩＸを利用する。これは、ｎ×８ビットデータバスを
規定し、入口インタフェースユニットＩＩＵは、３２ビットモードで動作する。
ＦＩＦＯは、次々とテンソルを受け入れながら１つのテンソルをＩＣＵに転送で
きる奥行きが４テンソルのものである。
【００６４】 テンソルを発生させるために、入口インタフェースユニットは、３バイトシス
テムコアヘッダをＣＳＩＸフレームに付加してそれを渡し、ＩＣＵにテンソルの
利用可能性を示す。ＩＩＵは、フレームのタイプがユニキャスト、マルチキャス
トまたはブロードキャストのどれであるかを決定するためにＣＳＩＸヘッダを検
査して、そのタイプをＩＣＵに示す。フレームがユニキャストであれば、ＩＩＵ
は、ＣＳＩＸヘッダにある宛先アドレスから得られた宛先ＴＭを示す第１バイト
に１ビットを設定する。フレームがマルチキャストであれば、テンソルが作られ
、ゼロではないＣＳＩＸマスクをもつ１６システムポートのそれぞれに送られる
。ＣＳＩＸフレームがブロードキャストの場合、第１バイトは、ＩＩＵによりす
べて１に設定される。また、ＩＩＵの役割に、巡回冗長チェックを利用する２バ
イトテンソルエラーチェックを計算することもある。
テムコアヘッダをＣＳＩＸフレームに付加してそれを渡し、ＩＣＵにテンソルの
利用可能性を示す。ＩＩＵは、フレームのタイプがユニキャスト、マルチキャス
トまたはブロードキャストのどれであるかを決定するためにＣＳＩＸヘッダを検
査して、そのタイプをＩＣＵに示す。フレームがユニキャストであれば、ＩＩＵ
は、ＣＳＩＸヘッダにある宛先アドレスから得られた宛先ＴＭを示す第１バイト
に１ビットを設定する。フレームがマルチキャストであれば、テンソルが作られ
、ゼロではないＣＳＩＸマスクをもつ１６システムポートのそれぞれに送られる
。ＣＳＩＸフレームがブロードキャストの場合、第１バイトは、ＩＩＵによりす
べて１に設定される。また、ＩＩＵの役割に、巡回冗長チェックを利用する２バ
イトテンソルエラーチェックを計算することもある。
【００６５】 トラフィックマネージャフロー制御は、トラフィックマネージャのスタート／
ストップバックプレッシャ情報を関連する出口インタフェースユニットＥＩＵに
対して信号を送る役割を各入口インタフェースユニットＩＩＵにもたせることに
より行われる。ＩＩＵは、ＣＳＩＸ制御バスを復号化することによりこのバック
プレッシャ情報を獲得する。パリティエラーチェッキングが作動され（ステータ
スレジスタに適切なビットが設定され）、ＩＩＵがＣＳＩＸにパリティエラーを
検出すれば、エラーは記録され、対応するテンソルは破棄される。このログは、
ＦＭＩを介して引き出し可能である。
ストップバックプレッシャ情報を関連する出口インタフェースユニットＥＩＵに
対して信号を送る役割を各入口インタフェースユニットＩＩＵにもたせることに
より行われる。ＩＩＵは、ＣＳＩＸ制御バスを復号化することによりこのバック
プレッシャ情報を獲得する。パリティエラーチェッキングが作動され（ステータ
スレジスタに適切なビットが設定され）、ＩＩＵがＣＳＩＸにパリティエラーを
検出すれば、エラーは記録され、対応するテンソルは破棄される。このログは、
ＦＭＩを介して引き出し可能である。
【００６６】 入口制御ユニットＩＣＵの役割は、入口インタフェースユニットＩＩＵからテ
ンソルを受け取り、コントローラインタフェースユニットＳＭＩＵに接続要求を
出し、コントローラが接続を許可するまでテンソルを格納して、トランシーバＴ
ＸＲにテンソルを送ることである。接続要求（およびその後の許可）には２つの
タイプがある。第１のタイプは、すべてのユニキャスト／マルチキャストテンソ
ルに対して使用され、第２のタイプは、ブロードキャストトラフィックに対して
使用される。ユニキャスト／マルチキャストテンソルの場合、入口制御ユニット
／コントローラインタフェースユニットのシグナリングは、システム宛先ポート
およびプライオリティを組み込む。ブロードキャストテンソルの場合、明らかに
、システム宛先アドレスの要求はなく、ブロードキャストテンソルのレベルは１
つのみであるため、プライオリティの識別子も要求されない。
ンソルを受け取り、コントローラインタフェースユニットＳＭＩＵに接続要求を
出し、コントローラが接続を許可するまでテンソルを格納して、トランシーバＴ
ＸＲにテンソルを送ることである。接続要求（およびその後の許可）には２つの
タイプがある。第１のタイプは、すべてのユニキャスト／マルチキャストテンソ
ルに対して使用され、第２のタイプは、ブロードキャストトラフィックに対して
使用される。ユニキャスト／マルチキャストテンソルの場合、入口制御ユニット
／コントローラインタフェースユニットのシグナリングは、システム宛先ポート
およびプライオリティを組み込む。ブロードキャストテンソルの場合、明らかに
、システム宛先アドレスの要求はなく、ブロードキャストテンソルのレベルは１
つのみであるため、プライオリティの識別子も要求されない。
【００６７】 図１３に、入口バッファリングが示されている。ユニキャストキューイングＵ
Ｑでのこのようなバッファリングは、可能な宛先トラフィックマネージャおよび
プライオリティのそれぞれに対して１つとなるように実行される。ユニキャスト
キューに加え、プライオリティにつきポートあたり１つのマルチキャストキュー
ＭＱと単一のブロードキャストキューＢＱがある。キューは静的に割り当てられ
る。ユニキャストキューは５１２個、マルチキャストキューは６４個、そしてブ
ロードキャストキューは１個ある。ユニキャストとマルチキャストキューは、外
部ＳＲＡＭに位置する。キューの構成により、ＯＣ−１２グラニュラリティにフ
ロー制御を下げることができる。ＣＳＩＸヘッダのユニキャストアドレスフィー
ルド内に、ルータがサポートできるトラフィックマネージャの数に対して３ビッ
トが割り当てられる。ルータが２つのトラフィックマネージャをサポートするた
め、スペアビットフィールドは、サービスチャネルとして知られる機能に使用さ
れる。サービスチャネルにより、ルータの内在するＯＣ−１２グラニュラリティ
の特徴を完全に利用する手段が与えられる。
Ｑでのこのようなバッファリングは、可能な宛先トラフィックマネージャおよび
プライオリティのそれぞれに対して１つとなるように実行される。ユニキャスト
キューに加え、プライオリティにつきポートあたり１つのマルチキャストキュー
ＭＱと単一のブロードキャストキューＢＱがある。キューは静的に割り当てられ
る。ユニキャストキューは５１２個、マルチキャストキューは６４個、そしてブ
ロードキャストキューは１個ある。ユニキャストとマルチキャストキューは、外
部ＳＲＡＭに位置する。キューの構成により、ＯＣ−１２グラニュラリティにフ
ロー制御を下げることができる。ＣＳＩＸヘッダのユニキャストアドレスフィー
ルド内に、ルータがサポートできるトラフィックマネージャの数に対して３ビッ
トが割り当てられる。ルータが２つのトラフィックマネージャをサポートするた
め、スペアビットフィールドは、サービスチャネルとして知られる機能に使用さ
れる。サービスチャネルにより、ルータの内在するＯＣ−１２グラニュラリティ
の特徴を完全に利用する手段が与えられる。
【００６８】 入口制御ユニットＩＣＵが、コントローラインタフェースユニットＳＭＩＵ（
出口ポートとプライオリティを特定する）から接続許可信号を受信する場合、Ｉ
ＣＵは、最大８個の資格の得たユニキャストキューまたはマルチキャストキュー
から１つを選択しなければならず、そこからテンソルを送り出す。これは、いく
つかのパラメータを考慮にいれる加重ラウンドロビンメカニズムを用いて達成さ
れる。１つは入口キューの長さであり、これによりショートキューよりもロング
キューが好ましくなり、もう１つはアグリゲートキューテンソルの緊急度であり
、これにより、トラフィックマネージャがＣＳＩＸヘッダの緊急フィールドを介
してキューの加重を一時的に増大させることができる。考慮すべきさらなるパラ
メータは、キュー帯域幅の割り当てであり、これにより、外部システムコントロ
ーラまたはシステムオペレータが、ＦＭＩを介して個々のフローに帯域幅割り当
てを行うようにシステムを構成することができる。考慮すべき最後のパラメータ
は、ターゲット出口キューバックプレッシャのものである。これにより、出口キ
ューがいっぱいになる確率が最小限に抑えられることがマルチキャストスキーム
の有効な性能により要求される。入力変数への加重関数の感度は、４つのセット
のグローバル感度変数（プライオリティにつき１つ）により制御される。これら
の設定は、システム初期化時に構成される。
出口ポートとプライオリティを特定する）から接続許可信号を受信する場合、Ｉ
ＣＵは、最大８個の資格の得たユニキャストキューまたはマルチキャストキュー
から１つを選択しなければならず、そこからテンソルを送り出す。これは、いく
つかのパラメータを考慮にいれる加重ラウンドロビンメカニズムを用いて達成さ
れる。１つは入口キューの長さであり、これによりショートキューよりもロング
キューが好ましくなり、もう１つはアグリゲートキューテンソルの緊急度であり
、これにより、トラフィックマネージャがＣＳＩＸヘッダの緊急フィールドを介
してキューの加重を一時的に増大させることができる。考慮すべきさらなるパラ
メータは、キュー帯域幅の割り当てであり、これにより、外部システムコントロ
ーラまたはシステムオペレータが、ＦＭＩを介して個々のフローに帯域幅割り当
てを行うようにシステムを構成することができる。考慮すべき最後のパラメータ
は、ターゲット出口キューバックプレッシャのものである。これにより、出口キ
ューがいっぱいになる確率が最小限に抑えられることがマルチキャストスキーム
の有効な性能により要求される。入力変数への加重関数の感度は、４つのセット
のグローバル感度変数（プライオリティにつき１つ）により制御される。これら
の設定は、システム初期化時に構成される。
【００６９】 入口フロー制御メカニズムを提供するために、入口制御ユニットＩＣＵは、キ
ューの状態（ほとんど空の状態、充填中の状態、ほとんどいっぱいか、または極
めていっぱいの状態）を示すように３つのウォーターマークレベルを適用する。
ウォーターマークは関連するヒステリシスをもち、両方の値はＦＭＩを介してコ
ンフィグレーション可能である。１つの状態から別の状態へキューが移ると、Ｉ
ＣＵは、その変化を出口インタフェースユニットＥＩＵのそれぞれに知らせる。
この「マルチステート」バックプレッシャメカニズムに加え、スタート／ストッ
プシグナリングのみを含む第２のバックプレッシャシグナリングモードを引き起
こすことも可能である。バックプレッシャメカニズムモードは、ウォーターマー
クレベルを適切に設定することによりＦＭＩを介して選択される。
ューの状態（ほとんど空の状態、充填中の状態、ほとんどいっぱいか、または極
めていっぱいの状態）を示すように３つのウォーターマークレベルを適用する。
ウォーターマークは関連するヒステリシスをもち、両方の値はＦＭＩを介してコ
ンフィグレーション可能である。１つの状態から別の状態へキューが移ると、Ｉ
ＣＵは、その変化を出口インタフェースユニットＥＩＵのそれぞれに知らせる。
この「マルチステート」バックプレッシャメカニズムに加え、スタート／ストッ
プシグナリングのみを含む第２のバックプレッシャシグナリングモードを引き起
こすことも可能である。バックプレッシャメカニズムモードは、ウォーターマー
クレベルを適切に設定することによりＦＭＩを介して選択される。
【００７０】 出口制御ユニットＥＣＵは、ＩＣＵに出口バックプレッシャ情報の信号を送る
。この情報は、シグナリング出口ルータバッファか、別の出口ルータバッファの
状態に関してＥＣＵが受けた情報のいずれかに関する。この情報がシグナリング
出口ルータバッファに関するものであれば、ＩＣＵは、入口スケジューリングア
ルゴリズムにより使用されるバックプレッシャステータスを更新し、バックプレ
ッシャ情報をコントローラインタフェースユニットＳＭＩＵに送信する要求を出
す。この情報が別の出口ルータバッファに関するものであれば、ＩＣＵは、それ
自体のバックプレッシャステータスを更新するだけである。
。この情報は、シグナリング出口ルータバッファか、別の出口ルータバッファの
状態に関してＥＣＵが受けた情報のいずれかに関する。この情報がシグナリング
出口ルータバッファに関するものであれば、ＩＣＵは、入口スケジューリングア
ルゴリズムにより使用されるバックプレッシャステータスを更新し、バックプレ
ッシャ情報をコントローラインタフェースユニットＳＭＩＵに送信する要求を出
す。この情報が別の出口ルータバッファに関するものであれば、ＩＣＵは、それ
自体のバックプレッシャステータスを更新するだけである。
【００７１】 出口インタフェースユニットＥＩＵのインスタンスは２つあり、システムポー
トに接続されるトラフィックマネージャのそれぞれに対して１つ対応する。出口
インタフェースユニットの役割は、ＥＣＵからテンソルを受け、フレームとして
それらをＣＳＩＸ上で関連するトラフィックマネージャに伝送することである。
トに接続されるトラフィックマネージャのそれぞれに対して１つ対応する。出口
インタフェースユニットの役割は、ＥＣＵからテンソルを受け、フレームとして
それらをＣＳＩＸ上で関連するトラフィックマネージャに伝送することである。
【００７２】 トラフィックマネージャフロー制御を備えるために、出口インタフェースユニ
ットＥＩＵは、関連する入口インタフェースユニットＩＩＵ（すなわち、同じト
ラフィックマネージャに接続されたもの）から、トラフィックマネージャのスタ
ート／ストップバックプレッシャ情報を受け取る。ＥＩＵが現在フレームをトラ
フィックマネージャに送信していれば、現在のフレームの転送を続け、その後の
フレームを転送する前にスタート表示を受け取るまで待機する。
ットＥＩＵは、関連する入口インタフェースユニットＩＩＵ（すなわち、同じト
ラフィックマネージャに接続されたもの）から、トラフィックマネージャのスタ
ート／ストップバックプレッシャ情報を受け取る。ＥＩＵが現在フレームをトラ
フィックマネージャに送信していれば、現在のフレームの転送を続け、その後の
フレームを転送する前にスタート表示を受け取るまで待機する。
【００７３】 入口フロー制御を備えるために、ＥＩＵは、ＩＣＵから入口バッファマルチス
テートバックプレッシャ情報を受け取り、それをトラフィックマネージャに直ち
に送信する。
テートバックプレッシャ情報を受け取り、それをトラフィックマネージャに直ち
に送信する。
【００７４】 出口制御ユニットＥＣＵの役割は、コントローラインタフェースユニットＳＭ
ＩＵにより間もなく到着することを知らされると、シリアルトランシーバからテ
ンソルを受け取り、それらを関係するＥＩＵに送る。ＥＣＵは、システムコアヘ
ッダのトラフィックマネージャマスクバイトを検査して、正確な宛先ＥＩＵを決
定することである。マルチキャスト（またはブロードキャスト）テンソルの場合
、複数ビットがマスクに設定され、テンソルは、対応するビットが設定されるす
べてのＥＩＵに同時に転送される。この機能により、出口ルータにワイヤ速度マ
ルチキャスティングが与えられる。ＥＣＵの役割は、システムコアヘッダのテン
ソルエラーチェックバイトをチェックすることである。システムコアエラーチェ
ッキングが作動され（すなわち、ステータスレジスタに適切なビットが設定され
）、ＥＣＵがエラーを検出すると、それが記録され、対応するテンソルが破棄さ
れる。出口フロー制御メカニズムを提供するために、ＥＣＵは、出口バッファの
状態（ほとんど空の状態、充填中の状態、ほとんどいっぱいか、または極めてい
っぱいの状態）を示すように３つのウォーターマークレベルを適用する。１つの
状態から別の状態へと出口バッファが移ると、ＥＣＵは、その変化をＩＣＵに知
らせる。ウォーターマークレベルは、ＦＭＩを介してコンフィグレーション可能
である。この「マルチステート」バックプレッシャメカニズムに加え、スタート
／ストップシグナリングのみを含む第２のバックプレッシャシグナリングモード
を引き起こすことも可能である。バックプレッシャメカニズムのタイプは、ウォ
ーターマークレベルを適切に設定することによりＦＭＩを介して選択される。
ＩＵにより間もなく到着することを知らされると、シリアルトランシーバからテ
ンソルを受け取り、それらを関係するＥＩＵに送る。ＥＣＵは、システムコアヘ
ッダのトラフィックマネージャマスクバイトを検査して、正確な宛先ＥＩＵを決
定することである。マルチキャスト（またはブロードキャスト）テンソルの場合
、複数ビットがマスクに設定され、テンソルは、対応するビットが設定されるす
べてのＥＩＵに同時に転送される。この機能により、出口ルータにワイヤ速度マ
ルチキャスティングが与えられる。ＥＣＵの役割は、システムコアヘッダのテン
ソルエラーチェックバイトをチェックすることである。システムコアエラーチェ
ッキングが作動され（すなわち、ステータスレジスタに適切なビットが設定され
）、ＥＣＵがエラーを検出すると、それが記録され、対応するテンソルが破棄さ
れる。出口フロー制御メカニズムを提供するために、ＥＣＵは、出口バッファの
状態（ほとんど空の状態、充填中の状態、ほとんどいっぱいか、または極めてい
っぱいの状態）を示すように３つのウォーターマークレベルを適用する。１つの
状態から別の状態へと出口バッファが移ると、ＥＣＵは、その変化をＩＣＵに知
らせる。ウォーターマークレベルは、ＦＭＩを介してコンフィグレーション可能
である。この「マルチステート」バックプレッシャメカニズムに加え、スタート
／ストップシグナリングのみを含む第２のバックプレッシャシグナリングモード
を引き起こすことも可能である。バックプレッシャメカニズムのタイプは、ウォ
ーターマークレベルを適切に設定することによりＦＭＩを介して選択される。
【００７５】 コントローラインタフェースユニットＳＭＩＵの役割は、コントローラへのイ
ンタフェースを制御することである。トラフィックマネージャポートのグラニュ
ラリティレベルではなくシステムポートでコントローラが動作するため、ＳＭＩ
Ｕは、このレベルでも動作する。ＳＭＩＵは、各宛先システムポートのそれぞれ
と関連する入口キューにあるテンソル数のカウントを維持する。カウントは、Ｓ
ＭＩＵがＩＣＵによりテンソルの到着を知られるたびに増大され、ＳＭＩＵがコ
ントローラから許可を受けるたびに減少される。
ンタフェースを制御することである。トラフィックマネージャポートのグラニュ
ラリティレベルではなくシステムポートでコントローラが動作するため、ＳＭＩ
Ｕは、このレベルでも動作する。ＳＭＩＵは、各宛先システムポートのそれぞれ
と関連する入口キューにあるテンソル数のカウントを維持する。カウントは、Ｓ
ＭＩＵがＩＣＵによりテンソルの到着を知られるたびに増大され、ＳＭＩＵがコ
ントローラから許可を受けるたびに減少される。
【００７６】 コントローラインタフェースユニットＳＭＩＵは、コントローラにある対応す
るものに密に連結されたステートマシーンを含む。テンソル数が少ない（およそ
６または７よりも少ない）場合、ＳＭＩＵは、コントローラにそれぞれの新しい
テンソルの到着を知らせる。テンソル数が多い場合、ＳＭＩＵは、カウント値が
所定の境界を越えたときをコントローラに知らせるのみである。
るものに密に連結されたステートマシーンを含む。テンソル数が少ない（およそ
６または７よりも少ない）場合、ＳＭＩＵは、コントローラにそれぞれの新しい
テンソルの到着を知らせる。テンソル数が多い場合、ＳＭＩＵは、カウント値が
所定の境界を越えたときをコントローラに知らせるのみである。
【００７７】 中央管理ユニットは、すべてのデバイスに共通している。その機能は、各デバ
イスと外部コントローラ間にＦＭＩを提供し、デバイス内のエラー管理を制御し
、リセットインタフェースとリファレンスクロッキングを各デバイスに備える。
イスと外部コントローラ間にＦＭＩを提供し、デバイス内のエラー管理を制御し
、リセットインタフェースとリファレンスクロッキングを各デバイスに備える。
【００７８】 図１２を再度参照すると、ルータは、ＣＳＩＸ入口および出口インタフェース
を介してシステムへのアクセスを備える。ＣＳＩＸインタフェースＩＣＳＩＸ上
で、入口トラフィックマネージャからＣＳＩＸパケットを受信すると、入口イン
タフェースユニットＩＩＵは、パケットのタイプと妥当性をチェックする。その
後、パケットはコアヘッダでラッピングされ、その内容はパケットタイプごとに
異なる。コアヘッダが付加される場合、パケットは、テンソルとして知られるよ
うになる。入口制御ユニットＩＣＵは、スイッチングマトリックスでの接続を求
めてコントローラインタフェースＳＭＩを介してコントローラに要求を出し、接
続が作成されるまでテンソルを格納する。ユニキャストトラフィックの場合ライ
ンブロッキングのヘッダを削除するため、入口バッファリングが別々のキューに
組織化され、図１３に示されているように、それぞれの可能な宛先トラフィック
マネージャＴＭＱ１〜ＴＭＱＮおよびプライオリティＰ１〜Ｐ４に１つである。
プライオリティあたりの個々のキューは、ラインブロッキングの先頭を回避する
ために必要とされないが、スイッチにおいて各プライオリティへの帯域幅割り当
てをコントローラに行わせることができるため利点となる。ユニキャストキュー
に加え、プライオリティにつきポートあたり１つのマルチキャストキューと単一
のブロードキャストキューがある。ユニキャストとマルチキャストのキューは、
外部ＳＲＡＭに静的に割り当てられる。このバッファリングレベルの目的は、コ
ントローラに入口データストリームビューを備えることによりコントローラが接
続の割り当てを効率的にできるようにすることと、ルータ外部インタフェースと
ルータ／マトリックスインタフェース間のレートを一致させることである。
を介してシステムへのアクセスを備える。ＣＳＩＸインタフェースＩＣＳＩＸ上
で、入口トラフィックマネージャからＣＳＩＸパケットを受信すると、入口イン
タフェースユニットＩＩＵは、パケットのタイプと妥当性をチェックする。その
後、パケットはコアヘッダでラッピングされ、その内容はパケットタイプごとに
異なる。コアヘッダが付加される場合、パケットは、テンソルとして知られるよ
うになる。入口制御ユニットＩＣＵは、スイッチングマトリックスでの接続を求
めてコントローラインタフェースＳＭＩを介してコントローラに要求を出し、接
続が作成されるまでテンソルを格納する。ユニキャストトラフィックの場合ライ
ンブロッキングのヘッダを削除するため、入口バッファリングが別々のキューに
組織化され、図１３に示されているように、それぞれの可能な宛先トラフィック
マネージャＴＭＱ１〜ＴＭＱＮおよびプライオリティＰ１〜Ｐ４に１つである。
プライオリティあたりの個々のキューは、ラインブロッキングの先頭を回避する
ために必要とされないが、スイッチにおいて各プライオリティへの帯域幅割り当
てをコントローラに行わせることができるため利点となる。ユニキャストキュー
に加え、プライオリティにつきポートあたり１つのマルチキャストキューと単一
のブロードキャストキューがある。ユニキャストとマルチキャストのキューは、
外部ＳＲＡＭに静的に割り当てられる。このバッファリングレベルの目的は、コ
ントローラに入口データストリームビューを備えることによりコントローラが接
続の割り当てを効率的にできるようにすることと、ルータ外部インタフェースと
ルータ／マトリックスインタフェース間のレートを一致させることである。
【００７９】 接続が許可されると、コントローラは、所与のプライオリティで要求された出
口ルータに対してスイッチングマトリックスでの接続を作成する。ここで、入口
制御ユニットＩＣＵは、資格のあるユニキャストまたはマルチキャストキューか
ら１つを選択しなければならず、そこからテンソルをトランシーバに送り、シリ
アライゼーションを行う。ルータスケジューリングのこのレベルは、加重ラウン
ドロビンベースで行われる。各ユニキャストおよびマルチキャストキューは、そ
れと関連する加重を有し、これは、出口バッファからのバックプレッシャ、キュ
ーの長さ、キューの緊急度および静的帯域幅割り当てにより決定される。出口側
で、コントローラは、テンソルが間もなく到着することをルータに知らせる。出
口制御ユニットＥＣＵは、このテンソルを受け取り、どのトラフィックマネージ
ャにテンソルを送信するかを見るためにコアヘッダを検査する。その後、テンソ
ルはデータストリームに再度アセンブルされて、ＣＳＩＸを介して適切なトラフ
ィックマネージャに送られる。
口ルータに対してスイッチングマトリックスでの接続を作成する。ここで、入口
制御ユニットＩＣＵは、資格のあるユニキャストまたはマルチキャストキューか
ら１つを選択しなければならず、そこからテンソルをトランシーバに送り、シリ
アライゼーションを行う。ルータスケジューリングのこのレベルは、加重ラウン
ドロビンベースで行われる。各ユニキャストおよびマルチキャストキューは、そ
れと関連する加重を有し、これは、出口バッファからのバックプレッシャ、キュ
ーの長さ、キューの緊急度および静的帯域幅割り当てにより決定される。出口側
で、コントローラは、テンソルが間もなく到着することをルータに知らせる。出
口制御ユニットＥＣＵは、このテンソルを受け取り、どのトラフィックマネージ
ャにテンソルを送信するかを見るためにコアヘッダを検査する。その後、テンソ
ルはデータストリームに再度アセンブルされて、ＣＳＩＸを介して適切なトラフ
ィックマネージャに送られる。
【００８０】 システムでのマルチキャスティングは、入口および出口でテンソルを最適に複
製することにより達成される。入口側では、ルータは、各プライオリティで出口
ルータにつき１つのマルチキャストキューをもつ。入口側でマルチキャストルー
ティング情報が付加され、出口側に到着すると、これらのマスクは、テンソルの
複製を要求された出口バッファに決定する。システムでのブロードキャストは、
各ルータの入口で単一のオンチップブロードキャストキューをもつことにより達
成される。コントローラがブロードキャスト接続をスケジューリングすると、テ
ンソルは、マトリックスによりすべての出口ルータに並列にルーティングされる
ため、あらゆる入口輻輳が回避される。
製することにより達成される。入口側では、ルータは、各プライオリティで出口
ルータにつき１つのマルチキャストキューをもつ。入口側でマルチキャストルー
ティング情報が付加され、出口側に到着すると、これらのマスクは、テンソルの
複製を要求された出口バッファに決定する。システムでのブロードキャストは、
各ルータの入口で単一のオンチップブロードキャストキューをもつことにより達
成される。コントローラがブロードキャスト接続をスケジューリングすると、テ
ンソルは、マトリックスによりすべての出口ルータに並列にルーティングされる
ため、あらゆる入口輻輳が回避される。
【００８１】 通常の動作で使用されるルータへのインタフェースは４つある。これらは、コ
ントローラインタフェース、スイッチングマトリックスインタフェース、複数の
ＣＳＩＸインタフェース、およびファブリック管理インタフェースＦＭＩである
。
ントローラインタフェース、スイッチングマトリックスインタフェース、複数の
ＣＳＩＸインタフェース、およびファブリック管理インタフェースＦＭＩである
。
【００８２】 オープンスタンダードな共通するスイッチインタフェース（ＣＳＩＸ）により
、トラフィックマネージャおよびスイッチファブリック間でデータおよび制御情
報が転送され、システムにプロトコル独立性のレベルが与えられる。ＣＳＩＸの
実際の動作は、基本的に非常に単純である。フレームタイプ、宛先ポート、プラ
イオリティおよび緊急度などの情報を含む４バイトＣＳＩＸヘッダをコンパイル
するようにトラフィックマネージャが要求される。緊急度は、ルータの特定のキ
ューが、一時的にプライオリティの１つが次にスケジューリングされる可能性を
高めることができるようにする概念のものである。これは、トラフィックシェー
ピングとバッファ最適化を助長し、一般に高いサービス品質を維持しやすくする
機能の１つである。各ＣＳＩＸインタフェースは、ルータとトラフィックマネー
ジャとの間のポイントツーポイントの双方向性リンクである。単一のＣＳＩＸイ
ンタフェースは、最大ＯＣ−１２まで１つのトラフィックマネージャをサポート
する。多数のＣＳＩＸデータ経路がグループ化されて、単一の制御経路を用いな
がら、より高い帯域幅のトラフィックマネージャをサポートする。各ＣＳＩＸデ
ータ経路は、各方向（ＴｘおよびＲｘ）にある複数の８ビットである。
、トラフィックマネージャおよびスイッチファブリック間でデータおよび制御情
報が転送され、システムにプロトコル独立性のレベルが与えられる。ＣＳＩＸの
実際の動作は、基本的に非常に単純である。フレームタイプ、宛先ポート、プラ
イオリティおよび緊急度などの情報を含む４バイトＣＳＩＸヘッダをコンパイル
するようにトラフィックマネージャが要求される。緊急度は、ルータの特定のキ
ューが、一時的にプライオリティの１つが次にスケジューリングされる可能性を
高めることができるようにする概念のものである。これは、トラフィックシェー
ピングとバッファ最適化を助長し、一般に高いサービス品質を維持しやすくする
機能の１つである。各ＣＳＩＸインタフェースは、ルータとトラフィックマネー
ジャとの間のポイントツーポイントの双方向性リンクである。単一のＣＳＩＸイ
ンタフェースは、最大ＯＣ−１２まで１つのトラフィックマネージャをサポート
する。多数のＣＳＩＸデータ経路がグループ化されて、単一の制御経路を用いな
がら、より高い帯域幅のトラフィックマネージャをサポートする。各ＣＳＩＸデ
ータ経路は、各方向（ＴｘおよびＲｘ）にある複数の８ビットである。
【００８３】 ファブリック管理インタフェースＦＭＩは、各システムデバイスとの間のビッ
トシリアルインタフェースとして与えられる。ＦＭＩは２５Ｍｈｚで動作し、独
自のプロトコルを使用する。ＦＭＩは、多数の機能を実行する。これは、チップ
セットのシステム制御用の主要なインタフェースである。これにより、スイッチ
マネージャが実行時間のステータス情報を読み出すことができる。また、これに
より、すべてのデバイスが帯域幅の割り当てに必要な情報で動的に更新されるこ
とができる。また、ＦＭＩにより、システムの確立および初期化へのアクセスが
与えられる。
トシリアルインタフェースとして与えられる。ＦＭＩは２５Ｍｈｚで動作し、独
自のプロトコルを使用する。ＦＭＩは、多数の機能を実行する。これは、チップ
セットのシステム制御用の主要なインタフェースである。これにより、スイッチ
マネージャが実行時間のステータス情報を読み出すことができる。また、これに
より、すべてのデバイスが帯域幅の割り当てに必要な情報で動的に更新されるこ
とができる。また、ＦＭＩにより、システムの確立および初期化へのアクセスが
与えられる。
【００８４】 各システムデバイスは、ファブリック管理インタフェースユニット（ＦＭＩＵ
）として知られるロジックブロックを含む。ＦＭＩＵは、コアとしても知られる
機能ロジックへのインタフェースとなり、レジスタおよびＲＡＭ位置の選択され
たサブセットへの実行時間（読み出し／書き込み）アクセスと、デバイスにより
検出された実行時間フェール状態を報告するメカニズムと、機能ロジックが動作
していない間、機能ロジックにあるすべてのレジスタセットへのスキャンアクセ
ス（読み出し／書き込み）を提供する。
）として知られるロジックブロックを含む。ＦＭＩＵは、コアとしても知られる
機能ロジックへのインタフェースとなり、レジスタおよびＲＡＭ位置の選択され
たサブセットへの実行時間（読み出し／書き込み）アクセスと、デバイスにより
検出された実行時間フェール状態を報告するメカニズムと、機能ロジックが動作
していない間、機能ロジックにあるすべてのレジスタセットへのスキャンアクセ
ス（読み出し／書き込み）を提供する。
【００８５】 ファブリック管理インタフェースユニットＦＭＩＵへの外部インタフェースで
は、システムデバイスを既知の状態に設定するハードリセット入力を含む多数の
入力が必要となる。特に、これは、ＦＭＩＵが完全に機能しシリアルインタフェ
ースが使用可能な状態にデバイスを設定する。ハードリセットは、デバイスに最
初に電力供給されたときに適用されることになっているが、他のときに適用され
てもよい。外部インタフェースはまた、シリアル入力およびシリアル出力ライン
と、デバイスの特定のインスタンスを特定するために使用されるデバイスロケー
タアドレスフィールドをもつ。デバイスロケータフィールドは、システムにある
デバイスの物理的位置により決定されるタイオフにより発生する。
は、システムデバイスを既知の状態に設定するハードリセット入力を含む多数の
入力が必要となる。特に、これは、ＦＭＩＵが完全に機能しシリアルインタフェ
ースが使用可能な状態にデバイスを設定する。ハードリセットは、デバイスに最
初に電力供給されたときに適用されることになっているが、他のときに適用され
てもよい。外部インタフェースはまた、シリアル入力およびシリアル出力ライン
と、デバイスの特定のインスタンスを特定するために使用されるデバイスロケー
タアドレスフィールドをもつ。デバイスロケータフィールドは、システムにある
デバイスの物理的位置により決定されるタイオフにより発生する。
【００８６】 図１２に示す中央管理ユニット（ＣＭＵ）の主な機能に、エラー検出およびロ
ギングロジックがある。この役割は、チップ内またはそのインタフェース上での
エラー状況および状態を検出することである。このように、この機能は、デザイ
ン全体にわたるものであり、特定のブロック内に集中したものではない。エラー
は、ＦＭＩを通ってアクセス可能なエラー・ステータスレジスタおよびログに報
告されて格納される。ＣＭＵはまた、デバイス内にクロックおよびリセット信号
を発生し伝送する役割をもつリセットおよびクロック発生ロジックをもつ。さら
に、ＣＭＵは、チップテスト用に組み込まれたメカニズムを制御するテスト制御
ロジックを含む。ターゲットのフォールトカバレージは、９９．９％である。こ
のロジックは、通常の動作状況下では使用されない。ＣＭＵの最後の機能は、外
部コントローラからのエラーログとコンフィグレーションデータへのアクセスを
備えるシステムデバイスのすべてに共通するファブリック管理ロジックを備える
ことである。また、デバイススキャンテストとＰＣＢテスト用の機能も備える。
ギングロジックがある。この役割は、チップ内またはそのインタフェース上での
エラー状況および状態を検出することである。このように、この機能は、デザイ
ン全体にわたるものであり、特定のブロック内に集中したものではない。エラー
は、ＦＭＩを通ってアクセス可能なエラー・ステータスレジスタおよびログに報
告されて格納される。ＣＭＵはまた、デバイス内にクロックおよびリセット信号
を発生し伝送する役割をもつリセットおよびクロック発生ロジックをもつ。さら
に、ＣＭＵは、チップテスト用に組み込まれたメカニズムを制御するテスト制御
ロジックを含む。ターゲットのフォールトカバレージは、９９．９％である。こ
のロジックは、通常の動作状況下では使用されない。ＣＭＵの最後の機能は、外
部コントローラからのエラーログとコンフィグレーションデータへのアクセスを
備えるシステムデバイスのすべてに共通するファブリック管理ロジックを備える
ことである。また、デバイススキャンテストとＰＣＢテスト用の機能も備える。
【００８７】 要するに、中央管理ユニットは、デバイステスティング、システム確立および
システムへのエラーおよびステータス報告へのアクセスを備える。
システムへのエラーおよびステータス報告へのアクセスを備える。
【図１】 従来技術の一般化概念を示す図である。
【図２】 本発明のデータスイッチの一実施形態を示すブロック図である。
【図３】 本発明の実施形態のスイッチファブリックを示す図である。
【図４】 スイッチファブリックを介したデータフローを示す図である。
【図５】 スイッチファブリックを通る場合のＡＴＭフレームヘッダを示す図である。
【図６】 スイッチファブリックを通る場合のイーサネットフレームヘッダを示す図であ
る。
る。
【図７】 データスイッチのスケジューリングおよびアービトレーション配列を示す図で
ある。
ある。
【図８】 出口バックプレッシャブロードキャストを示す図である。
【図９】 スイッチブロック図である。
【図１０】 スイッチブロックの詳細図である。
【図１１】 本発明の実施形態によるマスタのブロック図である。
【図１２】 本発明の実施形態によるルータのブロック図である。
【図１３】 キュー構造を示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ， ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，Ｌ Ｃ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ， ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，Ｓ Ｌ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 コリンズ・マイケル・パトリック・ロバー ト イギリス マンチェスター エム14 ７キ ュウエイ ラスホルム ブロンプトン ロ ード 53 (72)発明者 ハワース・ポール イギリス マンチェスター エム４ ７イ ーワイ アンコーツ バッドビー クロー ス 14 Ｆターム(参考） 5K030 GA01 HA10 HD03 JA11 KA03 KX12 KX13 KX18
Claims (10)
- 【請求項１】 すべてがスイッチコントローラの制御下にある入力トラフィ
ックコントローラと、入口ルータと、メモリレスサイクリックスイッチファブリ
ックと、出口ルータと、出力トラフィックコントローラとを具備するデータスイ
ッチであり、データスイッチに接続される各入力ラインが、データスイッチ宛先
ルータを規定するヘッダをもつ固定長セルに入力ラインプロトコル情報パケット
を変換するように調整されたトラフィックコントローラと、各入口ルータがトラ
フィックコントローラのグループに助力するように調整されたメッセージプライ
オリティ情報をもつ出力トラフィックコントローラで終端するように相互接続さ
れたデータスイッチを介して情報のパケットを取り扱う方法であって、入口ルー
タが各入力ラインに１つある入力バッファのセットと、データスイッチからの各
出力トラフィックコントローラに１つある仮想出力キューバッファのセットとを
含み、トラフィックコントローラからセルが到着すると、入口ルータがセルヘッ
ダを検査して、それを適切な仮想出力キューに配置し、宛先トラフィックコント
ローラアドレスと、データスイッチコントローラに渡されるメッセージプライオ
リティコードからなる転送メッセージの要求を発生し、スイッチコントローラが
、第１のアービトレーションプロセスに応じて、各スイッチファブリックサイク
ルごとに特定の入口ルータを特定の出口ルータに相互接続することにより、スイ
ッチファブリックでのセルの通過をスケジューリングし、入口ルータが、適切な
仮想出力キューから、第２のアービトレーションプロセスに応じて適切な出力ト
ラフィックコントローラにデータスイッチで通過させるためのキューの先頭にあ
るセルを選択することを特徴とする方法。 - 【請求項２】 入口バッファリングが、各宛先トラフィックコントローラと
各プライオリティレベルに１つ、別々のキューに組織化されることを特徴とする
請求項１に記載のデータスイッチを介して情報のパケットを取り扱う方法。 - 【請求項３】 入口ルータが、加重ラウンドロビンアービトレーションプロ
セスを用いて、入口キューの長さ、アグリゲートキューパケット緊急度、ターゲ
ットトラフィックコントローラの出口キューバックプレッシャを基に次のキュー
バッファを選択することを特徴とする請求項１または２に記載のデータスイッチ
を介して情報のパケットを取り扱う方法。 - 【請求項４】 第１のアービトレーションプロセスが、アービトレーション
サイクルごとに各出力スイッチファブリックポートへの情報のパケットの伝達を
試みる各スイッチファブリックサイクルごとに受け入れる要求のセットを決定す
ることを含むことを特徴とする請求項１から３のいずれか１項に記載のデータス
イッチを介して情報のパケットを取り扱う方法。 - 【請求項５】 すべてがスイッチコントローラの制御下にある入力トラフィ
ックコントローラと、入口ルータと、メモリレスサイクリックスイッチファブリ
ックと、出口ルータと、出力トラフィックコントローラとを具備するデータスイ
ッチであり、データスイッチに接続される各入力ラインが、データスイッチ宛先
ルータを規定するヘッダをもつ固定長セルに入力ラインプロトコル情報パケット
を変換するように調整されたトラフィックコントローラと、各入口ルータがトラ
フィックコントローラのグループに助力するように調整されたメッセージプライ
オリティ情報をもつ出力トラフィックコントローラで終端するように相互接続さ
れた情報のパケットを取り扱うデータスイッチであって、入口ルータが各入力ラ
インに１つある入力バッファのセットと、データスイッチからの各出力トラフィ
ックコントローラに１つある仮想出力キューバッファのセットとを含み、トラフ
ィックコントローラからセルが到着すると、入口ルータがセルヘッダを検査して
、それを適切な仮想出力キューに配置し、宛先トラフィックコントローラアドレ
スと、データスイッチコントローラに渡されるメッセージプライオリティコード
からなる転送メッセージの要求を発生し、スイッチコントローラが、第１のアー
ビトレーションプロセスに応じて、各スイッチファブリックサイクルごとに特定
の入口ルータを特定の出口ルータに相互接続することにより、スイッチファブリ
ックでのセルの通過をスケジューリングし、入口ルータが、適切な仮想出力キュ
ーから、第２のアービトレーションプロセスに応じて適切な出力トラフィックコ
ントローラにデータスイッチで通過させるためのキューの先頭にあるセルを選択
することを特徴とするデータスイッチ。 - 【請求項６】 仮想出力キューが、各宛先トラフィックコントローラと各プ
ライオリティレベルに１つ別々のキューとして調整されることを特徴とする請求
項５に記載の情報のパケットを取り扱うデータスイッチ。 - 【請求項７】 入口ルータが、加重ラウンドロビンメカニズムを用いて、入
口キューの長さ、アグリゲートキューパケット緊急度、ターゲットトラフィック
コントローラの出口キューバックプレッシャを基に次のキューバッファを選択す
ることを特徴とする請求項５または６に記載の情報のパケットを取り扱うデータ
スイッチ。 - 【請求項８】 スイッチコントローラが、アービトレーションサイクルごと
に各出力スイッチファブリックポートへの情報のパケットの伝達を試みることに
より、各スイッチファブリックサイクルごとに受け入れる要求のセットを決定す
ることを含む第１のアービトレーションプロセスを実行することを特徴とする請
求項５から７のいずれか１項に記載の情報のパケットを取り扱うデータスイッチ
。 - 【請求項９】 明細書に記載し添付の図面に示したスイッチを介して情報の
パケットを取り扱う方法。 - 【請求項１０】 明細書に記載し添付の図面に示した情報のパケットを取り
扱うデータスイッチ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9828144.7A GB9828144D0 (en) | 1998-12-22 | 1998-12-22 | Data switching apparatus |
| GB9828144.7 | 1998-12-22 | ||
| PCT/GB1999/003748 WO2000038375A1 (en) | 1998-12-22 | 1999-11-10 | Data switching method and apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002533994A true JP2002533994A (ja) | 2002-10-08 |
Family
ID=10844658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000590345A Pending JP2002533994A (ja) | 1998-12-22 | 1999-11-10 | データ交換方法およびその装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US7088710B1 (ja) |
| EP (1) | EP1142219B1 (ja) |
| JP (1) | JP2002533994A (ja) |
| KR (1) | KR20010082335A (ja) |
| CN (1) | CN1357188A (ja) |
| AT (1) | ATE242946T1 (ja) |
| AU (1) | AU1062800A (ja) |
| CA (1) | CA2353621A1 (ja) |
| DE (1) | DE69908821T2 (ja) |
| GB (1) | GB9828144D0 (ja) |
| WO (1) | WO2000038375A1 (ja) |
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