KR20130127016A - 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치 및 방법 - Google Patents

멀티 스테이지 스위치에서의 패킷 플로우 제어 장치 및 방법 Download PDF

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KR20130127016A
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혁 박
고남석
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Abstract

본 발명은 멀티 스테이지 스위치 장치에서의 패킷 플로우 제어 장치 및 방법으로, 둘 이상의 스위칭 단계를 형성하는 스위치 모듈을 포함하는 스위치 패브릭을 통해 둘 이상의 패킷들이 상이한 스위칭 경로를 통해 전송되도록 입력하는 둘 이상의 소스 라인 카드와, 상기 스위치 패브릭으로부터 출력되는 둘 이상의 패킷들을 수신하고, 수신된 패킷들 각각의 수신 여부를 나타내는 응답 메시지를 소정 주기로 상기 소스 라인 카드에 전송하는 목적지 라인 카드를 포함한다.

Description

멀티 스테이지 스위치에서의 패킷 플로우 제어 장치 및 방법{ Apparatus and Method for Controlling Packet Flow in Multi-Stage Switch}
본 발명은 스위치 장치에 관한 것으로, 특히 멀티 스테이지 스위치 장치 및 방법에 관한 것이다.
스위치 아키텍처를 매우 큰 용량으로 확장하고 비용 대비 효과적으로 설계하는 것은 용이하지 않은 일이다. 스위치에서 스위치 요소(cross point)의 수는 스위치 포트수의 제곱에 비례하므로 싱글 스테이지 스위치 아키텍처는 대형 스위치 기술로 적절하지 않다. 반면, Clos 네트워크와 같은 멀티스테이지 스위치 아키텍처는 스위치 요소가 감소되고, 상호 접속(interconnections)이 요구되므로, 확장성 및 비용 효율성이 향상된다.
본 발명은 멀티 스테이지 스위치에서 윈도우 기반의 패킷 플로우 제어 장치 및 방법을 제공한다.
본 발명은 시간 분할 다중화(TDM) 기술을 사용하여 멀티 스테이지 스위치에서 윈도우 기반의 플로우 제어 장치 및 방법을 제공한다.
본 발명은 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치로, 둘 이상의 스위칭 단계를 형성하는 스위치 모듈을 포함하는 스위치 패브릭을 통해 둘 이상의 패킷들이 상이한 스위칭 경로를 통해 전송되도록 입력하는 둘 이상의 소스 라인 카드와, 상기 스위치 패브릭으로부터 출력되는 둘 이상의 패킷들을 수신하고, 수신된 패킷들 각각의 수신 여부를 나타내는 응답 메시지를 소정 주기로 상기 소스 라인 카드에 전송하는 목적지 라인 카드를 포함한다.
본 발명은 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷 플로우 전송을 제어하는 방법으로, 상기 분할된 복수의 패킷들 중 소정 윈도우 사이즈 내에 포함되는 개수의 패킷들을 상기 스위치 패브릭 내의 상이한 스위칭 경로로 전송하는 단계와, 상기 스위치 패브릭을 통해 상이한 경로로 전달되는 둘 이상의 분할된 패킷들 중 상기 소정 윈도우 사이즈 내에 포함되는 개수의 패킷들만 수신하는 단계를 포함한다.
본 발명은 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷을 수신한 하나 이상의 목적지 라인 카드에서 응답 메시지를 구성하는 방법으로, 데이터 셀에 피기백되는 응답 메시지를 패킷의 순서를 나타내는 시퀀스 식별자 및 하나 이상의 플래그를 구성하되, 상기 플래그는 출력 트래픽 매니저가 출력하는 연속되는 응답 메시지들 중 첫 번째로 전송하는 응답 메시지를 표시하는 플래그(S)와, 응답 메시지를 전송하는 첫번째 목적지 라인 카드를 식별하기 위한 플래그(F)를 포함한다.
기존의 응답 메시지 전송 방법과 비교할 때 본 발명은 다음과 같은 효과를 가진다. 본 발명에 따라, 각 TMI는 매 N 타임 슬롯 내에 각 TMO의 ACK를 수신하여, ACK 메시지 손실이 발생하지 않는다. 또한, 본 발명에 따른 ACK 메시지에 라우팅 정보가 없다. 따라서, 각 ACK 메시지는 응답되어지는 패킷의 시퀀스 ID와 3비트의 플래그만을 오버헤드로 가지므로, 통신 오버헤드가 발생되지 않는다. 본 발명에 따른 응답 방법은 라인 카드 또는 SM들 간의 전체적인 동기화를 필요로 하지 않으므로, 구현이 용이하다는 이점이 있다.
도 1은 멀티 스테이지 스위치 구조의 일 예를 도시한 도면이다.
도 2a는 소스 라인 카드의 내부 구성을 도시한 도면이다.
도 2b는 목적지 라인 카드의 내부 구성을 도시한 도면이다.
도 3a는 TMI의 상세 구조를 도시한 도면이다.
도 3b는 TMO의 내부 구성을 도시한 도면이다.
도 4는 링 구조의 일 예를 도시한 도면이다.
도 5는 SM들 간에 형성되는 링크에 대한 전송 데이터 단위 형식의 일 예를 도시한 도면이다.
도 6은 본 발명의 바람직한 실시 예에 따라 주기적 스위칭 패턴을 가지는 패브릭 스위치 구조를 도시한 도면이다.
도 7은 본 발명의 일실시예에 따른 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷 플로우 전송을 제어하는 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 일실시예에 따른 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷을 수신한 하나 이상의 목적지 라인 카드에서 응답 메시지를 구성하는 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시 예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다.
본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시 예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시 예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 발명의 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 멀티 스테이지 스위치 구조의 일 예를 도시한 도면이다.
도 1을 참조하면, 멀티 스테이지 스위치는 5 단계 Clos 스위치 패브릭 구조가 도시되어 있다.
Clos 스위치 패브릭(100)의 5 단계의 각 단계를 구성하는 스위치 모듈은 입력 모듈(Input Module : IM)(110), 센터 모듈 A(Center Module A : CMA)(120), 센터 모듈 B(Center Module B : CMB)(130), 센터 모듈 C(Center Module C : CMC)(140) 및 출력 모듈(Output Module : OM)(150)로 구성된다.
IM(110), CMA(120), CMB(130), CMC(140) 및 OM(150)은 동일 기능을 가지며 이들을 스위치 모듈(Switch Module: SM)이라고 한다. 이러한 스위치 모듈들은 동일한 입출력 수를 가진다.
일반적으로 멀티스테이지 Clos 스위치 패브릭의 스위치 포트(N), 각 SM의 사이즈(n) 및 단계의 수(S)의 관계는 하기의 <수학식 1>에 의해 정의될 수 있다.
Figure pat00001
그런데, 이러한 SM이 버퍼리스(bufferless) 또는 버퍼(buffered) 스위치인지의 여부에 따라 단계간 패킷 스케줄링, 구현의 복잡성 및 성능상에 차이점이 발생될 수 있다.
예컨대, SM이 버퍼리스(bufferless)일 경우, 이전 단계 SM들에서 동시에 출력된 패킷은 다음 단계의 SM들에 전송되기 전에 상호간의 경합(contention)이 발생되므로, 이를 해결할 필요가 있다. 즉, 스위치가 대형화되고 링크상의 전송 속도가 높을수록 패킷간의 경합을 해결하는 것이 난제가 되고 있다.
반면, SM에 버퍼가 존재할 경우, SM의 동일한 포트로부터 출력되는 패킷은 일시적으로 로컬 버퍼에 저장되므로, 단계별 SM들 사이에 경합 해상도가 요구되지 않을 수도 있다.
따라서, 본 발명에서는 버퍼리스(bufferless) SM보다 양호한 확장성을 가진 버퍼(buffered) SM을 고려한다.
다시 도 1을 참조하면, 멀티 스테이지 스위치(100)의 입출력단에 라인 카드(Line Card)들(200a, 200b)이 존재한다. 이러한 라인 카드(Line Card)들(200a, 200b)은 멀티 스테이지 스위치(100)의 입력 포트의 개수들 및 출력 포트의 개수만큼 존재한다.
도 1을 참조하면, 멀티 스테이지 스위치(100)가 1728개의 입력 및 출력 포트를 가지므로, 입출력단 각각에 각각 1728개의 소스 라인 카드(200a) 및 목적지 라인 카드(200b)가 존재한다.
도 2a는 소스 라인 카드의 내부 구성을 도시한 도면이다.
도 2a를 참조하면, 소스 라인 카드(200a)는 네트워크 프로세서(Network Processor: NP)(210a) 및 입력 트래픽 매니저(Traffic Manager of Input: TMI)(220)를 포함한다. 패킷이 소스 라인 카드(200a)에 도착하면, NP(210a)가 도착한 패킷을 전송할 목적지 라인 카드(200b)를 결정한다. 이때 모든 패킷은 동일한 크기를 가진다고 가정하고, 가변 패킷은 고정된 크기의 셀 단위로 분할된다. TMI(220)는 입력된 복수의 패킷들을 스위칭 패브릭(100) 내의 상이한 스위칭 경로로 전송되도록 분배한다.
도 2b는 목적지 라인 카드의 내부 구성을 도시한 도면이다.
도 2b를 참조하면, 목적지 라인 카드(200b)는 네트워크 프로세서(Network Processor: NP)(210b) 및 출력 트래픽 매니저(Traffic Manager of Output: TMO)(220)를 포함한다.
소스 라인 카드(200a)로부터 스위치 패브릭(100)의 복수의 스위칭 경로를 통해 전송된 패킷은 목적지 라인 카드(200b)로 전송되고, TMO(230)는 상이한 경로로 전달된 둘 이상의 패킷들을 수집하여 패킷 순서를 정렬한 후, NP(210b)로 전송한다.
도 3a는 TMI의 상세 구조를 도시한 도면이다.
도 3a를 참조하면, TMI(220)는 N개의 목적지 라인 카드들(200b) 각각에 상응하는 N개의 가상 목적 큐들(virtual destination queue :VDQs)(221), 슬라이딩 윈도우(222) 및 스케줄러(223)을 포함한다.
NP(210a)로부터 분할되어 입력되는 패킷들은 전송될 목적지 라인 카드에 매핑된 VDQ(221)에 저장된다. 그러면, 각각의 VDQ(221)는 전송될 목적지 라인 카드의 식별자를 표시하여 출력한다. 그러면, 스케줄러(223)는 이러한 패킷들을 스위치 패브릭(100)에 출력한다.
도 3b는 TMO의 내부 구성을 도시한 도면이다.
도 3b를 참조하면, TMO(230)는 N개의 소스 라인 카드들(200a) 각각과 매칭되는 N개의 재정렬 버퍼들(reodering buffer)(231)을 포함한다. 재정렬 버퍼들(231) 각각은 목적지 라인 카드(200b)에서 패킷의 순서를 복구하는데 사용된다.
그런데, 전술한 바와 같은 구성을 갖는 멀티 스테이지 스위치 패브릭 구조에서는 다음과 같은 문제점이 발생할 수 있다.
첫 번째로, TMO의 재정렬 버퍼에서 과부하가 발생될 수 있다.
Clos 스위치 패브릭의 소스 라인 카드에서 목적지 라인 카드 간에는 다단계 스위치 구조를 가지므로, 복수의 스위칭 경로가 존재한다. 완벽한 하중 균형을 달성하기 위해 소스 라인 카드로 전송된 패킷은 복수의 스위칭 경로를 통해 목적지 라인 카드로 전송되어야 한다. 그런데, 복수의 스위칭 경로들 각각의 전송 속도가 상이하므로 즉 큐 지연이 발생하므로, 동일 플로우에 포함되는 패킷들의 순서가 바뀌어 목적지 라인 카드에 도착하는 문제점이 발생될 수 있다. 따라서, 패킷의 원래 순서를 복구하기 위해 목적지 라인 카드의 TMO에 재정렬 버퍼가 필요하다. 그런데, 각 스위칭 경로들의 전송 속도가 상이하므로, 특정 재정렬 버퍼에 오버 플로우(overflow)가 발생될 수 있다.
두 번째로, 핫스팟 혼잡이 발생될 수 있다.
특정 목적지 라인 카드에 과부하가 걸릴 경우, 오버로드된 라인 카드가 패킷을 스위치 패브릭으로 밀어낸다. 따라서, 스위치 패브릭 내에 존재하는 SM에서 오버로드되지 않은 다른 목적지 라인 카드로 전송되는 다른 모든 패킷들의 전송을 방해하는데, 이를 핫스팟 혼잡이라고 한다.
전술한 바와 같은 스위치 패브릭에서 발생될 수 있는 문제점을 극복하기 위해, 본 발명은 윈도우 기반의 종간 플로우 제어(end-to-end flow control) 방법을 제안한다.
본 발명에서 제안하는 윈도우 기반의 종간 플로우 제어 방법은 전술한 첫 번째 문제점을 해결하기 위해, 각 VDQ(221)는 사이즈 W의 슬라이딩 윈도우를 사용하여, 스위치 패브릭(100)에서 전송중인 패킷의 수를 제한한다. 이를 위해, TMI(220)에 있는 VDQ(221)와 TMO(220)에 있는 재정렬 버퍼(231)는 슬라이딩 윈도우에 의해 제어를 위해 상호간에 통신한다.
또한, 본 발명에서 제안하는 윈도우 기반의 종간 플로우 제어 방법은 전술한 두 번째 문제점을 해결하기 위해, 스위치 패브릭(100)으로 유입되는 트래픽 속도를 조절하여 과다한 패킷에 의해 상호 트래픽을 막는 경우가 발생되지 않도록 한다.
본 발명에서 사용되는 윈도우 기반의 종간 플로우 제어(end to end flow control)는 TCP 프로토콜에서 사용하는 윈도우 제어(window control)와 유사하다.
그러면, 멀티스테이지 버퍼(buffered) Clos 스위치 패브릭에서 사용되는 윈도우 기반의 종간 플로우 제어(end-to-end flow control) 방법에 대해 설명하기로 한다.
TMI(220)에 포함되는 각 VDQ(221)는 두 개의 시퀀스 번호
Figure pat00002
및
Figure pat00003
를 사용한다. 여기서,
Figure pat00004
는 전송될 다음 패킷의 번호를 표시하며,
Figure pat00005
는 마지막으로 수신한 응답(ACK)의 식별자를 표시한다. 본 발명의 바람직한 실시 예에 따라, VDQ(221)는
Figure pat00006
일 경우에만 패킷을 Clos 스위치 패브릭(100)으로 전송하도록 허용한다. 스위치 패브릭(100)으로 전송된 모든 패킷은 동일한 소스 라인 카드(200a)에서 동일 목적지 라인 카드로의 패킷의 순서를 나타내는 시퀀스 ID를 가지고 있다.
한편, TMO(230)에 포함되는 재정렬 버퍼(231)는 두 개의 시퀀스 번호
Figure pat00007
및
Figure pat00008
를 사용한다. 여기서,
Figure pat00009
는 다음 번에 수신할 패킷을 나타내기 위해 사용되며,
Figure pat00010
는 마지막으로 응답한 패킷의 번호를 나타낸다.
각 재정렬 버퍼(231)는 링 구조에 의해 구현되는데, 링 구조는 각각이 최대 패킷수와 같은 W개의 슬롯을 가진다. 여기서, W는 VDQ(221)에서 사용하는 윈도우 사이즈(window size)이다. 링 구조는 쓰기 작업은 어떤 위치에서도 수행할 수 있지만 읽기 작업은 링의 헤드에서 수행할 수 있다. 재정렬 버퍼(231)는 예상되는 다음 번 패킷, 즉 링 헤드에 위치하는 시퀀스(sequence) ID를 나타내는 포인터(
Figure pat00011
)를 유지한다. 그리고, 새로운 패킷이 재정렬 버퍼(231)에 도착하면, 도착한 패킷은 패킷 순서 ID를 기반으로 링의 해당 슬롯에 삽입된다.
도 4는 링 구조의 일 예를 도시한 도면이다.
도 4를 참조하면, 링 구조를 가지는 재정렬 버퍼(231)는 매 타임 슬롯마다 예상 순서 포인터가 나타내는 슬롯이 채워졌는지 여부를 확인한다. 슬롯이 채워져 있을 경우, 재정렬 버퍼(231)는 슬롯의 패킷을 NP(210b)로 전송한 후, 포인터의 위치 즉,
Figure pat00012
를 수정하여 증가시킨다.
다음으로 본 발명의 바람직한 실시 예에 따라 종간 플로우 제어를 위한 TDM 응답 방법을 설명하기로 한다.
본 발명에 따라 각 TMO(230)에 있는 재정렬 버퍼(231)가 최종 수신한 패킷에 대한 정보를 패킷을 전송한 TMI(220)의 VDQ(221)에 통지해야 한다. 실제 스위치 설계에서 동일 입출력단의 TMO와 TMI는 도 2에서와 같이 일반적으로 동일 라인 카드에 있다. 따라서, TMO i에서 TMI j로의 ACK 메시지 전달 경로는 TMO i->TMI j ->IM->CMA->CMB->CMC->OM->TMO j->TMI j이다. 여기서, TMO/TMI i는 라인 카드 i에 있는 TMO/TMI를 나타낸다
ACK 메시지를 전달할 때 Clos 스위치 패브릭(100)에 추가 연결선을 사용하지 않기 위해, Clos 스위치 패브릭(100)의 링크로 데이터셀을 ??보내기 전에 데이터셀에 ACK 메시지를 피기백한다.
도 5는 SM들 간에 형성되는 링크에 대한 전송 데이터 단위 형식의 일 예를 도시한 도면이다.
도 5를 참조하면, 각 ACK 메시지는 sequence ID와 3 bit 플래그로 이루어 진다. 링크를 통해 SM에 도착 후, 피기백 ACK 메시지는 데이터 셀에서 분리되고 별도의 논리 구조에서 처리된다. 즉, ACK 메시지는 매 홉마다 피기백되는 데이터 셀이 변경된다.
본 발명은 복수의 TMO에서 복수의 TMI로 ACK를 전달하는 TDM 형식의 스위칭 방법을 제안한다. 본 발명은 ACK 메시지를 스위칭하기 위해 각 SM에서 주기적 스위칭 패턴을 사용하며 이에 따라 각 TMO는 각 TMI에게 N 타임 슬롯에 하나의 ACK 메시지를 전송할 수 있다. 이에 따라 N 타임 슬롯을 ACK 사이클로 정의한다. 그런데, 모든 라인 카드와 SM은 독립적이고 비동기적으로 동작하므로, 각각의 라인 카드에서 ACK 사이클의 시작 시간이 상이할 수 있다.
ACK 사이클의 t번째
Figure pat00013
타임 슬롯에서 모든 TMO(230)는 각각 TMI(220) t에 ACK 메시지를 전송한다. 즉, 각 TMO(230)는 한 ACK 사이클에 N개의 ACK를 각 라인 카드에 보낸다. 그런데, ACK 메시지는 라우팅 정보를 갖지 않는다. N개의 지속적인 ACK의 시작을 나타내기 위해 첫 번째 ACK에 도 5에 도시된 바와 같이 "S"를 마크한다. 이러한 ACK은 전송 경로상 SM의 주기적 스위칭 패턴에 의해 원하는 라인 카드로 라우팅된다.
도 6은 본 발명의 바람직한 실시 예에 따라 주기적 스위칭 패턴을 가지는 패브릭 스위치 구조를 도시한 도면이다.
TMI에서 모든 TMO로 전달을 보장하기 위해 SM은 다른 단계에서 서로 다른 변화 주기에 따라 동작해야 한다. 변화 주기는 각 스위칭 연결 패턴에 대한 유지 시간으로 정의된다. 예를 들어, 도 6에 설명하는 바와 같은 조합을 사용할 경우는 다음과 같이 동작한다.
OM(650)와 CMC(640)는 정해진 스위칭 패턴, 예컨대, 입력 m은 변경없이 항상 출력 m에 연결하는 스위칭 패턴을 사용하고, IM(610)은 변화주기
Figure pat00014
의 스위칭 패턴을 사용한다. 도 6에서는 n은 12가 사용된 예이다. 즉, 타임 슬롯 t일 때 입력 m을 출력
Figure pat00015
에 연결한다. CMA(620)은 변화주기 n의 순환 스위칭 패턴을 사용, 즉, 타임 슬롯 t에서 입력 m은 출력
Figure pat00016
에 연결한다. CMB(630)는 변화주기 1의 순환 스위칭 패턴을 사용, 즉, 타임 슬롯 t에서 입력 m은 출력
Figure pat00017
에 연결한다.
도 6을 참조하면, 매 ACK 사이클에 각 TMO는 1,728 개의 ACK 메시지를 각각의 TMI에 대해 하나씩 생성한다. 이 1728-ACK 스트림이 IM(610)에 도착하면, 그것은 12개의 작은 144-ACK 스트림으로 분할되어 첫 번째 출력부터, 주기적 스위칭 패턴으로, IM의 12 출력 포트 중 하나에 보내진다.
이 144-ACK 스트림이 CMA(620)에 도착하면, 로컬 순환 스위칭 패턴에 의해 더욱 나뉘어져 12개의 12-ACK 스트림으로 나뉘어진다. 각 12 - ACK 스트림은 첫 번째 출력 포트부터 CMA의 12 출력 포트 중 하나로 전달된다. 마찬가지로, 12 - ACK 스트림이 CMB(630)에서 12 개의 1- ACK 스트림으로 나누어진다. 그 후 1,728개의 단일 ACK가 CMC(640)와 OM(650)에서 고정 스위칭 패턴을 통해 이동하여 정해진 TMI에 도착한다.
그런데, 모든 라인 카드 및 SM은 독립적이고 비동기적으로 움직일 뿐만 아니라, SM간의 전달 지연도 다르다. 예를 들어, IM(610)과 CMA(620) 사이의 거리는 수십 미터 내지 수백 미터의 차이가 날 수 있다. 따라서, 이러한 SM 사이의 전달 지연 차이를 정렬하고 업스트림 SM에서 ACK를 동기화하여 모든 SM의 정해진 출력 포트로 전달해야 한다.
이를 위해 본 발명에서는 도 5에 도시된 바와 같이 ACK 메시지 안에 동기화 플래그 "S"를 사용한다. "S" 플래그는 해당 ACK 메시지가 수신 스트림의 첫 번째 ACK 메시지인지의 여부를 나타내며, 첫 번째 하위 스트림을 SM의 출력 0로 전달하기 위해 사용된다. 여기서, 스트림은 동일한 TMO, 즉 동일한 라인 카드로부터 출력되는 연속적인 ACK로 정의된다. 이러한 "S'플래그를 이용하여 전달되는 ACK 스트림을 지연하여 전달 지연을 정렬하기 위해 SM의 각 입력에 아주 작은 버퍼만 요구된다.
SM이 입력(다른 스트림의 경계가 동기화 플래그 "S"로 구분)에서 스트림을 수신할 때마다, SM은 각 스트림을 동일한 크기의 서브 스트림으로 분할하여, 첫 번째 출력 포트부터 하나의 출력 포트에 각각의 하위 스트림을 전달한다. 다음 홉 SM의 수신 스트림의 경계를 식별을 지원하기 위해 각 SM은 하위 스트림 첫 번째 ACK 메시지의 동기화 플래그 "S"를 설정해야 한다.
TDM 기반의 ACK 전송의 또 다른 문제는 각 TMI 매 1,728 타임 슬롯에, 1728 ACK를 모든 TMO에서 하나씩 수신하는 것이다. 이때 특정 ACK을 전송하는 TMO를 구분할 필요가 있다. 따라서, 본 발명은 도 5에 도시된 바와 같은 ACK 메시지 플래그 "F"를 사용한다.
"F"플래그는 TMI가 수신한 ACK을 전송한 TMO를 식별할 수 있도록 한다. 매 1728개의 연속 ACK은 TMI에 미리 정해진 순서로 도착한다. 본 발명은 특정 ACK을 전송한 TMO를 식별할 수 있다면, 정해진 순서에 의해서 모든 ACK을 전송한 TMO를 알아낼 수 있다. 이를 위해 TMO 0에서 전송한 모든 ACK의 "F" 플래그를 설정하며, 이에 따라 TMI는 수신한 ACK을 전송한 TMO를 용이하게 확인할 수 있다.
또한, TDM 속성의 ACK 전송 때문에, 모든 타임 슬롯에서 SM 사이 ACK 메시지를 전달해야 한다. 따라서, ACK 메시지를 전달하기 위해 SM 사이의 모든 링크에 모든 타임 슬롯에 데이터 셀 전송이 필요하다. 전송하는 데이터 셀이 없다면, SM은 더미 데이터 셀을 만들고, 셀 무효임을 나타내기 위해 ACK 메시지에 플래그 "D"를 표시해야 한다.
도 6에서는 5단계 Clos 스위치 패브릭을 설명하나, 이는 일 실시 예일 뿐, 본 발명은 이에 한정되지 않는다. 즉, 후술할 방법은 단계수와 모듈 사이즈에 관계없이 일반적인 Clos 스위치 패브릭에 적용될 수 있다. 따라서, 단계수와 스위치 모듈 크기가 한정되지 않고, 일반적인 Clos 스위치 패브릭에 적용할 수 있는 제안 TDM의 응답 메커니즘을 설명한다.
단계수가
Figure pat00018
이고,
Figure pat00019
의 SM으로 이루어진 Clos 네트워크 스위치를 고려한다. 스위치 포트의 총 숫자는
Figure pat00020
이다.
TMO k는 라인 카드
Figure pat00021
의 TMO를 나타낸다. N 타임 슬롯으로 구성되는 매 ACK 주기마다, TMO k는 TMI 0부터 시작하는 N개의 TMI에 라운드 로빈 방식으로 ACK을 보낸다. TMI O에게 보낸 첫 번째 ACK 메시지에는 플래그 "S"를 설정하고, 다른 모든 ACK 메시지는 자신의 플래그 "S"를 해제한다. 또한, TMO 0에서 보낸 ACK 메시지의 플래그 "F"가 설정되고, 다른 TMO 들에서 전송한 ACK 메시지의 플래그 "F"는 해제된다.
모든 타임 슬롯에서 스위치 패브릭으로 보내는 ACK 메시지는 데이터셀에 피기백되어 보내진다. 데이터 셀 전송이 없는 경우, 더미 데이터 셀이 만들어지며 이때 ACK 메시지의 플래그 "D"가 설정된다.
SM
Figure pat00022
는 Clos 스위치 패브릭의 k 번째 단계의 임의의 SM이라 가정하고,
Figure pat00023
일 경우, SM k는 고정 스위칭 패턴을 사용한다. 예를 들어, 입력
Figure pat00024
은 항상 출력 m으로 변함없이 연결되어 사용된다. 입력
Figure pat00025
으로부터 수신한 ACK는 변경하지 않고 출력 m로 전달된다.
Figure pat00026
일 경우, SM k는 변화주기
Figure pat00027
의 순환 스위칭 패턴을 사용한다. 즉, 타임 슬롯 t에서 입력 m이 출력
Figure pat00028
에 연결된다.
입력 m에서 수신한 ACK 스트림에 대해, SM k는 동기화 버퍼를 사용하여 지연하고, 각 스트림을 정렬하여 입력 m가 출력 0으로 연결될 때 "S"로 표시하여, 각 스트림의 첫번째 ACK가 항상 출력 0로 연결되도록 한다.
SM k가 스위칭 패턴을 변경할 때마다, 각각의 출력 포트로 전송 첫 번째 ACK를 표시한다. 즉, 링크상의 각 ACK 스트림의 첫 번째 ACK는 플래그 "S"를 표시하고 있다. 매 타임 슬롯에 각 출력에 보낸 ACK 메시지는 데이터 셀에 피기백 된다. 보낼 데이터 셀이 없는 경우 더미 데이터 셀을 만들고 ACK 메시지에 플래그 "D" 로 표시한다.
TMI k는 라인 카드
Figure pat00029
에 위치한 TMI를 나타낸다. TMI k는 "F" 플래그가 표시된 ACK를 구별하여 VDQ 0로 보낸다. 플래그 "F"로 표시된 ACK 이후에 도착한 N-1 개의 ACK는 미리 정해진 순서에 따라 라운드 로빈 방식으로 해당 VDQs로 보내진다.
도 7은 본 발명의 일실시예에 따른 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷 플로우 전송을 제어하는 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 710 단계에서 분할된 복수의 패킷들 중 소정 윈도우 사이즈 내에 포함되는 개수의 패킷들을 상기 스위치 패브릭 내의 상이한 스위칭 경로로 전송된다.
그리고, 720 단계에서 상기 스위치 패브릭을 통해 상이한 경로로 전달되는 둘 이상의 분할된 패킷들 중 상기 소정 윈도우 사이즈 내에 포함되는 개수의 패킷들만 수신된다.
그리고, 상기 패킷이 수신된 후, 730 단계에서 소정 주기마다 라운드 로빈 방식으로 응답 메시지를 상기 스위치 패브릭을 통해 전송된다. 이때, 전송될 다음 패킷의 번호와 마지막으로 수신한 응답 메시지를 표시하는 번호의 차이가 소정 윈도우 이하일 경우에만 패킷을 상기 스위치 패브릭으로 전송된다. 또한, 상기 응답 메시지는 상기 스위치 패브릭에 전송되는 데이터셀에 상기 응답 메시지를 피기백된다.
도 8은 본 발명의 바람직한 일실시예에 따른 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷을 수신한 하나 이상의 목적지 라인 카드에서 응답 메시지를 구성하는 방법을 설명하기 위한 순서도이다.
목적지 라인 카드는 810 단계에서 데이터 셀에 피기백되는 응답 메시지를 패킷의 순서를 나타내는 시퀀스 식별자 및 하나 이상의 플래그를 구성한다.
목적지 라인 카드는 820 단계에서 응답 메시지가 첫 번째로 전송하는 응답 메시지인지를 판단한다.
상기 820 단계의 판단 결과, 응답 메시지가 첫번째로 전송하는 응답 메시지일 경우, 목적지 라인 카드는 830 단계에서 경우 플래그(S)를 표시한다.
그러나, 820 단계의 판단결과 응답 메시지가 첫번째로 전송하는 응답 메시지가 아닐 경우 840 단계에서 플래그(S)를 해제한다.
그리고, 목적지 라인 카드는 850 단계에서 자신이 첫번째 목적지 라인 카드인지를 판단한다.
850 단계의 판단 결과 첫번째 목적지 라인 카드일 경우, 목적지 라인 카드는 860 단계에서 응답 메시지를 전송하는 첫번째 목적지 라인 카드를 식별하기 위한 플래그(F)를 포함한다.
그러나, 상기 850 단계의 판단 결과 첫번째 목적지 라인 카드일 경우, 목적지 라인 카드는 870 단계에서 플래그(F)를 해제한다.
그리고, 목적지 라인 카드는 880 단계에서 데이터 셀 전송되는지 판단한다.
880 단계의 판단 결과 데이터 셀 전송되지 않을 경우, 목적지 라인 카드는 890 단계에서 데이터셀에 응답 메시지를 피기백한다.
그러나, 880 단계의 판단 결과 데이터 셀 전송될 경우, 목적지 라인 카드는 900 단계에서 더미 데이터 셀을 생성하고, 910 단계에서 플래그(D)를 부가한 응답 메시지를 상기 더미 데이터 셀에 실어 피기백한다.

Claims (19)

  1. 둘 이상의 스위칭 단계를 형성하는 스위치 모듈을 포함하는 스위치 패브릭을 통해 둘 이상의 패킷들이 상이한 스위칭 경로를 통해 전송되도록 입력하는 둘 이상의 소스 라인 카드와,
    상기 스위치 패브릭으로부터 출력되는 둘 이상의 패킷들을 수신하고, 수신된 패킷들 각각의 수신 여부를 나타내는 응답 메시지를 소정 주기로 상기 소스 라인 카드에 전송하는 목적지 라인 카드를 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  2. 제 1항에 있어서, 상기 소스 라인 카드는
    수신된 패킷을 분할하고, 분할된 패킷을 전송할 목적지 라인 카드를 결정하는 네트워크 프로세서와,
    상기 네트워크 프로세서로부터 출력된 복수의 패킷들을 상기 스위치 패브릭 내의 상이한 스위칭 경로로 전송되도록 분배하는 입력 트래픽 매니저를 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  3. 제 2항에 있어서, 상기 입력 트래픽 매니저는
    상기 네트워크 프로세서로부터 입력되는 분할된 패킷들이 전송될 목적지 라인 카드의 식별자를 표시하여 출력하는 복수의 가상 목적 큐들과,
    상기 스위치 패브릭에 전송할 패킷의 수를 제한하는 소정 사이즈의 슬라이딩 윈도우와,
    상기 슬라이딩 윈도우로부터 출력되는 패킷들을 순서대로 스위치 패브릭에 출력하는 스케줄러를 포함함을 특징으로 멀티 스테이지 스위치 에서의 패킷 플로우 제어 장치.
  4. 제 3항에 있어서, 상기 가상 목적 큐는
    전송될 다음 패킷의 번호와 마지막으로 수신한 응답 메시지를 표시하는 번호의 차이가 소정 윈도우 이하일 경우에만 패킷을 스위치 패브릭으로 전송함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  5. 제 1항에 있어서, 상기 목적지 라인 카드는
    상기 스위치 패브릭을 통해 상이한 경로로 전달된 둘 이상의 분할된 패킷들을 수집하여 패킷 순서를 정렬하는 출력 트래픽 매니저와,
    상기 출력 트래픽 매니저로부터 출력된 패킷을 외부로 전송하는 네트워크 프로세서를 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  6. 제 5항에 있어서, 상기 출력 트래픽 매니저는
    소정 주기마다 라운드 로빈 방식으로 응답 메시지를 상기 소스 라인 카드로 전송함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  7. 제 5항에 있어서, 상기 출력 트래픽 매니저는
    상기 스위치 패브릭으로부터 수신되는 분할된 패킷의 순서를 복구하는 둘 이상의 재정렬 버퍼들과,
    상기 재정렬된 패킷을 네트워크 프로세서로 출력하는 스케줄러를 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치
  8. 제 7항에 있어서, 상기 재정렬 버퍼는
    링구조로 이루어지고, 새로운 패킷이 수신함에 따라 링의 해당 슬롯에 삽입함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  9. 제 7항에 있어서, 상기 재정렬 버퍼는
    매 타임 슬롯마다 예상 순서 포인터가 나타내는 슬롯이 채워졌는지 여부를 확인하고, 슬롯이 채워져 있을 경우 슬롯의 패킷을 상기 네트워크 프로세서로 전송한 후, 포인터의 위치를 증가시킴을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  10. 제 7항에 있어서, 상기 재정렬 버퍼는
    상기 스위치 패브릭에 전송되는 데이터셀에 상기 응답 메시지를 피기백함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  11. 제 10항에 있어서, 상기 스위치 모듈은
    상기 피기백된 응답 메시지를 수신함에 따라 응답 메시지를 데이터 셀에서 분리함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  12. 제 1항에 있어서, 상기 스위치 모듈들 각각은
    응답 메시지를 스위칭하기 위해 주기적 스위칭 패턴을 사용함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 장치.
  13. 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷 플로우 전송을 제어하는 방법에 있어서,
    상기 분할된 복수의 패킷들 중 소정 윈도우 사이즈 내에 포함되는 개수의 패킷들을 상기 스위치 패브릭 내의 상이한 스위칭 경로로 전송하는 단계와,
    상기 스위치 패브릭을 통해 상이한 경로로 전달되는 둘 이상의 분할된 패킷들 중 상기 소정 윈도우 사이즈 내에 포함되는 개수의 패킷들만 수신하는 단계를 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 방법.
  14. 제 13항에 있어서,
    상기 패킷을 수신한 후, 소정 주기마다 라운드 로빈 방식으로 응답 메시지를 상기 스위치 패브릭을 통해 전송하는 단계를 더 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 방법.
  15. 제 14항에 있어서, 상기 전송하는 단계는
    전송될 다음 패킷의 번호와 마지막으로 수신한 응답 메시지를 표시하는 번호의 차이가 소정 윈도우 이하일 경우에만 패킷을 상기 스위치 패브릭으로 전송함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 방법.
  16. 제 14항에 있어서, 상기 응답 메시지를 전송하는 단계는
    상기 스위치 패브릭에 전송되는 데이터셀에 상기 응답 메시지를 피기백함을 특징으로 하는 멀티 스테이지 스위치에서의 패킷 플로우 제어 방법.
  17. 둘 이상의 스위칭 단계를 형성하는 스위치 패브릭을 통해 패킷을 수신한 하나 이상의 목적지 라인 카드에서 응답 메시지를 구성하는 방법에 있어서,
    데이터 셀에 피기백되는 응답 메시지를 패킷의 순서를 나타내는 시퀀스 식별자 및 하나 이상의 플래그를 구성하되,
    상기 플래그는
    출력 트래픽 매니저가 출력하는 연속되는 응답 메시지들 중 첫 번째로 전송하는 응답 메시지를 표시하는 플래그(S)와,
    응답 메시지를 전송하는 첫번째 목적지 라인 카드를 식별하기 위한 플래그(F)를 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 응답 메시지 구성 방법.
  18. 제 17항에 있어서,
    첫 번째로 전송하는 응답 메시지가 아닐 경우 플래그(S)를 해제하고, 첫번째 목적지 라인 카드가 아닐 경우 플래그(F)를 해제함을 특징으로 하는 멀티 스테이지 스위치에서의 응답 메시지 구성 방법.
  19. 제 17항에 있어서,
    상기 데이터 셀 전송이 없는 경우, 더미 데이터 셀을 생성하고,
    상기 플래그는 더미 데이터 셀에 피기백됨을 알리는 플래그(D)를 더 포함함을 특징으로 하는 멀티 스테이지 스위치에서의 응답 메시지 구성 방법.
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