CN101416446A - 利用误差校正的高度并行交换系统 - Google Patents

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CN101416446A CNA2004800392498A CN200480039249A CN101416446A CN 101416446 A CN101416446 A CN 101416446A CN A2004800392498 A CNA2004800392498 A CN A2004800392498A CN 200480039249 A CN200480039249 A CN 200480039249A CN 101416446 A CN101416446 A CN 101416446A
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Abstract

一种互连结构包括能够进行误差检测和/或误差校正的逻辑电路。逻辑电路将数据流格式化成多个固定大小的片段。各个片段包括至少包含设置存在位和目标地址的首标、至少包含片段数据和目标地址的拷贝的有效载荷、以及指定有效载荷的奇偶校验的奇偶校验位，该逻辑电路将所述多个片段布置到多维矩阵中。在数据通过多个交换机之后，逻辑电路分析多维中的片段数据，包括用于检测片段误差、列误差和有效载荷误差的分析。

Description

利用误差校正的高度并行交换系统
相关专利和专利申请
所公开的系统和操作方法与在下列专利和专利申请中公开的主题内容相关，在此将其全文引作参考：
1.发明名称为“A Multiple Level Minimum Logic Network”、发明人为Coke S.Reed的美国专利No.5,996,020；
2.发明名称为“A Scaleable Low Latency Switch for Usage in anInterconnect Structure”、发明人为John Hesse的美国专利No.6,289,021；
3.发明名称为“Multiple Path Wormhole Interconnect”、发明人为JohnHesse的美国专利No.6,754,207；
4.发明名称为“Scalable Wormhole-Routing Concentrator”、发明人为JohnHesse和Coke Reed的美国专利No.6,687,253；
5.发明名称为“Scaleable Interconnect Structure for Parallel Computing andParallel Memory Access”、发明人为John Hesse和Coke Reed的美国专利申请序列号09/693,603；
6.发明名称为“Scalable Interconnect Structure Utilizing Quality-Of-ServiceHandling”、发明人为Coke Reed和John Hesse的美国专利申请序列号09/693,358；
7.发明名称为“Scalable Method and Apparatus for Increasing Throughputin Multiple Level Minimum Logic Networks Using a Plurality of Control Lines”、发明人为Coke Reed和John Hesse的美国专利申请序列号09/692,073；
8.发明名称为“Means and Apparatus for a Scaleable Congestion FreeSwitching System with Intelligent Control”、发明人为John Hesse和Coke Reed的美国专利申请序列号09/919,462；
9.发明名称为“A Controlled Shared Memory Smart Switch System”、发明人为Coke S.Reed和David Murphy的美国专利申请序列号10/123,382；
10.发明名称为“Means and Apparatus for a Scaleable Congestion FreeSwitching System with Intelligent Control II”、发明人为Coke Reed和DavidMurphy的美国专利申请序列号10/289,902；
11.发明名称为“Means and Apparatus for a Scalable Network for Use inComputing and Data Storage Management”、发明人为Coke Reed和DavidMurphy的美国专利申请序列号10/798,526；
12.发明名称为“Means and Apparatus for Scalable Distributed ParallelAccess Memory Systems with Internet Routing Applications”、发明人为CokeReed和David Murphy的美国专利申请序列号10/866,461；
13.发明名称为“Means and Apparatus for a Self-Regulating InterconnectStructure”、发明人为Coke Reed的美国专利申请序列号10/887,762。
背景技术
互连网络技术是从超级计算机到网格计算交换机直至日益增多的路由器的范围内的计算和通信产品的基本组成部分。然而，现有互连技术的特性导致了对依赖于该技术的系统的可伸缩性的严重限制。
例如，即使随着过去十年的超级计算机的发展，超级计算机互连网络延迟也继续限制这样的能力，即，节省成本地满足在基础物理学、气候和环境建模、DNA定序中的模式匹配等领域内出现的数据传输密集型计算问题的要求。
例如，在Cray T3E超级计算机中，处理器在三维双向的环网(torus)中互连。由于该体系结构的延迟，对于涉及密集数据传输的计算内核的类别，平均来说，处理器的95％到98％在等待数据时空闲。另外，在该体系结构中，计算机中的大约一半板是网络板。因此，在机器上执行的浮点运算在成本上可能高达个人计算机上的浮点运算的100倍。
随着微处理器的计算能力和并行计算的成本提高，已演变出用于提供可选并行处理平台的网络化高端工作站的概念。节省成本的群集计算的解决方案的基础是具有高带宽和低延迟的可伸缩互连网络。迄今为止，该解决方案依赖于专用目的硬件如Myrinet和QsNet。
使用Myrinet和QsNet的小型交换系统具有合理高的带宽以及适度低的延迟，但是成本和延迟方面的可伸缩性遭受在超级计算机网络中发现的相同问题，这是因为两者都基于在多节点配置中连接的小型交叉构造(crossbarfabric)，例如，Clos网络、粗树、或环网。由交叉构成的大型互连从根本上受到限制。
在现今的网际协议(IP)路由器中存在类似的可伸缩性限制，其中，最大32个端口是线速度增加到OC192时的规则。
已经花费了多年的研究与开发来探索将满足跨越很多行业的下一代应用的不断增长的要求的“可伸缩”互连体系结构。然而，即使随着多年来体系结构的性能(capacity)的重大发展进步，现有的体系结构也不能以节省成本的方式满足日益增长的要求。
发明内容
一种互连结构包括能够进行误差检测和/或误差校正的逻辑电路。逻辑电路将数据流格式化成多个固定大小的片段。各个片段包括至少包含设置存在位和目标地址的首标、至少包含片段数据和目标地址的拷贝的有效载荷、以及指定有效载荷的奇偶校验的奇偶校验位，该逻辑电路将所述多个片段布置到多维矩阵中。在数据通过多个交换机之后，逻辑电路分析多维中的片段数据，包括用于检测片段误差、列误差和有效载荷误差的分析。
附图说明
通过参考下面描述和附图，可以最佳地理解与结构和操作方法相关的示意性系统和关联技术的实施例。
图1A是图示包括多个MLML数据涡流(Data Vortex)网络以及多个MLML步进(stair-step)互连的通信系统的示意性方框图。
图IB是示出在具有多个MLML数据涡流网络以及多个MLML步进互连的配置中的、用于群集计算和存储区域网的系统的示意性方框图。
图2是描绘MLML数据涡流交换机的输出部件的示意性方框图。
图3是图示包含辅助交叉交换机的MLML步进交换机的输出部分的示意性方框图。
图4A是图示作为多级别最少逻辑(MLML)网络的示例的四圆柱、八行网络的示意性直观图。
图4B是示出步进互连结构的示意图。
图5A到5F是示出具有智能控制的无拥塞交换系统的不同实施例和方面的示意性方框图。
图6A是图示连接到调度网络(scheduled network)和非调度网络(unscheduled network)的多个计算和数据存储设备的示意性方框图。
图6B是示出添加了与非调度交换机相关联的控制线的、图6A中描绘的系统的示意性方框图。
图7A是示出数据承载子片段的示意性方框图，其被布置为形成矩阵Q，并然后通过添加非数据承载子片段而形成矩阵R。
图7B是示出包含通过交换机之后的子片段数据的矩阵V的示意性方框图。
具体实施例
所公开的系统涉及用于使用多个互连结构在多个系统中传输数据的结构和操作方法，其中所述多个系统包括但不限于：1)路由器，包括网际协议(IP)路由器；2)以太网交换机；3)ATM交换机；4)存储区域网系统(SANS)；5)群集计算系统；以及6)超级计算机。本公开内容描述了这样的结构和方法，其用于调度消息以使其通过并行交换机，实现多播，在系统的各个部分实现误差校正，以及使用额外或冗余系统元件来替换出故障的元件。
当低延迟和高带宽重要时，在相关专利和专利申请中描述的互连结构在用于互连大量设备方面是杰出的。还可以有利地利用自路由特性、以及同时递送多个分组到所述互连结构和网络的选定输出端口的能力。
图4A和4B示出了被称为“多级别最少逻辑”(MLML)网络并且也被称为“数据涡流”的创新的互连结构的拓扑结构、逻辑和使用的示例。两种多级别最少逻辑(MLML)互连结构可以用于诸如在图5A到5F、以及图6A和6B中所公开的系统。在图4A中所公开的一种互连结构可以被称作“数据涡流交换机”，并且具有以环的形式在环形移位寄存器中布置多个级别的结构。在图4B所述并且在这里被称作“步进互连”的第二种互连结构中，省略了数据涡流交换机结构的每个环的一部分，从而每个级别包括非环形移位寄存器的集合。
在图5A到5F中，图4B所述类型的步进交换机可以用来承载数据。步进交换机还用于在图6A和6B所述的调度数据交换机中承载数据。步进交换机的多个拷贝可以用于减小每个分组片段的最后位的延迟，以及增大互连结构的带宽。在使用多个交换机的实施例中，图5A到5F公开了一种技术，其将分组片段分解成子片段，然后通过步进交换机组或栈来同时发送子片段，从而防止任何两个子片段通过该组中的相同交换机。该组中的每个步进交换机后面有由多个交叉交换机组成的附加交换机。包括后面有多个交叉交换机的步进交换机栈的相同结构可以用于在图6A和6B的调度数据交换机中承载数据，其中对于步进交换机的出口级别(exit level)的每个移位寄存器具有一个交叉。
在这里所公开的结构和操作方法具有误差校正能力，用于校正数据分组片段的有效载荷中的误差，并且用于校正由于误转的数据分组子片段而产生的误差。在一些实施例中，示意性系统对被选择路由通过网络栈的数据分组片段执行误差校正，其中网络栈包括栈中的各个网络具有图4B所描绘的步进配置的网络栈。在其它实施例中，示意性系统在各个栈成员网络具有如在图4A中所公开的多级别最少逻辑(MLML)或数据涡流配置的网络栈中执行误差校正。
所公开系统的不同实施例校正被选择路由通过网络栈的数据分组片段中的误差，其中栈中的各个网络具有图4B所示的步进设计，并且栈中的各个交换机后面有多个交叉交换机。交叉交换机与栈的步进互连结构的各个底层级别移位寄存器相关联。
一些说明性结构和操作方法校正在系统中出现的误差，其中，该系统将数据分组片段分解成子片段，并且子片段未能通过步进互连结构的输出端口而离开，例如子片段被交换机丢弃。各个实施例可以校正进入图5A到5F中所公开的请求和回答交换机的分组、以及进入图6A和6B中所教导的计算和存储区域网中所述的不受控制的交换机的分组的误差。因此，所公开的结构和关联操作技术可以用于包括数据交换能力的种类广泛的系统。这样的系统可以包括既非MLML交换机也非步进交换机的交换机。例如，可以将该技术应用于交叉交换机栈或多跳(multiple hop)网络栈，包括环形网络、Clos网络、和粗树网络。
图5A到5F描述了在数据输入由请求处理器控制的数据交换机中包括多个步进互连结构的系统。图6A和6B公开了在调度网络中具有多个步进互连结构的系统。对于这样的系统，在步进互连结构的栈中布置K·N个交换机，输入设备能够将K·N个数据流插入到交换机栈中。对于这样的系统，很多实施例是可能的。一个示例实施例是这样的系统，其对完整数据分组片段进行操作，而不将分组分解成子片段，并且具有能够同时将K·N个片段插入到步进互连结构的栈中的输入设备。将每个片段插入到栈中的单独交换机中。在另一示例实施例中，将数据分组片段分解成N个子片段，其中每个子片段具有相同的首标，并且输入设备能够同时将两个分组片段插入到该结构中。将所得到的K·N个子片段的每个插入到栈中的单独交换机中。在第三示例实施例中，将数据分组片段分解成K·N个子片段，其中每个子片段具有相同的首标，并且输入设备能够同时插入特定分组片段的所有K·N个子片段。每个子片段插入到步进交换机栈中的单独交换机中。在使用H个首标位来将子片段选择路由为通过步进互连结构的系统中，在第一实施例中每个分组片段包括H个首标位，在第二实施例中每个分组片段包括N·H个首标位，并且在第三实施例中每个分组片段使用K·N·H个首标位。从而，第一实施例最大化有效载荷与首标的比率。
图5A到5F公开了具有输入控制器和请求处理器的系统。输入控制器向请求处理器发送用于调度数据通过数据交换机的请求。在图6A和6B中，将数据调度到目标输出端口的请求被发送到控制向那个输出端口发送的数据的请求处理器。在参考文献中用于调度数据通过交换机的请求是类似或相似的。在将数据分组片段分解成K·N个子片段的系统实施例中，例如在上述第三实施例中，该请求指定可以将K·N个分组子片段插入到交换机中的一组可用时间。在将数据分组片段分解成N个子片段的系统实施例中，例如在上述第二实施例中，该请求指定两组可用时间，两组N个步进交换机中的每组对应于其中一组可用时间。在对完整数据分组片段进行操作的系统实施例中，例如在上述第一实施例中，该请求指定K·N组可用时间，每个数据分组片段对应于其中一组可用时间。因此，调度数据通过步进交换机栈的数据的逻辑对于第三实施例最简单，而对于第一实施例最复杂。第一实施例的较复杂逻辑还具有包含更多数据的请求分组，从而通过图5A到5F中所公开的请求和回答交换机、以及通过图6A和6B中所公开的非调度交换机的业务量在第一实施例中最大而在第三实施例中最小。
参考图1A，示意性方框图示出了被配置为使用两种多级别最少逻辑(MLML)网络的受控通信互连结构的系统100的实施例。数据分组通过输入线路102到输入输出设备104中而进入系统100，然后通过线路106行进到输入控制器108。响应于到达的消息分组，输入控制器108可以提交通过数据交换机130的栈和辅助数据交换机134的可选栈将数据分组发送到目标输出端口的请求。输入控制器108可以通过请求交换机111将请求分组发送到请求处理器114而发出请求，其中请求处理器114管理进入作为分组目标的输出控制器112中的数据流。在一个实施例中，请求交换机111可以是请求交换机110的栈的成员。
通信网络系统中的数据流控制
请求分组是相对短的，因此可以通过交换机栈中的单个交换机高效地发送整个请求分组。多个输入控制器108可以同时向相同的请求处理器114发送请求分组，因此对于请求处理器使用数据涡流类型的MLML交换机可以显著提高性能。与可以同时离开交换机的分组相比，更多分组可以在选定分组插入时间被插入到请求交换机114中。因此，请求分组在离开之前可以围绕数据涡流循环。
请求处理器114将回答分组返回到请求输入控制器108。例如，请求处理器114可以通过有可能作为回答交换机118的栈的一部分的回答交换机119、以及可能通过可选的次级回答交换机123，而发送回答分组。回答交换机123还可以是回答交换机122的栈的一部分。为回答分组选择路由为通过处于与请求交换机中请求分组穿过的回答交换机栈相同级别L的回答交换机可以提高性能。该路由选择可以通过在请求分组数据中指定整数L来实现。
可以限制请求处理器在任何给定时间可以使其处于活动状态的未回答请求的数目。可以通过输入控制器108针对交换机栈110中的各个交换机111维持计数器CL来施行该限制。计数器CL可以在输入控制器的内部。可以将计数器CL最初设置为零，随着发送到级别L上的请求交换机中的每个请求分组而递增，并且随着通过级别L上的回答交换机返回的每个回答分组而递减。可以管理计数器CL，以禁止超出预定阈值TL，从而不超出线路116、120和124的带宽。请求的管理使得级别L回答交换机能够采用步进互连配置。
在一个实施例中，输入控制器指定被指派接收给定回答分组的接收器(bin)。由辅助交换机栈122中的辅助交换机123处理向正确接收器的递送。可以约束输入控制器，以便只有当接收器可用时才发送不等待回答的请求，这是使用计数器来控制流的有效替换方案。可以将目标接收器的拷贝包括在回答分组的有效载荷中。在输入控制器具有检测并且校正误差的能力的情况下，回答分组还可以包含误差校正位。如果物理目标输入控制器和输入控制器接收器与经过误差校正的回答分组中的目标输入控制器和接收器的拷贝不一致，则输入控制器可以确定是否批准重新发出请求。如果确定了回答分组中的数据具有无法校正的误差，则输入控制器可以确定是否批准重新发出请求。如果请求处理器调度分组通过数据交换机，但是由于回答分组被错误选择路由或不能被校正而使得关联输入控制器没有发送分组，则调度时隙中的间隙可以导致数据交换机没有被使用，其条件是不引起另一分组被错误选择路由。
一些实施例可以对输入控制器响应于发送请求分组而等待回答分组到达的时间量施行限制TLIM。在指定时限到期之后，输入控制器将适当的计数器递减1，并且释放适当的接收器。可以将表示何时发送了请求分组的时间戳TS添加到请求分组中。请求处理器不发送将在时间TS+TLIM之后到达输入控制器的回答分组。如果算出的到达时间超出限制，则请求处理器丢弃请求分组。在一些实施例中，通过回答交换机AS1 119和AS2 123发送回答分组所花费的时间是确定和固定的，从而使得请求处理器能够计算回答分组将到达输入控制器的时间，并且使得请求处理器能够正确地施行时间限制。在第一实施例中，TLIM对于所有请求分组都是相同的。在第二实施例中，TLIM取决于消息的优先级。
在一些实施例中，输入控制器调度整个分组通过数据交换机。对分组进行分段，从而数据交换机总是发送相同长度的片段。可以将分组的每个片段进一步分解成子片段，其中通过多个数据交换机同时发送所有子片段。为了误差校正的目的，还可以通过数据交换机发送一个或多个其长度等于子片段的长度的误差校正分组。从而，通过数据交换机栈130中的数据交换机131，然后通过数据交换机栈134中的可选辅助数据交换机135，而同时发送片段和关联的误差校正数据分组。在一个实施例中，栈中的数据交换机的数目NS等于子片段的数目加上关联的误差校正分组的数目。在替换实施例中，栈中的数据交换机的数目可以大于NS，从而多个片段可以同时通过数据交换机栈134。
在一个示例中，用于分组片段的子片段和校验位分组的数目等于N，并且栈130中的数据交换机的数目等于W·N。公开了三个示例实施例，其用于管理在说明性条件下的数据调度。在第一实施例中，将W·N个数据交换机划分成W个互斥组，其中每组包含N个交换机。输入控制器发送请求分组，其指定用于将分组注入到数据交换机中的W个可用时间组，其中W个交换机组中的每组对应于一个时间组。指定多个时间组确保足够的输出缓冲器空间，并且使得请求处理器还能够保证通过数据线路132和136的路径。只要足够的通过线路132和136全体的带宽、以及足够的通过W个线路组中的每组内的数据线路的带宽可用，资源就足以处理数据。
在第二实施例中，输入控制器选择W个交换机组之一，然后请求通过选定组发送分组。倘若请求被拒绝，则输入控制器请求通过另一组发送。用于选取用于请求的组的算法可以基于随机处理、循环方案或某其它方案。
第三实施例具有W个输入控制器组，其中向每组分配N个交换机的子栈。也可以使用其它实施例来管理通过交换机的数据流。
交换机输出接口配置
请求分组是相对短的，从而可以方便地通过交换机110的栈的单个MLML数据涡流交换机111来发送整个请求分组，参考图2，示意性方框图图示了来自数据涡流交换机的两个输出缓冲器级别。输出缓冲器代表两个级别的“漏桶”。一种型式包括芯片内输出缓冲器210和较大的芯片外输出缓冲器220。缓冲器用来处理业务量的爆发。在第一实施例中，缓冲器基于先进先出(FIFO)的方式操作。在第二实施例中，缓冲器中的一个或两者采用这样的策略算法，即，在某些情况下，使得较高优先级消息A能够在较低优先级消息B的前面离开缓冲器，其中较低优先级消息B在A之前进入该缓冲器。
与请求分组相比，数据片段一般较长。因此，将数据片段分解成多个子片段可以提高性能。例如，可以将每个片段分解成N个子片段。在由请求处理器确定的片段发送时间处，通过数据交换机栈130并然后通过辅助数据交换机栈134，同时发送包含数据和关联误差校正位的N个子片段加上附加的误差校正分组。图3图示了包含一个MLML步进交换机131和多个交叉交换机314的第一芯片310，其中这些交叉交换机314通过组合而构成可选的第二交换机135。该说明性配置也可以用于图1A所示的回答交换机，其中步进交换机是交换机AS1 119，并且第二交换机是交换机AS2 123。在回答交换机中，缓冲器是多余的。因为控制通过交换机的数据流，所以交换机决不过载，并且确保被正确选择路由的数据在芯片的直接路径中。从而，可以去除缓冲器。在典型实施例中，不期望有缓冲器，这是因为请求处理器利用回答分组通过回答交换机的时间的确定性，并且相应地发出请求，以避免中间缓冲。
图3所示的配置也可以用于图1A所示的数据交换机，其采用包括步进交换机作为交换机DS1 131、并且第二交换机是交换机DS2 135的布置。在数据交换机中，缓冲器也是多余的，这是因为通过交换机的数据流受到控制。数据交换机决不过载，并且确保被正确选择路由的数据在芯片的直接路径中。在使用其长度取决于离开行的离开列的FIFO的实施例中，期望去除缓冲器，以帮助所有子片段同时到达芯片外设备，其中可以校正片段的误差并且重新装配片段。在图1A和图3所示的配置中，保证特定片段的所有子片段同时离开交换机栈134和相关联的FIFO。缓冲器的去除有助于避免第二子片段的错误路由选择，否则这可能在第一子片段的错误路由选择之后发生。另外，子片段的错误路由选择不能影响另一子片段离开交换机栈134的时间。
在图1A所示的系统中，请求处理器114基于关于目前调度的其它分组、以及过去已经调度的分组的信息，确定以后的分组调度。输出缓冲器中的分组在不同的时间到达，并且丢弃输出缓冲器中的分组P的判定部分地基于关于在P到达之后到达系统100的分组的信息。
参考图1B，示意性方框图描绘了在包括群集计算和大型机计算的若干应用中有用的系统150。不同于图1A所示的系统100，系统150不丢弃分组。
系统150包含多个设备170，其可以为相同的类型、或者可以在结构和功能上不同。设备170的功能可能是计算、数据存储和检索、或者组合的计算与数据存储和检索。设备170通过线路172从系统150的外部接收数据，并且通过线路174将数据发送到系统之外。设备150通过互连线路和交换机U 160、S180和AS 190而相互通信。在一些实施例中，交换机U可以是MLML数据涡流。设备170可以将数据插入到交换机U中而无需请求许可。由于多个设备可以通过交换机U将数据发送到相同的目标设备T，因此进入目标设备T中的数据量可能超出通过线路162到设备T中的带宽。从而，缓冲器210可以被布置成：接收数据涡流交换机的输出，并且将输入缓冲器220并入到计算和数据存储设备中。
例如，使用图6A和6B所述的技术，调度或控制通过交换机栈中的交换机S180的分组，以防止过载，因此使用采取步进类型的MLML交换机形式的交换机S是方便的。可以使用多个交叉交换机来构造交换机AS 180。可以使用子分段通过交换机来传递数据。图3示出了交换机S和辅助交换机AS之间的接口。
然后，对于进入采用调度步进互连结构的交换机栈、或者进入后面跟随有交叉交换机集合的采用调度或控制步进结构的交换机栈的片段或子片段组，该组中的片段的第一位将同时离开交换机。如果这些片段之一的子片段在首标中具有比特误差，则子片段将不会在目标输出端口离开交换机。作为替代，子片段将通过由首标指定的错误输出端口离开，或者将不能通过任何输出端口离开并且在步进交换机的底行的末端被丢弃。被错误选择路由的子片段可能引起相同交换机中的其它子片段的错误路由选择。注意，被错误选择路由的子片段不会引起通过步进交换机的消息的将来错误路由选择。另外，如果没有在栈中的交换机上缓冲分组片段，则被错误选择路由的子片段不会引起任何其它子片段的将来错误路由选择。被错误选择路由的子片段不会改变任何以后插入的子片段的离开时间。
与实现调度步进结构的系统相反，在非调度数据涡流交换机中被错误选择路由的片段可能引起将来的、插入到交换机中的片段的离开时间的改变。从而，通过单个数据涡流交换机或通过非调度数据涡流交换机栈发送分组片段而不分解成子片段是最高效的。
在这里公开的系统和操作方法允许片段的首标或有效载荷中的比特误差的高效校正。一种说明性方法确保单个比特误差校正和两个比特误差检测。在附图的讨论中描述了该示例的变形。在示例中，D指定承载子片段有效载荷的数据的数据位数，并且T指定子片段的目标地址中的位数。目标地址包括用于为子片段选择路由为通过步进交换机的位、加上用于为子片段选择路由为通过步进交换机之后的交叉交换机(若存在的话)的位。在该示例中，附加位可以用于误差校正，并且被添加到每个片段中。将所得到的加长片段分解成N+1个子片段。参考图7A和图7B，N是这些子片段中的承载数据位以及用于误差校正的位。这些子片段中的一个仅仅承载误差校正位。在插入到交换机中之前，每个子片段具有长度M，其中M＝1+T+T+D+1。数据承载子片段包括若干字段。第一字段是具有长度T+1的首标，其包括出现或存在位702，在一些实施例中，该位总是被设为1，以表示子片段的存在。第一字段还包括子字段TA 704，其对目标地址进行编码。第二字段是具有长度D+T的有效载荷，其包括含有子片段目标地址的拷贝的子字段TC 708、以及包含子片段数据的子字段SUBSEG-DATA 706。第三字段是一位校验或奇偶校验位714，其指定用于存在位和D+T有效载荷位的奇偶校验。可以将奇偶校验位定义为存在位和D+T有效载荷位的模2加。N个数据承载子片段(子片段0、1、...、N-1)被布置到具有N行和M列的N×M矩阵Q中。矩阵Q的项Q(i，j)指定子片段j的第i位。非数据承载子片段N的首标与其它子片段首标相同。倘若子片段N的第i位不是首标位，则它是被定义为[Q(i，0)+Q(i，1)+...+Q(i，N-1)]的奇偶校验位，其中执行模2加。子片段N的最后位是N个数据承载子片段的N·(T+D+1)个有效载荷和存在位的模2加。将子片段N加入Q形成(N+1)×M的矩阵R，其代表通过交换系统传递的片段数据。
当每个子片段通过交换机时，引导目标地址位被丢弃，并且所得到的子片段具有长度T+D+2。在交换之后，N个数据承载子片段在长度上减小，并且包括仅仅具有例如设为1的出现或存在位的单一位首标。在通过交换机期间，去除了首标的T个目标地址位。子片段的第二字段是具有长度D+T的有效载荷，并且包括子片段数据位和子片段的目标地址的拷贝。第三字段是用于包括有效载荷位和存在位的D+T+1位的一位校验或奇偶校验位。非数据承载子片段包括总是设为1的单一存在位，其后面跟随有T+D+1个奇偶校验位。N个数据承载子片段加上非数据承载子片段形成图7B所示的(N+1)×(M-T)矩阵V。在N+1个子片段通过N+1个交换机之后，对数据执行用于检测和校正任何可能的单个比特误差以及检测任何两比特误差的处理。由于目标地址中的误差将导致被错误选择路由的子片段，因此可以作为所传送的子片段数据中的多比特误差，而检测用于通过交换机中的一个发送子片段的目标地址中的单个比特误差。然而，可以高效地检测这样的单个比特误差，并且通过用正确位替换所有误发送的数据来对其进行校正。
在说明性实施例中，用于误差检测和校正的处理具有多个动作。第一，可以执行多种类型求和以便进行误差检测。第一种求和检测矩阵V中的行误差。对于N个单独数据承载子片段有效载荷中的每个，对所有位执行模2加。在特定示例中，将每个子片段K的T+D个有效载荷位、存在位和校验位相加，也就是对于每个子片段执行T+D+2位的加法。结果1指定在子片段K中检测到子片段误差，即，矩阵V中的行误差。结果0表示在子片段K中没有检测到子片段行误差。第二种求和检测矩阵V中的列误差。对矩阵V中的每列的位进行求和。例如，对于(T+1)<i≤(D+2T+2)，对矩阵Q的列i中的位执行模2加，以形成矩阵R的第N行的第i位。结果1指定在矩阵V的第i列中检测到列误差。结果0指定没有在矩阵V的第i列中检测到列误差。第三种求和检测矩阵V中的全局误差。计算子片段0到子片段(N-1)的矩阵V中的N·(T+D+1)个非奇偶校验位加上子片段N的最后位的模2和。结果1表示矩阵V中的有效载荷误差，也被称为矩阵V中的全局误差。0指定没有检测到全局误差。
第二，对矩阵V的数据承载子片段中的目标地址的N个拷贝校验其中之一的可能比特误差。目标地址拷贝中的单个比特误差由四个准则条件表示。第一准则是通过单个子片段有效载荷的数据检验位(具体地说通过矩阵V的行校验位)的误差表示。第二准则是通过子片段N中的单个数据校验位(具体地说通过包含所拷贝的目标地址的子片段的部分中的矩阵V的列校验位)的误差表示。第三准则是通过子片段N的第M位的误差表示，其中该位是指定子片段有效载荷中的误差的全局校验位。第四准则是通过使用行校验比特误差和列校验比特误差两者表示的子片段的目标地址拷贝中的单个比特误差校正而使得该子片段的目标地址拷贝与接收数据端口的地址一致。
第三，对目标地址的每个子片段拷贝校验与接收数据端口的一致性。该存在位区分没有数据到达和目标为输入端口0的数据的情况。如果对于V的某行，该存在位为0，则与该行相关联的子片段已经被错误选择路由。倘若正好一个子片段的T个首标位与端口ID不相匹配，则子片段已经被错误选择路由。在任一情况下，单个被错误选择路由的子片段中的数据可以通过使用来自子片段N的校验位以正确数据替换该数据来校正。一旦完成数据替换，如果不存在其它误差，则使用行、列和全局校验位的处理将表示不存在误差。
第四，对N个子片段有效载荷中的每个校验单个比特误差。单个比特误差的存在由三个准则表示。第一准则是列的求和检测矩阵V中的单个列比特误差。在第二准则中，行的求和检测矩阵V中的单个行比特误差。并且，在第三准则中，全局求和检测矩阵V中的全局误差。倘若检测到单个误差，则该误差位于矩阵V中由具有误差的行和具有误差的列指定的唯一位置处。该单个比特误差可被校正。
第五，在发生一个且仅一个行、列或全局误差的状态下，由校验位之一内的单个比特误差引起该状态。该误差被忽略。
第六，可能发生数据包含两个或更多个误差位的状态。在校验位和子片段地址的拷贝的检查产生不同于在前面五个动作中所述的误差状态时，检测到多比特误差，例如：检测到矩阵V中的两个行误差，检测到矩阵V中的两个列误差，以及检测到矩阵V中的全局误差。两比特误差总是可检测的。如果没有表示误差状态，则数据是正确的，或者数据包含多于两个误差位，不是普遍可检测的误差状态。
该说明性实施例仅仅具有承载数据的子片段中的一个误差校正位。其它系统可以被配置成具有包含多个附加误差校正位的子片段。另外，在说明性示例中，仅仅一个子片段具有误差校正位，其取决于来自多个子片段的数据位。其它实施例可以具有多个这样的子片段，使得在多个数据子片段被错误选择路由时能够正确地重构数据。在各个实施例中，子片段可以包含至少一个基于数据的误差校正位，并且子片段Si的有效载荷Pi包含至少一个基于不同于子片段Si的子片段Sk的有效载荷Pk中的数据的误差校正位。
图4A是图示在美国专利第5,996,020号中教导的四圆柱八行网络的示意性直观图，其中该网络是多级别最少逻辑(MLML)网络的示例。序列消息形式的数据在该网络的输入端进入该网络，并且朝向消息的首标中指定的目标输出端口逐节点地移动，其中输入端位于作为在图4A顶部的圆柱3示出的最外圆柱。数据总是在一个时间周期内移动到处于下一角度的节点。每当移动使消息更接近目标端口时，消息就朝向在图4A的较低级别所示的内部圆柱移动。
网络具有两种传输路径：一个用于数据，并且另一个用于控制信息。在说明性实施例中，网络中的所有节点都可以具有相同的设计。在其它实施例中，节点可能具有互相不同的设计和特性。节点从同一圆柱上的节点或从该节点的圆柱朝外的圆柱接受数据，并且将数据发送到同一圆柱上的节点或者该节点的圆柱朝内的圆柱。在处于给定级别的消息的第一位围绕圆柱匀速移动的意义上，消息围绕中心轴匀速旋转而移动。当消息位从圆柱移动到更加朝内的圆柱时，消息位与处于该朝内圆柱的消息完全同步。根据应用或实施例，数据可以在一个或多个列或角度进入互连或网络，并且可以在一个或多个列或角度离开。
节点将控制信息发送到更朝外位置的圆柱，并且从更朝内位置的圆柱接收控制信息。将控制信息传送到处于相同角度或列的节点。当能够从输入端口接收消息的最外圆柱上的节点不能接受该消息时，还将控制信息从最外圆柱上的节点传送到输入端口，以通知该输入端口。类似地，每当输出端口不能接受数据时，输出端口可以将控制信息发送到最内圆柱上的节点。一般而言，任何圆柱上的节点发送控制信号，以向节点或输入端口通知控制信号发送节点不能接收消息。节点从更朝内位置的圆柱上的节点或输出端口接收控制信号。控制信号向控制信号的接收者通知：接收者是否可以将消息发送到比接收者节点的圆柱更朝内的圆柱上的第三节点。
在图4A所示的网络中，如果节点A将消息发送到相同圆柱上的节点B，并且节点B从朝外圆柱上的节点J接收数据，则节点A独立地将控制信息发送到节点J。从节点A和J接收消息的节点B不参与节点A和J之间的控制信息的交换。在下文中详细地讨论控制信号和数据路由拓扑结构以及消息路由方案。
在美国专利第5,996,020号中，术语“圆柱”和“角度”是关于位置而使用的。这些术语分别类似于在美国专利第6,289,021号中、以及在本描述中使用的“级别”和“列”。数据从一个圆柱水平地或对角地移动到下一个圆柱，并且将控制信息朝外发送到处于相同角度的节点。
图4B是示出步进互连结构的示意图。步进互连结构仅仅具有一个输入列，而没有从右返回到左的连接，并且没有FIFO。然而，该结构可以具有多个输出列。这样的互连的一些实施例的属性是整数OUTLIM的存在，使得当在相同周期期间没有输出行被发送多于OUTLIM消息时，则每个消息建立从输入端口到输出端口的虫孔连接路径。
在步进互连的另一实施例中，通过对单个有效载荷使用多个首标来支持消息的多播。当在一个时间周期期间向多个输出端口发送来自单个输入端口的有效载荷时，发生多播。每个首标指定有效载荷的目标地址，并且该地址可以是任何输出端口。输出端口在同一周期期间不能从多于一个输入端口接收消息的规则仍然被遵守。如前所述处理第一首标，并且控制逻辑电路设置引导后续有效载荷的流动的内部锁存器。紧接在第一首标之后，第二首标沿着第一首标的路径，直至到达这样的单元为止，其中对于那个级别的路由具有决定性的地址位不同。这里，以不同于第一首标的方向对第二首标进行路由选择。单元中的附加锁存器表示和控制从该单元的分叉流动。换句话说，第二首标遵循第一首标，直至地址表示不同的方向，并且单元进行连接使得后续业务在两个方向上离开该单元。类似地，第三首标遵循由前两个首标建立的路径，直至对于级别具有决定性的首标位表示不同方向的分支。当首标从左向右通过单元时，首标总是向上发送表示不能从上级接收消息的忙信号。
对于第一、第二和任何其它首标，总是遵循该规则。换句话说，当单元向上发送忙信号时，则保持控制信号直至处理了所有首标为止，从而防止第二首标试图使用由第一首标建立的路径。所允许的首标数是可位于芯片外部的定时信号的函数。步进互连的多播实施例可以在外部定时信号的控制下在不同的时间为消息提供一个、两个、三个或更多个首标。不被多播的消息只有单个首标，其后面为空首标例如全零，来代替第二和第三首标。一旦处理了循环中的所有首标，则如上所述，有效载荷紧接在最后首标之后。在其它实施例中，如下实现多播，即通过在消息的首标中包括特定多播标志并且向目标输出发送该消息，该目标输出又向与所述目标输出相关联的一组目的地发送该消息的拷贝。
虽然本公开内容描述了各个实施例，但是这些实施例应当被理解为是说明性的，并且不限制要求保护的范围。所述实施例的很多变形、修改、添加和改进是可能的。例如，本领域的普通技术人员将容易地实现提供这里公开的结构和方法所需的步骤，并且将理解处理参数、材料和维数仅仅是作为示例而给出的。可以改变这些参数、材料、组成部分和维数，以实现在权利要求的范围内的期望结构以及修改。还可以作出这里公开的实施例的变形、修改，同时仍然保持在所附权利要求的范围内。

Claims (13)

1.一种互连结构，包括：
数据交换机，包括多个输入端口和至少一个输出端口；以及
逻辑电路，被适配成将包括首标H和有效载荷P的数据片段格式化成子片段集合C，对于从0到C-1的i，各个子片段Si包括首标hi和有效载荷pi，其中首标hi包括关于目标输出端口的信息，并且该有效载荷pi是首标H和有效载荷P的函数，该有效载荷pi还包括基于不同于子片段si的子片段sk的有效载荷pk中的数据的至少一个误差校正位。
2.根据权利要求1的互连结构，还包括：
该逻辑电路被适配成通过选定多个输入端口将子片段si的集合C发送到至少一个目标输出端口，并且根据在由首标hi指定的目标输出端口处接收的有效载荷pi而重构有效载荷P；以及
该逻辑电路还被适配成在子片段误差状态中重构该有效载荷P。
3.根据权利要求1的互连结构，其中：
该逻辑电路被适配成在接收的子片段si的有效载荷pi中存在误差的情况下重构该有效载荷P。
4.根据权利要求1的互连结构，其中：
该逻辑电路被适配成在子片段si被错误选择路由的情况下重构该有效载荷P。
5.根据权利要求1的互连结构，还包括：
多个数据交换机；并且
该集合C包括子片段s1和s2，由此该逻辑电路被适配成通过所述多个数据交换机中的不同数据交换机而发送子片段s1和s2。
6.根据权利要求1的互连结构，其中：
该数据交换机是多级别最少逻辑(MLML)网络。
7.根据权利要求1的互连结构，其中：
该逻辑电路被适配成在由于子片段s1的首标h1中的误差引起子片段s1被错误选择路由的情况下重构该有效载荷P。
8.根据权利要求1的互连结构，其中：
该逻辑电路被适配成在由于不同于子片段s1的子片段s2的首标h2中的误差引起子片段s1被错误选择路由的情况下重构该有效载荷P。
9.根据权利要求1的互连结构，其中：
该逻辑电路被适配成在由于硬件误差引起子片段s1被错误选择路由的情况下重构该有效载荷P。
10.根据权利要求1的互连结构，其中：
该数据片段是数据分组。
11.根据权利要求1的互连结构，其中：
该数据片段是分解成多个子片段的数据分组。
12.一种互连结构，包括：
数据交换机，包括多个输入端口和至少一个输出端口；以及
逻辑电路，被适配成将包括首标H和有效载荷P的数据片段格式化成子片段集合C，对于从0到C-1的i，各个子片段Si包括首标hi和有效载荷pi，该首标hi包括关于目标输出端口的信息，并且该有效载荷pi是首标H和有效载荷P的函数，该逻辑电路被适配成在子片段si被错误选择路由的情况下重构该有效载荷P。
13.根据权利要求12的互连结构，其中：
该有效载荷pi还包括基于不同于子片段si的子片段sk的有效载荷pk中的数据的至少一个误差校正位。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7918730B2 (en) * 2002-06-27 2011-04-05 Igt Trajectory-based 3-D games of chance for video gaming machines
CN101416446A (zh) * 2003-10-29 2009-04-22 英特拉克蒂克控股公司 利用误差校正的高度并行交换系统
WO2006069197A2 (en) * 2004-12-20 2006-06-29 Interactic Holdings, Llc Scaleable controlled interconnect with optical and wireless applications
US20070097970A1 (en) * 2005-11-01 2007-05-03 Georgios Margaritis Packet retransmitter
US7496551B1 (en) * 2006-03-28 2009-02-24 Emc Corporation Methods and apparatus associated with advisory generation
US8099521B2 (en) 2006-10-26 2012-01-17 Interactic Holdings Inc. Network interface card for use in parallel computing systems
JP5573491B2 (ja) * 2010-08-23 2014-08-20 日本電気株式会社 データ転送システム、スイッチ及びデータ転送方法プロセッサ間ネットワーク
IT1403031B1 (it) * 2010-11-19 2013-09-27 Eurotech S P A Apparecchiatura di rete unificata per sistemi di supercalcolo scalabili
US9357275B2 (en) * 2011-09-06 2016-05-31 Qualcomm Incorporated Network streaming of coded video data
US9049233B2 (en) 2012-10-05 2015-06-02 Cisco Technology, Inc. MPLS segment-routing
US10404582B1 (en) 2012-12-27 2019-09-03 Sitting Man, Llc Routing methods, systems, and computer program products using an outside-scope indentifier
US10397101B1 (en) 2012-12-27 2019-08-27 Sitting Man, Llc Routing methods, systems, and computer program products for mapping identifiers
US10904144B2 (en) 2012-12-27 2021-01-26 Sitting Man, Llc Methods, systems, and computer program products for associating a name with a network path
US10587505B1 (en) 2012-12-27 2020-03-10 Sitting Man, Llc Routing methods, systems, and computer program products
US10374938B1 (en) 2012-12-27 2019-08-06 Sitting Man, Llc Routing methods, systems, and computer program products
US10476787B1 (en) 2012-12-27 2019-11-12 Sitting Man, Llc Routing methods, systems, and computer program products
US10212076B1 (en) 2012-12-27 2019-02-19 Sitting Man, Llc Routing methods, systems, and computer program products for mapping a node-scope specific identifier
US10419335B1 (en) 2012-12-27 2019-09-17 Sitting Man, Llc Region scope-specific outside-scope indentifier-equipped routing methods, systems, and computer program products
US10397100B1 (en) 2012-12-27 2019-08-27 Sitting Man, Llc Routing methods, systems, and computer program products using a region scoped outside-scope identifier
US10447575B1 (en) 2012-12-27 2019-10-15 Sitting Man, Llc Routing methods, systems, and computer program products
US10419334B1 (en) 2012-12-27 2019-09-17 Sitting Man, Llc Internet protocol routing methods, systems, and computer program products
US10411997B1 (en) 2012-12-27 2019-09-10 Sitting Man, Llc Routing methods, systems, and computer program products for using a region scoped node identifier
US10411998B1 (en) 2012-12-27 2019-09-10 Sitting Man, Llc Node scope-specific outside-scope identifier-equipped routing methods, systems, and computer program products
US10404583B1 (en) 2012-12-27 2019-09-03 Sitting Man, Llc Routing methods, systems, and computer program products using multiple outside-scope identifiers
GB2511089A (en) 2013-02-22 2014-08-27 Ibm All-to-all message exchange in parallel computing systems
US9537718B2 (en) 2013-03-15 2017-01-03 Cisco Technology, Inc. Segment routing over label distribution protocol
US9762488B2 (en) 2014-03-06 2017-09-12 Cisco Technology, Inc. Segment routing extension headers
US9690678B2 (en) * 2014-03-19 2017-06-27 Siemens Energy, Inc. Fault tolerant systems and method of using the same
US9807001B2 (en) 2014-07-17 2017-10-31 Cisco Technology, Inc. Segment routing using a remote forwarding adjacency identifier
US10341221B2 (en) 2015-02-26 2019-07-02 Cisco Technology, Inc. Traffic engineering for bit indexed explicit replication
US10263881B2 (en) 2016-05-26 2019-04-16 Cisco Technology, Inc. Enforcing strict shortest path forwarding using strict segment identifiers
WO2018009468A1 (en) 2016-07-05 2018-01-11 Idac Holdings, Inc. Latency reduction by fast forward in multi-hop communication systems
US11032197B2 (en) 2016-09-15 2021-06-08 Cisco Technology, Inc. Reroute detection in segment routing data plane
US11140074B2 (en) 2019-09-24 2021-10-05 Cisco Technology, Inc. Communicating packets across multi-domain networks using compact forwarding instructions

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5996020A (en) * 1995-07-21 1999-11-30 National Security Agency Multiple level minimum logic network
US6289021B1 (en) * 1997-01-24 2001-09-11 Interactic Holdings, Llc Scaleable low-latency switch for usage in an interconnect structure
AU3062899A (en) * 1997-12-12 1999-06-28 3Com Corporation A forward error correction system for packet based real-time media
US6754207B1 (en) * 1998-01-20 2004-06-22 Interactic Holdings, Llc Multiple-path wormhole interconnect
US6484207B1 (en) * 1998-11-17 2002-11-19 Cisco Technology, Inc. Switching system having interconnects dedicated to store and retrieve data including management of dedicated memory segments allocated when a general memory is depleted
GB9828144D0 (en) * 1998-12-22 1999-02-17 Power X Limited Data switching apparatus
US20030035371A1 (en) * 2001-07-31 2003-02-20 Coke Reed Means and apparatus for a scaleable congestion free switching system with intelligent control
US7073115B2 (en) * 2001-12-28 2006-07-04 Network Appliance, Inc. Correcting multiple block data loss in a storage array using a combination of a single diagonal parity group and multiple row parity groups
US6956861B2 (en) * 2002-04-16 2005-10-18 Interactics Holdings, Llc Controlled shared memory smart switch system
US20040264369A1 (en) * 2003-03-11 2004-12-30 Interactic Holdings, Llc Scalable network for computing and data storage management
CN101416446A (zh) * 2003-10-29 2009-04-22 英特拉克蒂克控股公司 利用误差校正的高度并行交换系统
WO2005086791A2 (en) * 2004-03-08 2005-09-22 Interactic Holdings, Llc Highly parallel switching systems utilizing error correction ii
US20060171386A1 (en) * 2004-09-01 2006-08-03 Interactic Holdings, Llc Means and apparatus for a scaleable congestion free switching system with intelligent control III

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Publication number Publication date
CA2544319A1 (en) 2005-05-12
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US20050105515A1 (en) 2005-05-19
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