JP3682081B2 - データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法 - Google Patents

データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法 Download PDF

Info

Publication number
JP3682081B2
JP3682081B2 JP01213395A JP1213395A JP3682081B2 JP 3682081 B2 JP3682081 B2 JP 3682081B2 JP 01213395 A JP01213395 A JP 01213395A JP 1213395 A JP1213395 A JP 1213395A JP 3682081 B2 JP3682081 B2 JP 3682081B2
Authority
JP
Japan
Prior art keywords
frame
data
receiving
address
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP01213395A
Other languages
English (en)
Other versions
JPH07273796A (ja
Inventor
アレン・ソー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH07273796A publication Critical patent/JPH07273796A/ja
Application granted granted Critical
Publication of JP3682081B2 publication Critical patent/JP3682081B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/30Peripheral units, e.g. input or output ports
    • H04L49/3081ATM peripheral units, e.g. policing, insertion or extraction
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/30Peripheral units, e.g. input or output ports
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/30Peripheral units, e.g. input or output ports
    • H04L49/3009Header conversion, routing tables or routing tags
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/50Overload detection or protection within a single switching element
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/55Prevention, detection or correction of errors
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0478Provisions for broadband connections
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00Packet switching elements
    • H04L49/20Support for services

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Description

【0001】
【技術分野】
この発明は概してデータパケットスイッチングに関し、特に、フレームリレーおよびセルリレーネットワークのためのモジュラスイッチングアーキテクチャに関する。
【0002】
【背景技術】
高速パケットネットワークの基本概念は、インテリジェントエンドユーザシステム、信頼性のあるディジタル伝送設備、および高速通信システムに見受けられる。高速通信を必要とするコンピュータアプリケーションの成長と、インテリジェントPCおよびワークステーションの普及と、エラーフリーの高速伝送路がますます利用可能になったこととが結合して、新形態の広域ネットワークスイッチングの必要を生み出した。この新しいスイッチング技術は、仮想回線ベースでの高速、低遅延、ポート共有および帯域幅共有を必要とする。TDM回線スイッチングは最初の2つの特徴を提供し、X.25パケットスイッチングは、後の2つの特徴を提供する。高速パケット技術は、新形態の「パケットモード」スイッチングとして発達し、4つの特徴すべてを提供し、この4つの特徴はともに、高速パケットネットワークを、LAN−WANインタネットワーキングにおいて見受けられるバースト的トラヒックソースに対する理想的な解決とする。
【0003】
高速パケット技術は、ユーザに対し、性能(応答時間)を向上させる能力および数多くの重要な形式のネットワークアプリケーションに対して伝送コストを大きく低減する能力を与える。効果的であるためには、高速パケットネットワークが以下の3つの条件を満たすことが必要である。
【0004】
(1) 末端装置はインテリジェント上位層プロトコルを実行していなければならない。
【0005】
(2) 伝送路は実質的にエラーフリーでなければならない。
(3) アプリケーションは様々な遅延を許容しなければならない。
【0006】
X.25パケットスイッチングおよびTDM回線スイッチングといったその他の広域ネットワークスイッチング技術は、回線の品質が良くない場合、ネットワークそのものがエラーフリーの配信を保証せねばならないとき、またはトラヒック(たとえばビデオまたは音声)が遅延を許容しないときには、なおも重要性を持つであろう。
【0007】
高速パケットネットワークは、統計的多重化およびポート共有の特徴を用いる「パケットモード」サービスを提供する。しかしながら、X.25とは異なり、高速パケットネットワークは第3層ですべての処理を完全に排除する。さらに、高速パケットネットワークは、有効なエラーフリーフレームに対する検査を含むがエラーが発見されたとき再送信を要求しない、第2層の一部分、いわゆる「コアアスペクト」しか利用しない。したがって、一連番号、ウィンドウローテーション、肯定応答および監視パケットといったプロトコル機能は、高速パケットネットワーク内では実施されない。高速パケットネットワークからこれほども多くの機能を取除いた結果、スループット(すなわち、所与のハードウェアコストに対し1秒間に処理できるフレームの数)が大幅に増加する。なぜなら、各パケットに必要な処理がはるかに少なくなるからである。同じ理由で、高速パケットネットワークにおける遅延は、X.25における遅延よりも小さいが、処理を全く行なわないTDMネットワークよりは大きいままである。
【0008】
高速パケットネットワークからそれほども多くの機能を排除することを可能にするためには、末端装置は、エラーフリーのエンドツーエンドデータ送信の保証の責任を負わねばならない。実際は、ますます多くの末端装置、特にLANに接続される装置が、その機能を果たすインテリジェンスおよび処理能力を有している。
【0009】
フレームリレーおよびセルリレーは、高速パケット技術の2つの部分をなしている。フレームリレーは、わずか数文字から1000を優に超える文字にわたる可変長を有するフレーミング構造を用いる。この特徴は、X.25と共有のものだが、可変長フレームサイズを必要とするその他のLANおよび同期データトラヒックのソースにおいて、フレームリレーを十分に動作させる上で非常に重要である。このことは、トラヒックが遭遇する遅延(常にX.25よりは小さい)は、送られるフレームのサイズによって変化することを意味する。トラヒックの中には、遅延、特に可変の遅延を許容しないものもある。音声がその1つの例であり、ビデオがもう1つの例である。この理由のため、フレームリレーは、このような遅延に影響されやすいトラヒックを搬送するには十分には適していない。他方、フレームリレーは、LAN間のトラヒックといったバースト的なデータソースの要求には非常によく整合する。
【0010】
X.25パケットと比較すると、フレームリレーは、フレームの最初にヘッダを付け加えることにより、フレーム構造を少し変えている。フレームリレーヘッダは、特定の宛先に対応するフレームリレー仮想回線番号である、データリンク接続識別子(DLCI)を含む。LAN−WANインタネットワーキングの場合には、DLCIは宛先LANが接続されているポートを表示する。DLCIは、フレームリレーネットワークノードに入来するデータが、ネットワーク内で送られるのを、以下の3つのステップ処理を用いて可能にする。
【0011】
1.フレームチェックシーケンス(FCS)を用いてフレームの整合性を検査し、エラーを示していれば、そのフレームを廃棄する。
【0012】
2.テーブル内でDLCIをルックアップし、DLCIがこのリンクのために規定されていなければそのフレームを廃棄する。
【0013】
3.フレームをテーブルで特定されたポートまたはトランクに送ることにより、その宛先にリレーする。
【0014】
フレームリレーデータが廃棄される2つの主な理由は、フレーム内のエラーの検出およびふくそう(ネットワークがオーバロード状態)の発生である。フレームの廃棄は、PC、ワークステーションおよびホストといった末端装置におけるインテリジェンスのため、通信の整合性を妨げるものではない。これらのインテリジェント装置は、ネットワーク内のデータの損失を検出し、回復することができる複数レベルプロトコルで動作している。末端装置における上層プロトコルは、送受信される様々なフレームの一連番号の追跡を続ける。肯定応答が送られ、送信側末端に、どのフレーム番号がうまく受取られたかを知らせる。もし一連番号が欠けている場合、受信側末端は、再送信を要求する。このような態様で、末端装置は、すべてのフレームが最終的にはエラーなしに受信されることを保証する。
【0015】
図1は、フレームリレーハイレベルデータリンクコントロール(HDLC)フォーマットのフィールド図であり、フレームを区切るために用いられるフラグ領域を含み、その後にはフレームリレーのアドレス指定メカニズムを示すDLCI領域が続く。DLCIは、フレームリレーフレームの第2のオクテットの6つの最上位ビットと、第3のオクテットの4つの最上位ビットとから構成されている。第2のオクテットのDLCIビットの後には指令/応答(C/R)表示ビットが続く。拡張アドレス(EA)ビットの値に従い、さらなるビットを使って、DLCIを10ビットを超えて拡張し完全なDLCIを構成してもよい。図1に示されている2オクテットのDLCIは1024のアドレスをカバーしている。フレームリレーの現在の実現においては、米国規格協会(ANSI)仕様により、DLCIの値の割当には幾つかの制限が設けられている。DLCI0は、インチャネルコールコントロールシグナルのために予約されている。DLCI1から15までおよび1008から1022までは、将来に使用するために予約されており、DLCI1023はローカル管理インタフェース(LMI)通信のために予約されている。したがってユーザのデータが使用できるのは、16から1007までの992のDLCIである。DLCI16−991は論理接続に割当てられ、DLCI992−1007は、第2層の管理に用いられる。
【0016】
DLCI領域の後には、順方向明示ふくそう通知(FECN)および逆方向明示ふくそう通知(BECN)ビットが続く。FECNビットは、ふくそう回避手続がフレームの方向(ソース→ネットワーク→末端)に進められねばならないことを示している。このビットは、受信側末端が、宛先制御された送信機の速度を調節するために使われてもよい。末端は、応答/肯定応答につながるメッセージの伝送速度を下げねばならない。
【0017】
BECNビットは、ふくそう回避手続がフレームの逆方向(末端→ネットワーク→ソース)に進められねばならないことを示している。このビットは、受信側末端が、ソース制御された送信機の速度を調節するために使われてもよい。ソースは、ネットワークへのすべての伝送速度を下げねばならない。
【0018】
廃棄適格(DE)ビットは、ネットワークのふくそう状態におけるフレームの廃棄に対する、フレームの適合性を示すために用いられる。適合を示されたフレームは、ふくそうの間、その他のフレームよりも優先して廃棄されねばならない。
【0019】
可変長の情報フィールドは、フレームリレーでは解釈されないユーザコントロールデータおよび情報を運ぶ。
【0020】
情報フィールドに続く2つのオクテットのフレームチェックシーケンス(FCS)フィールドは、フレームが送信の間壊されていないことを確かめるために用いられる。FCSは、巡回冗長検査(CRC)多項式を、フレームのアドレスフィールドの第1ビットからフレームの情報フィールドの最終ビットまで適用した結果である。FCSはソース装置によって計算され、宛先装置によって再計算される。もしこの2つのFCSが整合しなければ、フレームは廃棄される。FCSの後にはクローズフラグが続く。
【0021】
セルリレーは、高速パケット技術のもう1つの部門をなしている。フレームリレーと同様、セルリレーは、インテリジェント末端システム、信頼性のあるディジタル伝送設備、および高帯域幅の容量を必要とする。フレームリレーとセルリレーの主要な違いは、転送される情報の単位である。フレームリレーは、様々な長さの「フレーム」の情報を転送するのに対し、セルリレーは、固定された長さの「セル」の情報を転送する。
【0022】
フレームリレープロトコルは、表1で記載された規格で規定されている。セルリレーは、ATMおよび802.6 DQDB規格で規定されている。
【0023】
【表1】
Figure 0003682081
【0024】
現在、フレームリレーおよびセルリレープロトコルはソフトウェアにおいて実施されている。これはプロセッサの能力によりシステムのスループットを制限する。しかしながら、フレームまたはセルリレーシステムを特定のアプリケーションに制限することなく、ハードウェアにおけるフレームリレーおよびセルリレーを実現することが望ましい。フレームリレーおよびセルリレー規格はデータ伝送速度を特定しないので、ハードウェア解決は、ユーザ端末速度から光ファイバネットワーク速度(2.4Gbpsまで)までフレームリレーおよびセルリレーの要求を扱うために、事実上いかなる通信環境においても利用され得る。
【0025】
【発明の開示】
この発明の1つの利点は、ハードウェアにおけるフレームリレーおよびセルリレーを実現するシステムを提供することである。
【0026】
この発明の他の利点は、広範囲のデータ伝送速度でフレームまたはセルリレーの要求を扱うことができるフレームまたはセルリレーネットワークを提供することである。
【0027】
この発明のさらに他の利点は、モジュラフレームまたはセルリレースイッチングアーキテクチャを提供し、少数の交換可能なモジュールで広範囲のネットワーキング解決を与えることである。
【0028】
この発明の上記および他の利点は、少なくとも、部分的には、複数の送信および受信データ端末間での情報の転送のための通信システムを提供することにより達成される。このシステムは、送信データ端末に応答して、アドレスおよび検査フィールドを有するデータパケットを形成する、受信インタフェース手段で構成される。変換メモリ手段は、プリセットアドレスおよびコントロール情報を記憶し、この情報は、受信データ管理手段がデータパケットを処理するのに用いられる。バッファ手段が、受信データ管理手段に応答して、受信データ管理手段により書込まれたデータパケットを記憶する。送信データ管理手段は、受信データ管理手段に応答して、バッファ手段からのデータパケットを読取る。送信インタフェース手段は、送信データ管理手段に応答して、データパケットを、受信データ端末に送信されるデータに変換する。
【0029】
この発明の好ましい実施例に従えば、バッファマネージャは、受信データ管理手段に応答して、受信データ管理手段により書込みされたデータパケットに対し、バッファ手段のバッファセルを割当て、対応するデータが受信データ端末に送信されたとき、送信データ管理手段からの解放信号に応答して、割当てられたバッファセルを解放する。受信データ管理手段の受信データマネージャは、優先順位に従ってバッファマネージャにアクセスする。バッファマネージャは、受信データ管理手段が利用できるバッファセルのリストを保守する。別々の書込調停および読取調停手段は、受信および送信データ管理手段に、それぞれ、バッファセルへのアクセスを与えてもよい。送信データ管理手段は、スイッチング手段を通して前記バッファセルにアクセスしてもよい。
【0030】
この発明の1つの局面に従えば、コントロールおよび保守処理手段は、受信データ管理手段に応答して、変換メモリ手段におけるアドレスおよびコントロール情報を更新し、受信および送信インタフェース手段に、実時間でコントロールおよび保守情報を与える。また、コントロールおよび保守処理手段は、受信インタフェース手段に、データパケットのアドレスフィールドを与えてもよい。受信データ管理手段は、変換メモリ手段からの更新可能なアドレスおよびコントロール情報に従って、データフレームのアドレスフィールドを変換してもよい。
【0031】
データパケットは、可変長のデータフレームまたは固定長のデータセルを含む。
【0032】
好ましくは、受信および送信インタフェース手段は、端末装置の特定の形式に対応する交換可能なモジュールを含む。この発明の別の局面に従えば、複数の送信側および受信側末端間でデータを転送するためのフレームリレーネットワークは、
送信側末端に結合され、アドレスフィールドおよびフレーム検査フィールドを有するデータフレームを形成するための、複数の受信回線インタフェース装置と、
受信回線インタフェース装置に結合され、アドレスフィールドを処理し、フレーム検査フィールドを検査し、エラーのあるフレーム検査フィールドを有するデータフレームを廃棄するための、複数の受信フレーム管理回路と、
受信フレーム管理回路に結合され、受信フレーム管理回路にアドレスおよびコントロール情報を与え、アドレスフィールドを処理するための、複数の変換メモリと、
受信フレーム管理回路に結合され、複数のバッファメモリを有し、受信フレーム管理回路により転送されたデータフレームを記憶するための、フレームバッファ記憶と、
フレームバッファ記憶に結合され、データフレームを読取るための、複数の送信フレーム管理回路と、
送信フレーム管理回路に結合され、データフレームを受信側末端に転送するための、複数の送信回線インタフェース装置と、
受信および送信回線インタフェース装置にコントロールおよび保守情報を提供するため、および変換メモリ内のアドレスおよびコントロール情報を実時間で更新するための、コントロールおよび保守処理回路とを含む。
【0033】
好ましい実施例において、フレームバッファ管理回路は、受信フレーム管理回路に応答して、バッファメモリを受信フレーム管理回路に割当て、送信フレーム管理回路に応答して、割当てられたバッファメモリを解放する。優先順位調停回路は、フレームバッファメモリの割当ておよび解放を行なうために、受信および送信フレーム管理回路に、フレームバッファ記憶へのアクセスを与える。フレームバッファメモリを解放するためのアクセスは、フレームバッファメモリを割当るためのアクセスよりも優先順位が上である。または、割当および解放の動作が、同等の優先順位を有してもよい。
【0034】
好ましくは、受信フレーム管理回路は、フレームバッファ記憶が飽和に近づいたとき、廃棄適格フィールドがセットされたデータフレームを廃棄する。送信フレーム管理回路は、廃棄されたデータフレームのアドレスに対応する受信側末端に、ふくそう手続を開始するよう通知する。
【0035】
好ましい実施例において、別々の書込調停回路および読取調停回路が、受信フレーム管理回路および送信フレーム管理回路に、それぞれ、フレームバッファ記憶へのアクセスを与える。または、フレームバッファ記憶が、スイッチング回路を通してフレームバッファメモリに結合された送信フレーム管理回路の各々に対し、フレームバッファメモリを有してもよい。送信フレーム管理回路は、受信フレーム管理回路からの指令に応答して、フレームバッファ記憶からのデータフレームを読取る。
【0036】
この発明の方法に従えば、
受信インタフェース回路により、送信データ端末により送られたデータに応答して、アドレスフィールドおよび検査フィールドを有するデータパケットを形成するステップと、
受信データ管理回路により、プリセット情報に応答して、アドレスフィールドを処理するステップと、
受信データ管理回路により、検査フィールドを検査し、エラーのある検査フィールドを有するデータパケットを廃棄するステップと、
処理されたアドレスフィールドを有するデータパケットをバッファ記憶に書込むステップと、
送信データ管理回路により、受信データ管理回路からの指令に応答して、バッファ記憶からのデータパケットを読取るステップと、
送信インタフェース回路により、読取られたデータパケットに応答して、そのデータを受信データ端末に送信するステップとが、実行される。
【0037】
この方法は、好ましくは、フレームリレーまたはセルリレー環境において実施される。
【0038】
この発明のさらに他の局面に従えば、アドレスフィールドを有する、必要とされるフォーマットのデータパケットが、コントロール処理回路から実時間で転送された第1のコントロール信号に応答して形成される。データパケットのアドレスフィールドが、変換メモリ内に記憶された、予め定められたアドレスフィールドに従って変換される。データパケットはバッファメモリ内にバッファされ、読取られ、変換されたアドレスフィールドに従って受信側端末に送られるデータを形成する。変換メモリ内の予め定められたアドレスフィールドは、コントロール処理回路から実時間で転送された第2のコントロール信号に応答して、更新される。
【0039】
この発明のさらに他の利点は、以下の詳述より当業者には容易に明らかとなるであろう。その詳述において、ただこの発明の実行を意図する最良の態様の例示のために、この発明の好ましい実施例のみが示されている。理解されるであろうが、この発明のその他およびまた別の実施が可能であり、その幾つかの詳細は、様々な明らかな点における変更を、すべてこの発明を逸れることなく行なうことが可能である。したがって、図面や詳述は本質的に例示とみなされるべきであり、制限を行なうものではない。
【0040】
【発明の最良の実施態様】
この発明は、データパケット操作の分野に一般的に適用できるが、この発明を実施するための最良の態様は、パケットスイッチングネットワークを介して転送されるデータパケットが図1に示されるフレームリレーHDLCフォーマットを有するという認識に、一部基づくものである。したがって、この発明の開示は、フレームリレーの分野において行なわれるが、この発明はそれに限定されたものでないことが理解されるべきである。
【0041】
図2を参照して、フレームリレーネットワークにおいて、回線インタフェース装置(LID)LID0 −LIDN が、入力/出力(I/O)通信線を通して、末端装置に結合されている。この開示をさらに明確にするために、図2では、LIDの受信部および送信部を、それぞれが、入力通信回線42−0から42−Nおよび出力通信回線52−0から52−Nに結合された、別々のブロック40−0から40−Nおよび50−0から50−Nとして示している。しかしながら、LID40および50は、I/O通信バスとともに双方向回線インタフェースを設けられた一体の装置として実現されるであろうことが理解される。LIDは、受信側では入力回線上の情報をクロック信号CLKおよび図1で示されたフォーマットを有するHDLCフレームデータに物理変換することにより、このネットワークと、たとえば、同期の端末、非同期の端末またはT1回線といった特定のデータ端末との間のインタフェースの役割を果たす。送信側では、HDLCフレームデータおよびクロック信号CLKは、末端装置に適したデータに変換される。変換の形式は、インタフェースされる回線によって定まる。変換の形式は、回線ジッタ、転送遅延などを補償するための何らかのバッファ能力を含んでもよい。非同期のデータ端末の場合、非同期からHDLCへの変換を行なわなければならない。同期データ端末は、HDLC変換のためにタイムスロットを必要とするかもしれない。セルリレースイッチングをサポートするために、LIDは、回線インタフェースの機能に加え、セルの組立および分解を実施する。
【0042】
したがって、特定の末端装置をサポートするために、特定の形式のLIDが必要とされる。LIDの出力は一様のHDLCフレームデータおよびクロックを提供するので、特定の回線インタフェース要求に対し適切なLIDを設置することにより、汎用モジュラスイッチを設けてもよい。このことにより、LIDデータ伝送速度にかかわらず、各LIDに対して同じネットワークハードウェアを繰返すことにより、システムのコストが低減する。様々な特定のLIDの構造は、「高速パケットネットワークのための回線インタフェース装置 (Line Interface Device for Fast-Packet Network)」と題された本発明者の、同時係属中の出願に述べられており、ここに引用により援用する。
【0043】
スイッチングネットワークを通して転送されるデータフレームは、対応するフレームリレーパケット管理装置(FRYPAM)を通してLIDに結合されたフレームバッファRAM46内でバッファされる。受信FRYPAM部44−0から44−Nは、受信LID部40−0から40−Nから転送されたフレームキューの管理をそれぞれに与える。送信FRYPAM部54−0から54−Nは、フレームバッファRAM46から読取られたフレームを、送信LID部50−0から50−Nに、それぞれ転送する。
【0044】
上に示されたように、受信LIDから受信FRYPAMへの入力は、HDLCフレームデータおよびクロックCLKを含む。FRYPAMは、巡回冗長符号(CRC)を含む可能性のあるフレームのFCSフィールドを検査する。フレームは、もしCRCにエラーがあれば、廃棄される。さらに、FRYPAMは、受信されたフレームの10ビットのDLCIフィールドを得て、この値を、各受信FRYPAMに接続された変換(XLAT)RAM48へのアドレスとして利用する。
【0045】
FRYPAM44−0から44−Nにそれぞれ結合された各変換RAM48−0から48−Nは、図3に示されるルックアップテーブルを含む。この発明に従えば、ルックアップテーブルは、宛先アドレスのリスト、接続アクティブビット、ポート選択フィールドおよびコントロールフィールドを含む。フレームがFRYPAMにより受信されると、得られたDLCIアドレスフィールドはテーブル内の新規の宛先アドレスにインデックスを与える。新規の宛先アドレスは、変換RAMから読取られ、受信されたフレームのアドレスと置き換えられる。同じインデックスが、宛先ポートを選択し、受信されたフレームで行なわれる追加の機能を決定するために用いられる。接続アクティブビットが、DLCIがアクティブでないことを示すと、そのフレームは廃棄される。
【0046】
フレームがリレーされるべきなら、そのDLCIは新規の宛先アドレスと置き換えられ、受信FRYPAMは、書込コントロール信号WR CNTLおよびアドレス指定信号ADDRを発生し、フレームバッファRAMのロケーション内に残留するフレームデータとともに新規アドレスを書込む。フレームバッファRAM内に完全なフレームが記憶されると、受信FRYPAMは、すべての送信および受信FRYPAMを接続する内部FRYPAM通信リンク56内を介して、宛先送信FRYPAMにパケット利用可能メッセージを送る。宛先FRYPAMの識別番号は、変換RAM内のルックアップテーブルから読取られる。パケット利用可能メッセージは、フレームバッファRAM内のフレームのアドレスおよびフレームの長さを示すバイト数を含む。送信FRYPAMは、送信が必要なすべてのフレームに対して送信キューを保守する。送信FRYPAMは、読取コントロール信号RD CNTLおよびアドレス指定信号ADDRを発生し、フレームバッファRAM46からフレームを読取り、それを、クロック信号CLKとともにHDLCフォーマット(HDLCデータ)内の対応する送信LID50に送る。送信LIDは、FRYPAMからのHDLCデータを、特定の回線インタフェースに適応したフォーマットに変換する。この情報は、それから、通信回線52を通して受信末端装置またはデータ端末へ転送される。LIDと同様、FRYPAMの受信および送信部は、一体の装置で実現されてもよい。フレーム処理手段は、受信および送信FRYPAMにより実施され、その構造は、同時に出願され、ここに引用により援用する、「高速パケットネットワークのためのパケット管理装置 (Packet Management Device for Fast-Packet Network) 」と題された同時係属中の出願の中で、さらに詳細に述べられている。
【0047】
もし変換RAM内のルックアップテーブルが、受信されたフレームがコントロールまたは保守情報を有することを示せば、送信FRYPAMは、スイッチングネットワーク内のコントロールおよび保守動作を処理する、コントロールおよび保守プロセッサ60に、このフレームを送る。プロセッサ60はこのコントロールおよび保守フレームを用いて、仮想接続が変更されたとき、変換RAMの内容を実時間で更新する。プロセッサは、コール処理機能を果たし、スイッチされたサービスをサポートし、たとえばループバック、エラーカウントといったネットワーク内の保守動作に応答するかまたはその動作を開始することもできる。さらに、コントロールおよび保守プロセッサ60は、すべてのLIDを互いに接続するとともにプロセッサ60にも接続する内部LIDリンク58を介して、DLCIおよび回線インタフェースパラメータをLIDに送る。このコントロールおよび保守プロセッサの構造および動作は、後により詳細に述べられる。
【0048】
上に示されたように、受信FRYPAMは、受信されたフレームをフレームバッファRAM46に書込む。複数のFRYPAMが、複数のフレームバッファを有する共通のフレームバッファRAMに書込みをするのとともに、RAMの利用可能なフレームバッファの動的リストを保守するフレームバッファマネージャ62は、受信FRYPAM動作に対しフレームバッファの割当を与える。FRYPAMとフレームバッファマネージャとの間の通信は、すべてのFRYPAMを互いに接続するとともにフレームバッファマネージャ62にも接続するフレームバッファ割当リンク64を通して発生する。このリンクを通して、送信FRYPAMは、データが回線に送信されたとき、フレームバッファマネージャによる割当てられたバッファの解放を引き起こす割当解除信号を送る。フレームバッファは、すべての受信FRYPAMに対し、絶え間なくバッファを保守しようとする。もし利用可能なバッファがなければ、受信されたフレームは廃棄される。すべてのフレームは、フレームバッファRAM内で、同じ大きさのスペースを割当てられている。このスペースは、ネットワークにおいて利用可能な最大のフレーム(典型的には4Kバイト)をバッファするのに十分な大きさであり得る。後にさらに詳細に示されるように、この割当はハードウェアにより実施されてもよい。
【0049】
各フレームに対するバッファの割当の大きさは固定されているので、セルリレースイッチングをサポートするために、フレームバッファRAM内で56バイトのフレームを割当てることは可能である。この場合、LIDは、回線インタフェースの機能に加えて、セルの組立および分解を実施し得る。さらに、LIDは、セルヘッダからアドレス指定情報を得て、このデータを固定された長さのフレームのHDLCフォーマットに変換できる。結果として、FRYPAM動作は、フレームリレースイッチングの場合と同じ方法で実施される。
図4を参照して、フレームバッファマネージャ62は、フレームバッファRAM46内でアクティブフレームバッファのリストを保守するフレームマネージャRAM82を含む。マネージャRAM82内の1ビットが、フレームバッファRAM46内の1つのフレームバッファに対応する。マネージャRAMビットのアドレスは、フレームバッファRAMに線形になるように配置される。マネージャRAM内の第1ビット(アドレス0)は、フレームバッファRAM内の第1のフレームバッファに対するフリー/空状態を保持する。第2ビット(アドレス1)は、第2のフレームバッファの状態を含む。nのビットに対し、ビットアドレスn−1は、フレームバッファnの状態を含む。フレームマネージャRAM内のビットの総数は、フレームごとに割当てられるバイトの数によって除算されたフレームバッファRAM内のバイトの総数に等しい。
【0050】
電源投入またはリセット条件の後、フレームマネージャRAMの内容はクリアされ得る。クリアされたビット(0)はフレームバッファがフリーであることを意味し、ビット「1」はバッファが使用中であることを示すとする。割当状態マシン84および割当解除状態マシン86は、フレームマネージャRAM82を操作するために用いられる。割当状態マシンは、フリーのバッファ(値0)を求めてマネージャRAMをスキャンし、フリーのバッファのアドレスをFIFOメモリ88に記憶する。フリーのバッファが発見されれば、割当状態マシン84は、フレームマネージャRAM82内の対応するビットを、マルチプレクサ90を通してアクセス可能なWR入力を介してセットする。したがって、ビットが0であることが発見されれば、それは1にセットされる。FIFO88が満杯のとき、状態マシンは、最後に記憶されたRAMアドレスに1を増分したアドレスで停止し、FIFOが利用可能な場所を有するときに、次のロケーションから動作を続ける。RAM全体がスキャンされたとき(nビットが読取られたとき)、状態マシンは、アドレス0で再始動する。
【0051】
もし、nビットのスキャンの間ずっと、値0が発見されなければ、フレームバッファRAMは満杯であると決定される。もしこの状態が、FIFOが空になるまで続けば、バッファのスペースに対するいかなる追加の要求も拒否される。この状態は、n以上(「≧n」)のフレームバッファアドレスを発行することにより達成され得る。この境界外のアドレス、または予め定められたいかなる特別のアドレスも、利用可能なバッファスペースがないことをFRYPAMに通知するために用いられ得る。マネージャRAMをスキャンする間、割当てられたフレームの数がカウントされる。このカウントは、経時的にバッファの利用率を決定するために、およびフレームバッファRAMが飽和に達する前にふくそうを検出するために有用である。スキャンの間に発見されるビジーバッファの数に対応するカウント数は、コントロールおよび保守プロセッサ60によりアクセス可能なビジーカウントレジスタ92にラッチされる。
【0052】
FIFO88が満杯であるときまたはフリーのバッファがないとき、割当解除状態マシン86は、送信FRYPAMにより解放されたフレームバッファに対応するフレームマネージャRAMビットをクリアする。割当解除状態マシンは、送信FRYPAMにより形成された割当解除キューを記憶する割当解除キューレジスタ94をモニタする。割当解除状態マシンは、値0を、割当解除キューに示された解放されたフレームバッファに対応するフレームマネージャRAMアドレスに書込む。アドレスマルチプレクサ96は、フレームマネージャRAM82に、割当および割当解除状態マシンにより発生されたアドレス指定信号を与える。
【0053】
フレームバッファへのアクセスを遅延させずにまたは割当解除キューをオーバフローさせずにすべてのFRYPAMからの要求を処理するにあたって、割当および割当解除状態マシンの動作速度は十分に速く、かつFIFOおよび割当解除キューレジスタの容量は十分に大きい。フレームマネージャRAMは、両方の状態マシンからの同時のアクセスを可能にするデュアルポートRAMとして実現され得る。現在のFIFOの深さおよび割当解除キューの深さといった条件に基づき、各状態マシンからのアクセスを規制するための調停方式を実現してもよい。その代わりとして、ラウンドロビン等アクセス方式が実現されてもよい。
【0054】
上記のように、FRYPAMとフレームバッファマネージャとの間の通信は、FRYPAMとフレームバッファマネージャとの間の相互作用をコントロールするバスコントロール状態マシン98に結合された、フレームバッファ割当リンク64を通して行なわれる。バスコントロール状態マシン98は、たとえば図5に示される優先順位調停並列回路とともに実現され得る、フレームバッファ割当リンクの内部FRYPAMバス100に結合される。受信および送信FRYPAM0ないしNは、プルアップ抵抗器を介して論理1に終端される複数回線バス100と並列して結合される。最上位ビットに対応するバス回線割当解除/割当が、割当または割当解除機能を選択するために用いられる。肯定応答線ACKが、データ転送を実施し、バスがビジーであることを示すために用いられる。FRYPAMのアドレス出力MSBからLSBに結合された残りの線は、FRYPAMがそのアドレスを表示することを可能にする。実際のFRYPAMのアドレスは、オープンコレクタ型ドライバを介してバスで相補され駆動される。
【0055】
駆動FRYPAMは、バスをモニタし、バスに与えられたアドレスが正しいことを確かめようとする。もし正しいのなら、駆動FRYPAMは、フレームバッファマネージャが線ACKを通して肯定応答を送るまで、バスの駆動を続ける。割当動作に対し、要求FRYPAMは、肯定応答信号がアクティブになったとき、そのアドレスを解放し、フレームバッファマネージャは、FIFO88から読取ったフレームバッファアドレスでバスを駆動する。肯定応答信号は次に不活性となり、バスは解放される。FRYPAMは、肯定応答信号の後縁上でフレームバッファアドレスを受取る。割当解除を与えるため、要求FRYPAMは、肯定応答信号がアクティブである間、バス上のフレームバッファアドレスを駆動する。フレームバッファマネージャは、割当解除キューレジスタ94にアドレスを記憶し、肯定応答信号を解放する。
【0056】
アドレスフィールドがすべてハイでないかまたは肯定応答信号がアクティブであるときに、バスにアクセスするFRYPAMはない。複数のFRYPAMが同時にそれらのアドレスをバスに与えるときにアクセスを与えるために、調停メカニズムは、ただ1つのFRYPAMのアドレスが、その他のアドレスがバックオフする一方で、バスに残ることを許容する。このことは、各FRYPAMにそのアドレスを、最上位から最下位ビットに至るバス上のアドレスに比較させることにより行なわれる。この比較の間、バスビットが駆動ビットに等しくなければ、駆動FRYPAMは、バスからの要求を解放する。複数のFRYPAMが同時にバスにアクセスしようとしたとき、より上位のアドレス指定されたFRYPAMが、常に、より下位にアドレス指定されたFRYPAMを無効にするため、このメカニズムは優先順位調停を与える。
【0057】
フレームバッファが飽和するのを防ぐため、割当解除動作は、割当動作よりも高い優先順位を有してもよい。その代わりに、割当および割当解除が同等の優先順位を有していてもよい。
【0058】
開示された例において、バスアドレス調停およびデータ転送は、非同期に実施される。その代わりとして、バス上に与えられた交互に発生するクロックのエッジ上の調停およびデータ転送フェイズを与えるために、同期方式が実現されてもよい。たとえば、アドレス調停はクロックがハイであるときに起こり、データ転送は、クロックがローであるときに実施されてもよい。クロックの立下がりエッジで、FRYPAMはどちらが調停において優先権を得たかを決定し得る。それに従って、優先権を勝ち取ったFRYPAMは、割当解除動作のためにバスを駆動する。割当のために、フレームバッファマネージャは、クロックの立下がりエッジでバスを駆動し得る。データは、クロックの立上がりエッジでラッチされ得る。その次に、バスは解放される。したがって、調停メカニズムは、バスの競合を最小にして高速の割当および割当解除動作を与えるために、多数の方法で実現されることが理解される。
【0059】
上に述べたように、バスコントロール状態マシン98(図4)は、内部FRYPAMバス100を介したFRYPAMおよびフレームバッファマネージャ間でのアクセスをコントロールするために用いられる。バスコントロール状態マシンの動作は以下のとおりである。バスがアイドルであれば、状態マシン98は状態0をセットする。もし割当動作が要求されれば、状態1がセットされる。もしその他の条件が発生すれば、状態2がセットされる。
【0060】
状態1(割当の要求)の場合、アドレス調停が解決されると、状態マシンは線ACKの肯定応答信号をアクティブにする。FIFO88が空でなければ、状態マシンはFIFOを読取り、FIFOからの対応するアドレスをマルチプレクサ102およびバスドライバ104を通してバスにドライブする。FIFOが空であれば、以前に述べられたフレームバッファアドレス「≧n」をバスに駆動することにより、バッファスペースへの要求は拒絶される。このアドレスは、マルチプレクサ102の追加の入力「n」を通して与えられる。その次に、状態マシンはバスが解決するのを待ち、肯定応答信号を解放し、状態0にセットする。
【0061】
状態2(割当解除の要求)の場合、状態マシン98は、アドレス調停が解決するのを待ち、線ACKの肯定応答信号をアクティブにする。送信FRYPAMからの応答により受取られたアドレスは、割当解除キューレジスタ94に記憶される。その次に、肯定応答信号は解放され、次の要求を待つために状態0がセットされる。
【0062】
図6を参照して、この図面は、システム内のフレームバッファマネージャ、フレームバッファRAMおよびすべてのFRYPAMとLIDとにアクセスを有するコントロールおよび保守プロセッサ60の例示の図面である。プロセッサは、一時データ記憶のためのRAM122と、プログラム記憶のためのROM124とに結合されたCPU120を含む。多数の16または32ビットのCISCおよびRISCプロセッサをCPU120として使用し、すべてのFRYPAMからのすべてのコントロールおよび保守フレームを処理し、変換RAMの内容を実時間で更新することができる。ROM124は通常プログラムコードを記憶するために用いられるが、プログラムは、ハードディスクまたはフラッシュPROMといったまたさらなる記憶126からRAM122にローディングされ得る。さらに、ROM領域は、フラッシュPROM、バッテリによりバックアップされたSRAMまたはその他の不揮発性メモリを含む。
【0063】
FRYPAM128およびHDLCコントローラ130が、フレームバッファRAMにアクセスするために用いられる。このハードウェアの組合せが、CPUにフレームバッファRAMへの直接フレームアクセスを与える。フレームバッファアクセスおよびバッファリングのみを処理する、変形されたFRYPAMが、FRYPAM128として用いられ得る。その代わりに、FRYPAM44および54に類似した基本FRYPAMが、特定の装置を開発するコストを削除するために用いられ得る。どのように実現するにせよ、CPUは、HDLCコントローラ受信機へのFRYPAM送信動作から、フレームをそのRAMに読込む。FRYPAMは、フレームがHDLCコントローラに送られたとき、フレームバッファ割当解除を処理する。CPUは、HDLCデータをHDLCコントローラ130を通してFRYPAMに送信することにより、送信のためにフレームをキューに入れる。FRYPAM128に結合され、図3に示される変換ルックアップテーブルを記憶する変換RAM132は、CPUにより送信されたフレームのDLCIフィールドを宛先DLCIに変換するために用いられ得る。更新されたフレームは、バッファ割当動作が実施された後にフレームバッファRAMに記憶される。送信キュー情報は、宛先FRYPAMに送られる。フレームバッファアクセス業務はFRYPAM128により実施される。
【0064】
変換(XLAT)RAMアクセス回路134は、CPUにシステム内のすべてのXLAT RAMへのアクセスを与える。これは、すべてのXLAT RAMを互いにおよびXLAT RAM132に接続する並列バスにより達成され得る。バストランシーバが、バス上のデータ転送を実施するために与えられてもよい。CPUデータに加え、アクセス回路134は、アクセスされるFRYPAMの識別番号と、対応するXLAT RAMの必要とされるアドレスとを受取り、CPUに、すべてのXLAT RAMにおける各ロケーションへのまたはロケーションからのデータの読取および書込の能力を与える。調停メカニズムが与えられ、対応するXLAT RAMに結合されたFRYPAMがXLAT RAMデータを読取るときに、CPUが、XLAT RAMにアクセスするのを防止する。たとえば、FRYPAMがそのXLAT RAMにアクセスしていないことを示すXLAT RAMからのレディ信号が、CPUアクセスをイネーブルするために用いられてもよい。もしレディ信号がアクティブでなければ、CPUはFRYPAMアクセスが完了するのを待つ。
【0065】
先に述べられたように、システム内のすべてのLIDはコントロールおよび保守プロセッサ60に結合された内部LIDリンク58を介して接続され、DLCI、リンクインタフェースおよび保守情報がプロセッサとLIDとの間で転送されることを可能にする。このリンクは、マスタスレーブポーリング、複数マスタHDLC、トークンパッシングおよびCSMA/CDを含む多数の直列または並列バスアーキテクチャを介して実現され得る。すべてのLIDに実時間で送信コントロールおよび保守情報を与えることのできる、これらのどのアプローチも、この発明の内部LIDリンクとして用いられ得る。CPU120はLIDリンクコントローラ136を介して内部LIDリンクにアクセスし、RAM122内に記憶されたDLCI情報を転送し、ループバック動作ならびにその他の関連するコントロールおよび保守手続を要求する。マスタスレーブ方式の実現において、LIDリンクコントローラ136は常にマスタの機能を果たす。
【0066】
この発明に従えば、CPU120は、割当状態マシンがフレームマネージャRAMのスキャンを完了するたびにフレームバッファマネージャ62による更新が可能な、フレームマネージャRAMのビジーバッファの数に対応するカウントへのアクセスを有する。バッファ138を介してCPU120に転送されるフレームバッファマネージャ62からのカウント値は、CPUが実時間でフレームバッファの利用率の大きさをモニタすることを可能にする。フレームバッファRAMが飽和に近づくと、CPUは、バッファ140を介して、ふくそうコントロールビットをFRYPAMに送り、受信FRYPAMが、廃棄適格ビットがセットされているフレームを廃棄することを可能にする。対応する送信FRYPAMは、宛先末端装置に、ふくそう管理手続が開始されるべきことを通知するためにFECNビットをセットしてもよい。ふくそう管理手続の詳細は、関連するフレームリレー規格の中に述べられている。CPUが実時間でフレームバッファ利用率へのアクセスを有し、かつFRYPAMが適格な受信フレームを廃棄し送信フレームにふくそうビットをセットする能力を有する限り、多数のふくそう管理方式が、この発明に従って実現される。たとえば、フレームリレーヘッダ内のふくそうビットは使用できない、または廃棄適格ビットのみが使用され得るといったことである。実現のうちの幾つかは、利用可能なすべてのふくそう回避手続を用い得る。
【0067】
図7に示されるように、この発明の1つの局面に従えば、共通のフレームバッファRAM46aが、システム内のすべての受信および送信FRYPAM0ないしNにより共有される。すべての受信フレームは受信FRYPAMにより書込みされ、すべての送信フレームが、送信FRYPAMにより読出される。FRYPAMは、コントロールCNTLおよびアドレス指定ADDR信号を発生し、データに書込および読出を与える。先に述べられたように、フレームバッファRAMは、フレームバッファRAMへの各アクセスをより効果的にするために、少なくとも32ビット幅である。RAM容量は、高速LIDに接続されたすべてのFRYPAMにRAMへの同時アクセスを与えるには十分な大きさではないかもしれないので、調停回線200が調停機能を果たすために用いられる。たとえば、ラウンドロビン調停方式が用いられ、すべてのFRYPAMにフレームバッファRAMへのアクセスのための同等のチャンスを与える。この場合、RAMへのアクセスを獲得するのに要する時間は、調停遅延時間プラスRAMアクセス時間に等しい。調停遅延時間は、RAMに接続されるFRYPAMの数とともに線形に増加する。しかしながら、アクセス時間はRAMの速度によって制限されるので、このアプローチは、多くの高速回線がスイッチされているときには、フレームバッファRAMがシステムにおけるボトルネックとなる状態を引き起こすかもしれない。
【0068】
図8は、デュアルポートフレームバッファRAMまたは同時アクセスRAM46bを含むフレームバッファRAMアクセス方式の、その他の例を示す。このアプローチにより、受信および送信FRYPAM0ないしNが、それぞれ、同時に、データ書込および読取のためのフレームバッファRAMの書込および読取ポートへアクセスすることが可能になる。送信FRYPAMがフレームの存在を知る前に、フレームはRAM内に完全に記憶されていなければならないので、図8におけるアーキテクチャは、RAMの各フレームバッファへの読取および書込アクセスは、決して同時に発生しないことを保証する。このことにより、同じアドレスにおいて同時に発生する読取および書込動作のために起こる、いかなるRAM競合も排除する。したがって、このフレームバッファの実現により、フレームアクセスの性能において少なくとも2倍の増加がもたらされる。別々の書込調停回路200aおよび読取調停回路200bが用いられ、受信FRYPAM間および送信FRYPAM間の競合を、それぞれ、調停する。このことにより、調停時間の遅延は、図7における回路と比較して半減される。
【0069】
図9は、フレームバッファRAMアクセス方式のさらなる例を示し、ここで、別々のフレームバッファRAM0ないしNが各FRYPAM0ないしNに対して与えられている。各フレームバッファRAMは、対応するFRYPAMに対する送信データを含む。フレームが受信されると、受信FRYPAMはクロスポイントスイッチ202を通して宛先FRYPAMへの経路を要求する。もし宛先FRYPAMがそのときにアクセス可能であれば、クロスポイントスイッチは、レディ信号RDYを受信FRYPAMに送り、宛先FRYPAMに対応するフレームバッファRAMにデータの書込を与える。もし宛先フレームバッファRAMがビジー(その他の受信FRYPAMからアクセスされている)ならば、クロスポイントスイッチは要求FRYPAMにノットレディ条件を発行する。この場合、FRYPAMは、宛先フレームバッファRAMがビジーであるとき、データを蓄積するのに十分な大きさのバッファ容量を有していなければならない。このアプローチは、送信経路におけるいかなる調停およびアクセスの遅延をも排除する。
【0070】
さらに、受信FRYPAMにより受信されるコントロールおよび保守フレームは、コントロールおよび保守プロセッサによる直接のアクセスが可能な別々のコントロールおよび保守バッファRAMに送られてもよい。このことにより、コントロールおよび保守プロセッサにおけるFRYPAM128およびHDLCコントローラ130が不要となる。もしコントロールおよび保守フレームが送信されることを必要とすれば、コントロールおよび保守プロセッサは宛先FRYPAMへの送信を行なってもよい。
【0071】
このようにして、多数の回線インタフェースをサポートするために交換可能な回線インタフェース装置(LID)を含む高速パケットネットワークのためのモジュラアーキテクチャが詳述されてきた。LIDは、フレームリレーパケット管理装置(FRYPAM)に、HDLCフォーマットに一様にフレーミングされたデータとクロック信号とを提供する。受信FRYPAMは、CRC検査を実施し、必要であればDLCIフィールドを変換するためにルックアップテーブルを検査し、正しいFCSフィールドを有する受信したフレームをフレームバッファRAMに書込み、送信キューを更新するためにその他のFRYPAMと通信する。送信FRYPAMは、フレームバッファRAMからフレームを読取り、それらを、宛先末端に結合された送信LIDに送る。送信LIDは、FRYPAMからのHDLCデータを、特定の回線インタフェースに適したフォーマットに変換し、その情報を宛先末端に送信する。フレームバッファマネージャは、FRYPAMの中のフレームバッファRAM内に、利用可能なフレームバッファを割当てる。もし利用可能なバッファがなければ、受信されたフレームは廃棄される。コントロールおよび保守プロセッサは、高速パケットネットワークのために、コントロールおよび保守動作を処理する。それは、仮想接続が変更されたとき、ルックアップテーブルを実時間で更新する。さらに、DLCIおよび回線インタフェースパラメータを、LIDへ送る。
【0072】
したがって、この開示されたアーキテクチャは、ハードウェアにおける高速パケットプロトコルの処理を提供し、少数の交換可能なモジュールで、ネットワーク形成における広範囲の解決を与える。
【0073】
この開示において、この発明の好ましい実施例のみが示され、詳述されているが、ここに示される発明の概念の範囲内における変更および変形が可能であることが理解されるであろう。
【図面の簡単な説明】
【図1】フレームリレーネットワークにおけるフレームフォーマットを示す図である。
【図2】この発明に従う、スイッチングネットワークの一般的なアーキテクチャを例示する図である。
【図3】XLAT RAMにおけるルックアップテーブルを示す図である。
【図4】図2に示されるフレームバッファマネージャの図である。
【図5】図2に示される、フレームバッファ割当リンクを例示する回路図である。
【図6】図2に示される、コントロールおよび保守プロセッサの図である。
【図7】共通のフレームバッファRAMがすべてのFRYPAMにより共有されている、フレームバッファRAMアクセス方式を例示する図である。
【図8】デュアルポートRAMまたは同時アクセスRAMが、受信および送信FRYPAMの別々のアクセスを与えるために用いられている、フレームバッファRAMアクセス方式を例示する図である。
【図9】別々のフレームバッファRAMが各FRYPAMに対して提供されている、フレームバッファRAMアクセス方式を例示する図である。
【符号の説明】
40 回線インタフェース装置
44 フレームリレーパケット管理装置
46 フレームバッファRAM

Claims (5)

  1. 複数の送信および受信データ端末間で情報を転送するための通信システムであって、
    前記送信データ端末に応答してアドレスおよび検査フィールドを有するデータパケットを受信するための受信インタフェース手段と、
    プリセット宛先アドレスおよびコントロール情報を記憶するための変換メモリ手段と、
    前記受信回線インタフェース手段からデータパケットを受信し、前記検査フィールドからの情報に基づきデータパケットをリレーすべきか廃棄すべきかを判定し、リレーすべきデータパケットの宛先アドレスをプリセット宛先アドレスで置換えるための受信データ管理手段と、
    前記受信データ管理手段に応答して、リレーされるべきデータパケットを記憶するためのバッファ手段とを含み、前記記憶されたデータパケットはプリセット宛先アドレスを含み
    前記受信データ管理手段に応答して、前記バッファ手段からデータパケットを読出すための送信データ管理手段と、
    前記送信データ管理手段に応答して、データパケットを前記受信データ端末に送られるデータに変換するための送信インタフェース手段と
    前記受信データ管理手段に応答して、前記バッファ手段のバッファセルを前記受信データ管理手段により書込まれたデータパケットに割当てるためのバッファマネージャとをさらに含み
    前記受信データ管理手段の受信データマネージャは、それらの優先順位に従って前記バッファマネージャにアクセスする、複数の送信および受信データ端末間で情報を転送するための通信システム。
  2. 複数の送信および受信データ端末間で情報を転送するための通信システムであって、
    前記送信データ端末に応答してアドレスおよび検査フィールドを有するデータパケットを受信するための受信インタフェース手段と、
    プリセット宛先アドレスおよびコントロール情報を記憶するための変換メモリ手段と、
    前記受信回線インタフェース手段からデータパケットを受信し、前記検査フィールドからの情報に基づきデータパケットをリレーすべきか廃棄すべきかを判定し、リレーすべき
    データパケットの宛先アドレスをプリセット宛先アドレスで置換えるための受信データ管理手段と、
    前記受信データ管理手段に応答して、リレーされるべきデータパケットを記憶するためのバッファ手段とを含み、前記記憶されたデータパケットはプリセット宛先アドレスを含み、
    前記受信データ管理手段に応答して、前記バッファ手段からデータパケットを読出すための送信データ管理手段と、
    前記送信データ管理手段に応答して、データパケットを前記受信データ端末に送られるデータに変換するための送信インタフェース手段とを含み、
    別々の書込調停および読取調停手段が、前記受信および送信データ管理手段に、それぞれ、前記バッファ手段へのアクセスを与える、複数の送信および受信データ端末間で情報を転送するための通信システム。
  3. 複数の送信側および受信側末端間で、データを転送するためのフレームリレーネットワークであって、
    前記送信側末端に結合され、アドレスフィールドおよびフレーム検査フィールドを有するデータフレームを受信するための、複数の受信回線インタフェース装置と、
    前記受信回線インタフェース装置に結合され、アドレスフィールドを処理し、フレーム検査フィールドを検査し、エラーのあるフレーム検査フィールドを有するデータフレームを廃棄するための、複数の受信フレーム管理回路と、
    前記受信フレーム管理回路に結合され、その回路にアドレスおよびコントロール情報を与え、アドレスフィールドを処理するための、複数の変換メモリと、
    前記受信フレーム管理回路に結合され、複数のバッファメモリを有し、前記受信フレーム管理回路により変換されたデータフレームを記憶するための、フレームバッファ記憶と、
    前記フレームバッファ記憶に結合され、データフレームを読取るための、複数の送信フレーム管理回路と、
    前記送信フレーム管理回路に結合され、データフレームを前記受信側末端に送信するための、複数の送信回路インタフェース装置と、
    前記受信および送信回路インタフェース装置に、コントロールおよび保守情報を与えるため、および前記変換メモリにおけるアドレスおよびコントロール情報を実時間で更新するための、コントロールおよび保守処理回路とを含み、
    優先順位調停回路が、前記フレームバッファメモリを割当て、解放するために、前記受信および送信フレーム管理回路に、前記フレームバッファ記憶へのアクセスを与える、複数の送信側および受信側末端間でデータを転送するためのフレームリレーネットワーク。
  4. 前記フレームバッファメモリを解放するためのアクセスは、前記フレームバッファメモリを割当てるためのアクセスよりも優先順位が高い、請求項に記載のネットワーク。
  5. 複数の送信側および受信側末端間で、データを転送するためのフレームリレーネットワークであって、
    前記送信側末端に結合され、アドレスフィールドおよびフレーム検査フィールドを有するデータフレームを受信するための、複数の受信回線インタフェース装置と、
    前記受信回線インタフェース装置に結合され、アドレスフィールドを処理し、フレーム検査フィールドを検査し、エラーのあるフレーム検査フィールドを有するデータフレームを廃棄するための、複数の受信フレーム管理回路と、
    前記受信フレーム管理回路に結合され、その回路にアドレスおよびコントロール情報を与え、アドレスフィールドを処理するための、複数の変換メモリと、
    前記受信フレーム管理回路に結合され、複数のバッファメモリを有し、前記受信フレーム管理回路により変換されたデータフレームを記憶するための、フレームバッファ記憶と、
    前記フレームバッファ記憶に結合され、データフレームを読取るための、複数の送信フ
    レーム管理回路と、
    前記送信フレーム管理回路に結合され、データフレームを前記受信末端側に送信するための、複数の送信回線インタフェース装置と、
    前記受信および送信回線インタフェース装置に、コントロールおよび保守情報を与えるため、および前記変換メモリにおけるアドレスおよびコントロール情報を実時間で更新するための、コントロールおよび保守処理回路とを含み、
    別々の書込調停回路および読取調停回路が、前記受信フレーム管理回路および前記送信フレーム管理回路に、それぞれ、前記フレームバッファ記憶へのアクセスを与える、複数の送信側および受信側データ末端間でデータを転送するためのフレームリレーネットワーク。
JP01213395A 1994-01-31 1995-01-30 データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法 Expired - Lifetime JP3682081B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/188,873 US5448564A (en) 1994-01-31 1994-01-31 Modular architecture for fast-packet network
US188873 2002-07-03

Publications (2)

Publication Number Publication Date
JPH07273796A JPH07273796A (ja) 1995-10-20
JP3682081B2 true JP3682081B2 (ja) 2005-08-10

Family

ID=22694918

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01213395A Expired - Lifetime JP3682081B2 (ja) 1994-01-31 1995-01-30 データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法

Country Status (5)

Country Link
US (1) US5448564A (ja)
EP (1) EP0669778B1 (ja)
JP (1) JP3682081B2 (ja)
KR (1) KR950033832A (ja)
DE (1) DE69430945T2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847611B1 (en) 1990-12-10 2005-01-25 At&T Corp. Traffic management for frame relay switched data service
US6771617B1 (en) 1993-06-17 2004-08-03 Gilat Satellite Networks, Ltd. Frame relay protocol-based multiplex switching scheme for satellite mesh network
US5434850A (en) 1993-06-17 1995-07-18 Skydata Corporation Frame relay protocol-based multiplex switching scheme for satellite
CA2143495A1 (en) * 1994-03-21 1995-09-22 Rasoul M. Oskouy Method and apparatus for reordering incoming interleaved asynchronous transfer mode cells
US5533017A (en) 1994-05-02 1996-07-02 Advanced Micro Devices, Inc. Line interface device for fast-packet switching network
DE19505271C1 (de) * 1995-02-16 1996-01-18 Siemens Ag Kommunikationssystem
JP3307792B2 (ja) * 1995-04-13 2002-07-24 株式会社日立製作所 Atmスイッチおよびatm−lanにおける輻輳制御方式
JPH08288965A (ja) * 1995-04-18 1996-11-01 Hitachi Ltd スイッチングシステム
WO1997021174A1 (en) * 1995-12-04 1997-06-12 General Railway Signal Corporation Vital point-to-point communications with multidrop network configuration
US5764634A (en) * 1996-03-13 1998-06-09 International Business Machines Corporation Lan switch with zero latency
US5805595A (en) * 1996-10-23 1998-09-08 Cisco Systems, Inc. System and method for communicating packetized data over a channel bank
US6301259B1 (en) * 1997-05-26 2001-10-09 Mitsubishi Denki Kabushiki Kaisha Switch and switching method
US6055240A (en) * 1997-06-12 2000-04-25 Nortel Networks Corporation Method and apparatus for message management
US6081524A (en) 1997-07-03 2000-06-27 At&T Corp. Frame relay switched data service
US6636512B1 (en) * 1998-07-31 2003-10-21 International Business Machines Corporation System, method, and article of manufacture for increasing link bandwidth utilization in a high speed digital network
US7073020B1 (en) 1999-01-04 2006-07-04 Emc Corporation Method for message transfer in computer storage system
US7117275B1 (en) 1999-01-04 2006-10-03 Emc Corporation Data storage system having separate data transfer section and message network
US6678271B1 (en) * 1999-07-12 2004-01-13 Nortel Networks Limited High performance system and method having a local bus and a global bus
US6781956B1 (en) 1999-09-17 2004-08-24 Cisco Technology, Inc. System and method for prioritizing packetized data from a distributed control environment for transmission through a high bandwidth link
US7133931B1 (en) 2000-01-07 2006-11-07 International Business Machines Corporation Method and system for making a frame alteration in a network processing system
US7003601B1 (en) 2000-03-31 2006-02-21 Emc Corporation Data storage system having separate data transfer section and message network with plural directions on a common printed circuit board
US7010575B1 (en) * 2000-03-31 2006-03-07 Emc Corporation Data storage system having separate data transfer section and message network having bus arbitration
US6862630B1 (en) * 2000-08-23 2005-03-01 Advanced Micro Devices, Inc. Network transmitter with data frame priority management for data transmission
WO2002062023A1 (en) * 2001-01-31 2002-08-08 Teldix Gmbh Modular and scalable switch and method for the distribution of fast ethernet data frames
US6990079B2 (en) * 2001-06-08 2006-01-24 International Business Machines Corporation Optimizing fragment sizes in frame relay networks
US7177963B2 (en) * 2002-02-01 2007-02-13 Broadcom Corporation System and method for low-overhead monitoring of transmit queue empty status
DE10235544B4 (de) * 2002-03-25 2013-04-04 Agere Systems Guardian Corp. Verfahren für eine verbesserte Datenkommunikation aufgrund einer verbesserten Datenverarbeitung innerhalb eines Senders/Empfängers
US7242682B1 (en) 2002-10-09 2007-07-10 Storage Technology Corporation Hardware frame modifier apparatus and method for storage virtualization
JP4654017B2 (ja) * 2004-12-17 2011-03-16 アラクサラネットワークス株式会社 回線集約装置及びバッファ管理装置
JP4922279B2 (ja) * 2008-10-30 2012-04-25 株式会社東芝 データ受信装置、データ受信方法、及びデータ受信プログラム
US8924836B2 (en) 2008-10-30 2014-12-30 Kabushiki Kaisha Toshiba Data receiving apparatus, data receiving method, and computer-readable recording medium
US8806090B2 (en) * 2011-05-31 2014-08-12 Micron Technology, Inc. Apparatus including buffer allocation management and related methods
CN112585931A (zh) * 2020-09-21 2021-03-30 华为技术有限公司 车辆通信方法和通信装置
CN117409847B (zh) * 2023-12-13 2024-03-22 合肥康芯威存储技术有限公司 一种存储测试装置及其测试方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1266318A (en) * 1985-10-07 1990-02-27 Hiroshi Suzuki High-speed packet-switched communications system with end-to-end flow control and retransmission
US4712214A (en) * 1986-01-10 1987-12-08 International Business Machines Corporation Protocol for handling transmission errors over asynchronous communication lines
EP0308565B1 (en) * 1987-09-23 1993-02-10 International Business Machines Corporation Improvement to digital packet switching networks
US5189672A (en) * 1989-10-12 1993-02-23 Alcatel Cit Device for regulating the throughput of virtual circuits on an asynchronous time-division multiplex transmission channel
FR2660818B1 (fr) * 1990-04-06 1992-06-19 France Telecom Relais-commutateur de trames pour reseau numerique asynchrone.
US5136584A (en) * 1990-07-11 1992-08-04 At&T Bell Laboratories Hardware interface to a high-speed multiplexed link
JP3128654B2 (ja) * 1990-10-19 2001-01-29 富士通株式会社 監視制御方法、監視制御装置及び交換システム
DE69129851T2 (de) * 1991-09-13 1999-03-25 International Business Machines Corp., Armonk, N.Y. Konfigurierbare gigabit/s Vermittlunganpassungseinrichtung
GB2264845B (en) * 1992-02-28 1995-09-20 Texas Instruments Ltd Local area network adaptive circuit for multiple network types
SE515178C2 (sv) * 1992-03-20 2001-06-25 Ericsson Telefon Ab L M Förfaranden och anordningar för prioritering vid bufferthantering i paketnät
US5311513A (en) * 1992-09-10 1994-05-10 International Business Machines Corp. Rate-based congestion control in packet communications networks

Also Published As

Publication number Publication date
US5448564A (en) 1995-09-05
EP0669778B1 (en) 2002-07-10
EP0669778A2 (en) 1995-08-30
DE69430945T2 (de) 2003-03-13
JPH07273796A (ja) 1995-10-20
EP0669778A3 (en) 1997-02-05
KR950033832A (ko) 1995-12-26
DE69430945D1 (de) 2002-08-14

Similar Documents

Publication Publication Date Title
JP3682081B2 (ja) データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法
JP3682082B2 (ja) パケットスイッチングネットワークにおけるパケット処理のための装置および方法ならびにフレームリレーネットワークのためのフレーム処理システム
US11916781B2 (en) System and method for facilitating efficient utilization of an output buffer in a network interface controller (NIC)
US6308218B1 (en) Address look-up mechanism in a multi-port bridge for a local area network
US6175571B1 (en) Distributed memory switching hub
US4991172A (en) Design of a high speed packet switching node
US6122279A (en) Asynchronous transfer mode switch
US5655140A (en) Apparatus for translating frames of data transferred between heterogeneous local area networks
US5604867A (en) System for transmitting data between bus and network having device comprising first counter for providing transmitting rate and second counter for limiting frames exceeding rate
US5761427A (en) Method and apparatus for updating host memory in an adapter to minimize host CPU overhead in servicing an interrupt
US5812792A (en) Use of video DRAM for memory storage in a local area network port of a switching hub
US7327749B1 (en) Combined buffering of infiniband virtual lanes and queue pairs
EP1131923A1 (en) Multi-protocol conversion assistance method and system for a network accelerator
EP0685951B1 (en) Line interface devices for fast-packet networks
EP0237580B1 (en) Packet switching system
US6512769B1 (en) Method and apparatus for rate-based cell traffic arbitration in a switch
WO1999014901A1 (en) High speed bus structure in a multi-port bridge for a local area network
US20040081108A1 (en) Arbitration system
US6438102B1 (en) Method and apparatus for providing asynchronous memory functions for bi-directional traffic in a switch platform
US6256313B1 (en) Triplet architecture in a multi-port bridge for a local area network
US6483850B1 (en) Method and apparatus for routing cells having different formats among service modules of a switch platform
US6603768B1 (en) Multi-protocol conversion assistance method and system for a network accelerator
US6967961B1 (en) Method and apparatus for providing programmable memory functions for bi-directional traffic in a switch platform
JP2001024661A (ja) マルチキャスト方式とその交換方法
EP0603444A1 (en) Token star switch

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041019

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050117

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050520

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080527

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090527

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090527

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100527

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120527

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120527

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130527

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130527

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term