DE69430945T2 - Schnelle Paketvermittlungsnetze - Google Patents

Description

• Diese Erfindung betrifft generell das Schalten von Daten-Paketen und insbesondere Rahmen-Relais- und Zell-Relais-Schaltnetzwerke.
• Die Grundkonzepte von Schnell-Paket-Netzwerken finden sich in intelligenten End-User-Systemen, zuverlässigen Digital-Übertragungseinrichtungen und Hochgeschwindigkeits-Kommunikationssystemen. Die zunehmende Anzahl von Computer-Anwendungen, bei denen Hochgeschwindigkeits-Kommunikation erforderlich ist, die zunehmende Verbreitung intelligenter PCS- und anderer Arbeitsstationen, und die zunehmende Verfügbarkeit fehlerfreier Hochgeschwindigkeits-Übertragungsleitungen haben zusammen den Bedarf an einer neuen Form des Großbereichs-Netzwerk-Schaltens erzeugt. Diese neue Schalt- Technologie erfordert hohe Geschwindigkeit, geringe Verzögerung, gemeinsame Port-Benutzung und gemeinsame Benutzung von Bandbreite auf der Basis einer virtuellen Schaltung. Das TDM-Schaltungs-Schalten bietet die ersten beiden Eigenschaften, und das X.25-Paket-Schalten bietet die letzten beiden Eigenschaften. Die Schnell-Paket-Technologie wurde als eine neue Form des "Paket-Modus"-Schaltens entwickelt, um sämtliche vier Eigenschaften zu ermöglichen, die in ihrer Gesamtheit das Schnell-Paket-Netzwerk zu einer idealen Lösung für die burst-reichen Verkehrsquellen machen, die sich beim LAN- WAN-Internetworking finden.
• Die Schnell-Paket-Technologie bietet den Usern die Möglichkeit, die Leistung (Reaktionszeit) zu verbessern und die Übertragungskosten bei einer Anzahl wichtiger Typen von Netzwerk-Verwendungsfällen dramatisch zu senken. Um effektiv zu sein, erfordern Schnell-Paket-Netzwerke, dass drei Bedingungen erfüllt sind: (1) die End-Einrichtungen müssen ein intelligentes Protokoll einer höheren Ebene durchführen; (2) die Übertragungsleitungen müssen praktisch fehlerfrei sein; und (3) die Anwendung muss eine variable Verzögerung tolerieren.
• Andere Großbereichs-Netzwerk-Schalttechnologien wie z. B. das X.25-Paket- Schalten und das TDM-Schaltungs-Schalten werden wichtig bleiben, wenn die Leitungsqualität nicht allzu gut ist, wenn das Netzwerk selbst eine fehlerfrei Übertragung garantieren muss oder wenn das Verkehrsmedium (z. B. Video oder Ton) keine Verzögerung toleriert.
• Ein Schnell-Paket-Netzwerk bietet einen "Paket-Modus"-Service, der Merkmale des statistisches Multiplexens und der gemeinsamen Port-Benutzung verwendet. Im Gegensatz zu dem X.25 jedoch entfallen bei dem Schnell-Paket- Netzwerk sämtliche Verarbeitungsvorgänge auf der Ebene 3. Ferner verwendet es nur einen Teil der Funktionen der Ebene 2, die sogenannten "Kern-Aspekte", zu denen das Prüfen auf einen gültigen fehlerfreien Rahmen zählen, jedoch nicht das Anfordern einer Neuübertragung, falls ein Fehler gefunden wird. Somit werden Protokoll-Funktionen wie Sequenz-Nummer, Fenster- Rotation, Bestätigungen und Überwachungs-Pakete in dem Schnell-Paket- Netzwerk nicht durchgeführt. Das Ergebnis des Streichens derart vieler Funktionen aus dem Schnell-Paket-Netzwerk besteht darin, dass der Durchsatz (d. h. die Anzahl von Rahmen, die pro Sekunde bei gegebenen Hardware- Kosten verarbeitet werden können) dramatisch gesteigert werden kann, da jedes Paket sehr viel weniger Verarbeitungsaufwand erfordert. Aus dem gleichen Grund ist bei durch ein Schnell-Paket-Netzwerk verursachte Verzögerung geringer als diejenige des X.25, obwohl sie höher bleibt als bei einem TDM- Netzwerk, das überhaupt keinen Verarbeitungsvorgang durchführt.
• Um in der Lage zu sein, derart viele Funktionen von dem Schnell-Paket-Netzwerk wegzunehmen, müssen die End-Einrichtungen die Verantwortung übernehmen, zu die fehlerfreie Datenübertragung von einem zum anderen Ende zu gewährleisten. Es ist Tatsache, dass mehr und mehr End-Einrichtungen, insbesondere diejenigen, die mit LANs verbunden sind, die Intelligenz und Verarbeitungsleistung aufweisen, um diese Funktion durchzuführen.
• Das Rahmen-Relais und das Zellen-Relais sind zwei Teilbereiche der Schnell- Paket-Technologien. Beim Rahmen-Relais wird eine Rahmen-Struktur verwendet, die variable Längen aufweist, welche von einigen wenigen Zeichen bis weit über Tausend reichen. Dieses Merkmal, das es mit X.25 gemeinsam hat, ist sehr wichtig, um das Rahmen-Relais gut mit LANs und anderen Quellen synchronen Daten-Verkehrs arbeiten zu lassen, bei denen variable Rahmen- Größen erforderlich sind. Dies bedeutet ferner, dass die beim Verkehr auftretenden Verzögerungen (obwohl sie stets niedriger als beim X.25 sind) je nach den Größen der übermittelten Rahmen variieren. Einige Typen von Verkehr sind intolerant gegenüber Verzögerungen, insbesondere gegenüber Verzögerungen, die variabel sind. Der Ton ist ein Beispiel, und Video ist ein weiteres. Aus diesem Grund ist das Rahmen-Relais nicht gut dafür geeignet, einen derartigen verzögerungsempfindlichen Verkehr zu führen. Andererseits passt es sehr gut zu den Anforderungen burst-reicher Daten-Quellen wie LAN-zu-LAN- Verkehr.
• Im Vergleich zu dem X.25-Paket nimmt das Rahmen-Relais eine kleine Veränderung an der Rahmen-Struktur vor, und zwar durch Hinzufügung zu dem Header am Beginn des Rahmens. Der Rahmen-Verzögerungs-Header enthält die Daten-Link-Verbindungs-Identifizierung (DLCI), bei der es sich um die virtuelle Rahmen-Relais-Schaltungs-Nummer handelt, die einem bestimmten Ziel entspricht. Im Falle des LAN-WAN-Inter-Networking bestimmt das DCLI den Port, mit dem das Ziel LAN verbunden ist. Das DCLI erlaubt, dass Daten, die in den Rahmen-Relais-Netzwerk-Knotenpunkt gelangen, mittels eines 3-Schritt- Prozesses über das Netzwerk übermittelt werden:
• 1. Prüfen der Integrität des Rahmens durch die Rahmen-Prüf-Sequenz (FCS), und, falls diese einen Fehler anzeigt, Entfernen des Rahmens.
• 2. Nachschlagen des DLCI in einer Tabelle, und falls das DCLI für dieses Link nicht definiert ist, Entfernen des Rahmens.
• 3. Leiten des Rahmens zu seinem Ziel durch Aussenden des Rahmens aus dem Port oder Kanal, der in der Tabelle spezifiziert ist.
• Die beiden Hauptgründe dafür, dass die Rahmen-Relais-Daten entfernt werden können, sind die Detektion von Fehlern in dem Rahmen und das Auftreten von Staus (Das Netzwerk ist überlastet). Das Entfernen von Rahmen behindert nicht die Integrität von Kommunikationsvorgängen, und zwar aufgrund der Intelligenz in den Endpunkt-Einrichtungen wie den PCs, Arbeitstationen und Hosts. Diese intelligenten Einrichtungen arbeiten mit Mehrfachebenen-Protokollen, die einen Verlust von Daten in dem Netzwerk detektieren können und sich von diesem erholen können. Das Protokoll der oberen Ebene in den End- Einrichtungen verfolgt die Sequenz-Nummern der verschiedenen gesendeten und empfangenen Rahmen. Bestätigungen werden ausgegeben, um das Sender-Ende darüber zu informieren, welche Rahmen-Nummern erfolgreich empfangen worden sind. Falls eine Rahmen-Nummer fehlt, verlangt das Empfangs- Ende eine Neuübertragung. Auf diese Weise gewährleisten die End-Einrichtungen, dass schließlich sämtliche Rahmen ohne Fehler empfangen werden.
• Fig. 1 zeigt ein Feld-Diagramm des Rahmen-Relais-Hochebenen-Daten-Link- Steuer- (HDLC-) Formats, das einen Flag-Bereich aufweist, der zum Begrenzen von Rahmen verwendet wird, gefolgt von dem DLCI-Bereich, der den Adressier-Mechanismus des Rahmen-Relais repräsentiert. Das DLCI besteht aus den sechs signifikantesten Bits des zweiten Oktetts, plus den vier signifikantesten Bits des dritten Oktetts des Rahmen-Relais-Rahmens. Auf die DLCI-Bits des zweiten Oktetts folgt das Befehls-/Antwort-(C/R)-Anzeige-Bit. Zusätzliche Bits, je nach dem Wert des Bits der erweiterten Adresse (EA), können verwendet werden, um das DLCI über 10 Bits hinaus zu erweitern, um ein vollständiges DLCI zu bilden. Die Zwei-Oktett-Version des DLCI gemäß Fig. 1 deckt 1024 Adressen ab. Bei den derzeitigen Implementationen des Rahmen-Relais existieren mehrere Restriktionen, die der Zuweisung von DLCI-Werten pro ANSI- Spezifikation auferlegt sind. DLCI 0 ist reserviert für In-Channel-Ruf-Steuer- Signalgebung. Die DLCIs 1 bis 15 und 1008 bis 1022 sind reserviert für die zukünftige Verwendung, und DLCI 1023 ist reserviert für Local-Management- Interface- (LMI-) Kommunikationsvorgänge. Dies belässt die 992 DLCIs von 16 bis 1007 verfügbar für die User-Daten. Die DLCIs 16-991 sind für logische Verbindungen zugewiesen, und die DLCIs 992-1007 werden für das Management der Ebene 2 verwendet.
• Auf den DLCI-Bereich folgen die Bits der vorwärtigen expliziten Stau-Benachrichtigung (FECN) und der rückwärtigen expliziten Stau-Benachrichtigung (BECN). Das FECN-Bit zeigt an, dass Stauverhinderungs-Vorgänge in der Richtung des Rahmens gestartet werden sollten (Quelle → Netzwerk → Endpunkt). Dieses Bit kann von dem Empfangs-Endpunkt verwendet werden, um die Rate des zielgesteuerten Senders einzustellen. Der Endpunkt sollte die Übertragung von Meldungen verlangsamen, die zu Antworten/Bestätigungen führen.
• Das BECN-Bit zeigt an, dass Stauverhinderungsvorgänge in der Gegenrichtung zum Rahmen gestartet werden sollten (Endpunkt → Netzwerk → Quelle). Dieses Bit kann von dem Empfangs-Endpunkt verwendet werden, um die Rate des quellengesteuerten Senders einzustellen. Die Quelle sollte sämtliche Übertragungen zu dem Netzwerk verlangsamen.
• Das Entfernungs-Eignungs- (DE-) Bit wird verwendet, um die Eignung eines Rahmens anzuzeigen, in Netzwerk-Stau-Situationen entfernt zu werden. Die angezeigten Rahmen sollten bei einem Stau mit Präferenz gegenüber anderen Rahmen entfernt werden.
• Das Informationsfeld variabler Länge führt User-Steuerdaten und Information, die nicht durch das Rahmen-Relais interpretiert werden.
• Das auf das Informationsfeld folgende Zwei-Oktett-Rahmen-Prüf-Sequenz- (FCS-) Feld wird verwendet, um zu verifizieren, dass ein Rahmen während der Übertragung nicht verfälscht worden ist. Das FCS ist das Ergebnis der Anwendung des Polymoms des zyklischen Redundanz-Prüfens (CRC) auf den Rahmen von dem ersten Bit des Adress-Felds zu dem letzten Bit des Informations- Felds. Das FCS wird berechnet von der Quellen-Einrichtung und neuberechnet von der Ziel-Einrichtung. Falls die beiden FCSs nicht zueinander passen, dann wird der Rahmen entfernt. Auf das FCS folgt ein Schließ-Flag.
• Das Zellen-Relais ist ein weiterer Unterbereich der Schnell-Paket-Technologien. Wie das Rahmen-Relais erfordert das Zellen-Relais intelligente End- Systeme, zuverlässige Digitalübertragungseinrichtungen und hohe Bandbreiten-Kapazitäten. Der Hauptunterschied zwischen dem Rahmen-Relais und dem Zellen-Relais besteht in den übertragenen Informations-Einheiten. Während das Rahmen-Relais Information in "Rahmen" variabler Länge überträgt, überträgt das Zellen-Relais Information in "Zellen" fester Länge.
• Das Rahmen-Relais-Protokoll ist in Standards definiert, die in Tabelle 1 aufgelistet sind. Das Zellen-Relais ist in den Standards ATM und 802.6 DQDB definiert. Tabelle 1
• Derzeit werden die Rahmen-Relais- und die Zellen-Relais-Protokolle in Software durchgeführt. Dies beschränkt den Durchsatz des System durch die Prozessor-Leistung. Es wäre jedoch wünschenswert, das Rahmen-Relais und das Zellen-Relais in Hardware zu implementieren, ohne das Rahmen- oder Zellen- Relais-Systems auf bestimmte Anwendungsfälle zu beschränken. Da die Rahmen-Relais- und die Zellen-Relais-Standards keine Daten-Rate spezifizieren, könnte in praktisch jeder Kommunikations-Umgebung eine Hardware-Lösung verwendet werden, um die Rahmen-Relais- und Zellen-Relais-Erfordernisse von den User-Terminal-Raten bis zu den Optikfaser-Netzwerk-Raten (bis zu 2,4 Gbps) handzuhaben.
• US-A-5,237,564 beschreibt eine Rahmen-Schalt-Schaltung in einem asynchronen digitalen Netzwerk. Das Relais schaltet Rahmen zwischen Eingangs- und Ausgangs-Wegen durch Multiplexen der Wege auf der Rahmen-Zellen-Ebene. Ein Rahmen ist in Zellen mit einer konstanten Anzahl von Bits unterteilt, während die Rahmen eine variable Länge aufweisen. Das Schalt-Relais überträgt nur solche Rahmen neu, die vollständig in den Puffer-Speicher geschrieben worden sind. Ein Kontext-Speicher verwahrt beim Start des Schreibens eines Rahmens in den Puffer-Speicher die Adresse der ersten Zelle und speichert die Adresse des Ausgangs-Wegs, für den der Rahmen bestimmt ist, bis der Rahmen vollständig geschrieben worden ist.
• Im folgenden wird ein System beschrieben, bei dem das Rahmen-Relais und das Zellen-Relais in Hardware implementiert sind.
• Ferner wird ein Rahmen- oder Zellen-Relais-Netzwerk beschrieben, das Rahmen- oder Zellen-Erfordernisse in einem weiten Bereich von Daten-Raten handhaben kann.
• Ferner wird eine Modular-Rahmen- oder Zellen-Relais-Schalt-Architektur beschrieben, mit der ein weiter Bereich von Netzwerkbetriebs-Lösungen mit nur wenigen austauschbaren Modulen ermöglicht wird.
• Gemäß einem ersten Aspekt der vorliegenden Erfindung ein Schnellpaket- Netzwerks-Kommunikationssystem zum Übertragen von Information zwischen mehreren Sende- und Empfangs-Datenterminals geschaffen, das versehen ist mit: Empfangsleitungs-Interfaceeinrichtungen, die auf die Sende-Datenterminals reagieren, um Datenpakete mit Adress- und Prüffeldern zu erzeugen, Übersetzungsspeichereinrichtungen zum Speichern voreingestellter Adress- und Steuerinformation, Empfangsdaten-Managementeinrichtungen, die auf die Empfangsleitungs-Interfaceeinrichtungen reagieren, um die Datenpakete basierend auf der voreingestellten Adress- und Steuerinformation aus der Übersetzungsspeichereinrichtung zu verarbeiten und die Prüffelder zu prüfen, einer Puffereinrichtung, die auf die Empfangsdaten-Managementeinrichtung reagiert, um die von der Empfangsdaten-Managementeinrichtung geschriebenen Datenpakete zu speichern, Sendedaten-Managementeinrichtungen zum Lesen der Datenpakete von der Puffereinrichtung, und Sende-Interfaceeinrichtungen, die auf die Sendedaten-Managementeinrichtung reagieren, um die Datenpakete zu Daten zu konvertieren, die zu den Empfangs-Datenterminals übertragen werden, wobei die Sendedaten-Managementeinrichtungen auf die Empfangsdaten-Managementeinrichtungen derart reagieren, dass die Empfangsdaten- Managementeinrichtungen den Sendedaten-Managementeinrichtungen mitteilen, dass ein in der Puffereinrichtung gespeichertes Datenpaket zum Auslesen verfügbar ist, und das dadurch gekennzeichnet, ist dass das System in der Lage ist, die in den Übersetzungsspeichereinrichtungen gespeicherte Information basierend auf Information, die aus von der Empfangsdaten-Managementeinrichtungen detektierten Steuerpaketen extrahiert wird, in Echtzeit zu aktualisieren.
• Vorzugsweise weist ein Puffer-Manager, der auf die Empfangdaten-Management-Einrichtung reagiert, Puffer-Zellen der Puffer-Einrichtung für die Daten- Pakete zu, die von der Empfangdaten-Management-Einrichtung geschrieben werden, und gibt die zugewiesenen Puffer-Zellen als Antwort auf ein Freigabe- Signal von der Empfangdaten-Management-Einrichtung frei, wenn die entsprechenden Daten an die Empfangs-Daten-Terminals übermittelt werden. Die Empfangs-Daten-Manager der Empfangdaten-Management-Einrichtung greifen entsprechend ihrer Priorität auf den Puffer-Manager zu. Der Puffer-Manager führt eine Liste der Puffer-Zellen, die für die Empfangdaten-Management- Einrichtung zur Verfügung stehen. Separate Schreib-Arbitrierungs- und Lese- Arbitrierungs-Einrichtungen können den Empfangs- bzw. Sende-Daten- Management-Einrichtungen den Zugriff zu der Puffereinrichtung gewähren. Die Sende-Daten-Management-Einrichtung kann auf die Puffer-Zellen durch die Schalteinrichtungen zugreifen.
• Die Daten-Pakete weisen Daten-Rahmen variabler Länge oder Daten-Zellen fester Länge auf.
• Vorzugsweise weisen die Empfangs- und Sende-Interface-Einrichtungen austauschbare Module auf, die bestimmten Typen von Terminal-Einrichtungen entsprechen.
• Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Schnellpaket-Rahmen-Relay-Netzwerk zum Übertragen von Information zwischen mehreren Sende- und Empfangs-Endpunkten geschaffen, das versehen ist mit: mehreren Empfangsleitungs-Interfaceeinrichtungen, die mit den Sende-Enden verbunden sind, um Datenrahmen mit Adressfeldern und Rahmenprüffeldern zu erzeugen, mehreren Empfangsrahmen-Managementschaltungen, die mit den Empfangsfeitungs-Interfaceeinrichtungen verbunden sind, um die Adressfelder zu verarbeiten und die Rahmenprüffelder zu prüfen und dadurch den Datenrahmen mit einem fehlerhaften Rahmenprüffeld auszuschließen, mehreren Übersetzungsspeichern, die mit den Empfangsrahmen-Managementschaltungen verbunden sind, um ihnen Adress- und Steuerinformation zum Verarbeiten der Adressfelder zu übermitteln, einer Rahmen-Pufferspeichereinrichtung, die mit den Empfangsrahmen-Managementschaltungen verbunden ist und mehrere Pufferspeicher aufweist, um die von den Empfangsrahmen- Managementschaltungen übertragenen Datenrahmen zu speichern, mehreren Senderahmen-Managementschaltungen, die mit der Rahmen-Pufferspeichereinrichtung zum Lesen des Datenrahmens verbunden sind, und mehreren Sendeleitungs-Interfaceeinrichtungen, die mit den Senderahmen-Managementschaltungen verbunden sind, um die Datenrahmen zu den Empfangs- Endpunkten zu übertragen, und das dadurch gekennzeichnet ist, dass die Senderahmen-Managementschaltungen mit den Empfangsrahmen-Managementschaltungen derart verbunden sind, dass die Senderahmen-Managementschaltungen auf einen Befehl aus den Empfangsrahmen-Managementschaltungen hin die Datenrahmen aus der Rahmen-Pufferspeichereinrichtung lesen, und eine Steuer- und Wartungs-Verarbeitungsschaltung, die auf von den Empfangsrahmen-Managementschaltungen detektierte Steuerrahmen reagiert, an die Empfangs- und Sende-Interfaceeinrichtungen Steuer- und Wartungsinformation übermittelt, während sie die Adress- und Steuerinformation in den Übersetzungsspeichern aktualisiert, wobei die aktualisierte Information auf aus dem detektierten Steuerrahmen extrahierter Information basiert.
• Vorzugsweise weist eine Rahmen-Puffer-Management-Schaltung, die auf die Empfangdaten-Management-Einrichtung reagiert, die Puffer-Speicher den Empfangsrahmen-Management-Schaltungen zu und gibt die zugewiesenen Puffer-Speicher als Reaktion auf die Sende-Rahmen-Management-Schaltungen frei. Eine Prioritäten-Arbitrierungs-Schaltung kann den Empfangs- und Sende- Rahmen-Management-Schaltungen den Zugriff auf den Puffer-Speicher gewähren, um die Rahmen-Puffer-Speicher zuzuweisen und freizugeben. Der Zugriff zum Freigeben der Rahmen-Puffer-Speicher kann eine höhere Priorität haben als der Zugriff zum Zuweisen der Rahmen-Puffer-Speicher. Alternativ können die Zuweisungs- und Freigabe-Operationen gleiche Priorität haben.
• Vorzugsweise entfernen die Empfangs-Rahmen-Management-Schaltungen die Daten-Rahmen, bei denen ein Entfernungs-Eignungs-Feld gesetzt ist, wenn sich der Rahmen-Puffer-Speicher der Sättigung nähert. Die Sende-Rahmen- Management-Schaltungen weisen die Empfangs-Endpunkte entsprechend den Adressen der entfernten Daten-Rahmen an, einen Stau-Vorgang durchzuführen.
• Vorzugsweise gewähren separate Schreib-Arbitrierungs-Schaltungen und Lese- Arbitrierungs-Schaltungen den Empfangs-Rahmen-Management-Schaltungen bzw. den Sende-Rahmen-Management-Schaltungen den Zugriff auf den Rahmen-Puffer-Speicher. Alternativ kann der Rahmen-Puffer-Speicher einen Rahmen-Puffer-Speicher für jede der Sende-Rahmen-Management-Schaltungen aufweisen, der durch eine Schalt-Schaltung mit den Rahmen-Puffer-Speichern verbunden ist. Die Sende-Rahmen-Management-Schaltungen lesen auf einen Befehl von den Empfangs-Rahmen-Management-Schaltungen die Daten- Rahmen von den Rahmen-Puffer-Speichern.
• Gemäß einem dritten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Übertragen von Schnellpaket-Datenpaketen zwischen mehreren Sende- und Empfangs-Endpunkten eines Telekommunikations-Netzwerks angegeben, das folgende Schritte umfasst: Interface-Erstellung zwischen den Sende-Endpunkten und dem Netzwerk zum Bilden der Datenpakete eines gewünschten Formats mit Adress-Feldern auf ein erstes Steuersignal hin, das aus einer Steuer-Verarbeitungsschaltung in Echtzeit übertragen wird, Speichern vorbestimmter Adress-Felder der Datenpakete in einem Übersetzungsspeicher, Übersetzen der Adress-Felder der gebildeten Datenpakete entsprechend den vorbestimmten Adress-Feldern, Puffern der Datenpakete in einem Pufferspeicher und Erzeugen eines Signals, das angibt, wann ein in dem Pufferspeicher gespeichertes Datenpaket zum Auslesen verfügbar ist, Lesen der Datenpakete aus dem Pufferspeicher auf das erzeugte Signal hin zum Bilden von Daten, die entsprechend den übersetzten Adress-Feldern den Empfangs-Endpunkten zugeführt werden, und Detektieren aus dem Netzwerk empfangener Steuerpakete, um der Steuer-Verarbeitungsschaltung zu ermöglichen, in Echtzeit ein zweites Steuersignal zu erzeugen, mit dem die vorbestimmten Adress-Felder in dem Übersetzungsspeicher aktualisiert werden, wobei die aktualisierten Adressen auf Information aus den Steuerpaketen basieren.
• Weitere Vorteile der vorliegenden Erfindung werden Fachleuten aus der folgenden detaillierten Beschreibung im Zusammenhang mit den beigefügten Zeichnungen ersichtlich, die lediglich als Beispiele dienen:
• Fig. 1 zeigt ein Schaubild eines Rahmen-Formats in einem Rahmen-Relais- Netzwerk.
• Fig. 2 zeigt ein Schaubild der generellen Architektur eines Schalt-Netzwerks gemäß der vorliegenden Erfindung.
• Fig. 3 zeigt eine Nachschlagtabelle in einem XLAT RAM.
• Fig. 4 zeigt ein Schaubild des Rahmen-Puffer-Speichers gemäß Fig. 2.
• Fig. 5 zeigt ein Schaltbild eines Beispiels des Rahmen-Puffer-Zuordnungs- Links gemäß Fig. 2;
• Fig. 6 zeigt ein Schaubild des Steuer- und Aufrechterhaltungs-Prozessors gemäß Fig. 2;
• Fig. 7 zeigt ein Beispiel des Rahmen-Puffer-RAM-Zugriffs-Schemas, bei dem ein gemeinsames Rahmen-Puffer-RAM von sämtlichen FRYPAMs gleichzeitig benutzt wird.
• Fig. 8 zeigt ein Beispiel des Rahmen-Puffer-RAM-Zugriffs-Schemas, bei dem ein Doppel-Port-RAM oder ein zum gleichzeitigen Zugriffs ausgelegtes RAM verwendet wird, um einen gleichzeitigen Zugriff für Empfangs- und Sende-FRYPAMs zu ermöglichen.
• Fig. 9 zeigt ein Beispiel des Rahmen-Puffer-RAM-Zugriffs-Schemas, bei dem für jedes FRYPAM ein separates Rähmen-Puffer-RAM vorgesehen ist.
• Obwohl die Erfindung generell auf dem Gebiet der Daten-Paket-Handhabung anwendbar ist, basiert die beste Art zum Praktizieren der Erfindung zum Teil auf der Erkenntnis, dass die über das Paket-Schalt-Netzwerk übertragenen Daten-Pakete das gleiche Rahmen-Relais-HDLC-Format aufweisen, das in Fig. 1 gezeigt ist. Somit versteht es sich, dass, obwohl die Offenbarung der Erfindung anhand des Gebiets des Rahmen-Relais erfolgt, die Erfindung nicht darauf zu beschränken ist.
• Gemäß Fig. 2 sind bei einem Rahmen-Relais-Netzwerk die Leitungs-Interface- Einrichtungen (LIDs) LIDo-LIDn durch Eingangs-/Ausgangs-Kommunikationsleitungen mit End-Einrichtungen verbunden. Zur besseren Verdeutlichung der Offenbarung zeigt Fig. 2 die Empfangs- und Sende-Abschnitte der LIDs als separate Blocks 40-0-40-N bzw. 50-0-50-N, die mit Eingangs-Kommunikationsleitungen 42-0-42-N und Ausgangs-Kommunikationsleitungen 52-0 - 52-0 verbunden sind. Es wird jedoch darauf hingewiesen, dass die LIDs 40 und 50 als integrale Einrichtungen implementiert werden können, wenn ein bidirektionales Leitungs-Interface mit einem I/O-Kommunikationsbus vorgesehen ist. Die LIDs können in Interface-Verbindung mit einem spezifischen Daten-Terminal stehen, z. B. mit synchronen oder asynchronen Terminals oder einer T1-Leitung, indem an der Empfangs-Seite die physikalische Übersetzung der Information an der Eingangsseite in ein Taktsignal CLK und gerahmte HDLC-Daten mit dem Format gemäß Fig. 1 vorgenommen wird. An der Sender-Seite werden die gerahmten HDLC-Daten und das Taktsignal CLK in die Daten übersetzt, die für eine End-Einrichtung geeignet sind. Der Typ der Übersetzung ist spezifisch für die Leitung vorgesehen, mit der eine Interface- Verbindung betrieben werden soll. Er kann eine Puffer-Fähigkeit einschließen, um ein Leitungs-Jitter, eine Übertragungs-Wartezeit etc. zu kompensieren. Im Falle eines asynchronen Daten-Terminals muss eine Umsetzung von asynchron zu HDLC durchgeführt werden. Der synchrone Daten-Terminal kann eine Zeit- Slot- zu HDLC-Umsetzung erfordern. Zum Unterstützen des Zellen-Relais- Schaltens führen die LIDs zusätzlich zu den Leitungs-Interface-Funktionen das Zellen-Zusammenfügen und -Auseinandernehmen durch.
• Somit muss der spezifische Typ von LID die spezifische End-Einrichtung stützen. Während die Ausgangssignale der LIDs gleichförmige gerahmte HDLC- Daten und ein Taktsignal bilden, kann ein Allzweck-Modularschalter vorgesehen werden, indem die entsprechenden LIDs für bestimmte Leitungs- Interface-Erfodernisse installiert werden. Dadurch werden die Systemkosten reduziert, indem für jedes LID die gleiche Netzwerk-Hardware wiederholt wird, unabhängig von der LID-Daten-Rate. Die Struktur der verschiedenartigen spezifischen LIDs ist beschrieben in der mitanhängigen Anmeldung mit dem Titel "Line Interface Device for Fast-Packet Network", die gleichzeitig hiermit eingereicht wurde und durch Verweis hierin einbezogen wird.
• Die durch das Schalt-Netzwerk übertragenen Daten-Rahmen werden in einem Rahmen-Puffer 46 gepuffert, der mit den LIDs durch entsprechende Rahmen- Relais-Paket-Management-Einrichtugen (FRYPAM) verbunden ist. Die Empfangs-FRYPAM-Abschnitte 44-0-44-N leisten das Management der Rahmen- Schlange, die von den jeweils entsprechenden LID-Abschnitten 40-0-40-N übertragen wird. Die Sende-FRYPAM-Abschnitte 54-0-54-N übertragen die aus dem Rahmen-Puffer RAM 46 gelesenen Rahmen zu den jeweiligen Sende- LID-Abschnitten 50-0-50-N.
• Wie oben erwähnt, weist ein Eingangssigna) des Empfangs-FRYPAM für das Empfangs-LID gerahmte HDLC-Daten und ein Taktsignal CLK auf. Das FRAPAM prüft das FCS-Feld des Rahmens, der einen zyklischen Redundanz-Code enthalten kann. Der Rahmen wird entfernt, falls sein CRC einen Fehler hat. Ferner extrahiert das FRYPAM das 10-Bit-DLCI-Feld des Empfangs-Rahmens und verwendet diesen Wert als Adresse für ein Übersetzungs- (XLAT-) RAM 48, das an jedes Empfangs-FRYPAM angefügt ist.
• Jedes der Übersetzungs-RAMs 48-0-48-N, das mit dem jeweiligen der FRY- PAMs 44-0-44-N verbunden ist, weist eine Nachschlagtabelle gemäß Fig. 3 auf. Gemäß der Erfindung weist die Nachschlagtabelle eine Liste von Zieladressen, Verbindungs-Aktiv-Bits, Port-Wahl-Feldern und Steuer-Feldern auf. Wenn die Rahmen seitens des FRYPAM empfangen werden, liefert das extrahierte DLCI-Adress-Feld einen Index für eine neue Bestimmungs-Adresse in der Tabelle. Die neue Bestimmungs-Adresse wird aus dem Übersetzungs-RAM gelesen, um die Adresse in dem Empfangs-Rahmen zu ersetzen. Der gleiche Index wird verwendet, um den Ziel-Port zu wählen und zusätzliche Funktionen zu bestimmen, die mit dem Empfangs-Rahmen durchgeführt werden sollen.
• Falls das Verbindungs-Aktiv-Bit anzeigt, dass das DLCI nicht aktiv ist, wird der Rahmen entfernt.
• Falls der Rahmen weitergeleitet werde soll, wird sein DLCI durch die neue Bestimmungs-Adresse ersetzt, und das Empfangs-FRYPAM erzeugt ein Schreib-Steuersignal WR CNTL und ein Adressiersignal ADDR, um die neue Adresse zusammen mit den übrigen Rahmen-Daten in die Stelle des Rahmen- Puffer-RAMs zu schreiben. Wenn ein kompletter Rahmen in dem Rahmen- Puffer-RAM gespeichert worden ist, sendet das Empfangs-FRYPAM eine Paket- Verfügbarkeits-Meldung an das Ziel-Sende-FRYPAM, und zwar über ein FRYPAM-Kommunikations-Link 56, das sämtliche Sende- und Empfangs- FRYPAMs verbindet. Die Identifikationsnummer des Ziel-FRYPAMs wird aus der Nachschlagtabelle in dem Übersetzungs-RAM gelesen. Die Paket-Verfügbarkeits-Meldung weist die Adresse des Rahmens in dem Rahmen-Puffer-RAM und die Byte-Zählstände auf, die die Länge des Rahmens angeben. Das Sende- FRYPAM hält eine Sende-Schlange für sämtliche Rahmen, die es senden muss. Es erzeugt ein Lese-Steuersignal RD CNTL und ein Adressiersignal ADDR, um die Rahmen aus dem Rahmen-Puffer 46 zu lesen und sie im HDLC-Format (HDLC-Daten) an das entsprechende Sende LID 50 zusammen mit einem Taktsignal CLX zu senden. Die Sende-LIDs konvertieren die HDLC-Daten aus den FRYPAMs zu dem Format, das für das spezifische Leitungs-Interface geeignet ist. Diese Information wird dann über die Kommunikationsleitungen 52 an die Empfangs-End-Einrichtung oder den Daten-Terminal gesendet. Wie die LIDs können die FRYPAM-Empfangs- und Sende-Abschnitte in einer integrierten Einrichtung implementiert sein. Der von den Empfangs- und Sende- FRYPAMs und ihrer Struktur durchgeführte Rahmen-Verarbeitungs-Vorgang ist detaillierter beschrieben in der mitanhängigen Anmeldung EP-A-0 676 879 mit dem Titel "Packet Management Device for Fast-Packet Network", die gleichzeitig hiermit eingereicht wurde und durch Verweis hierin einbezogen wird.
• Falls die Nachschlagtabelle in dem Übersetzungs-RAM anzeigt, das der empfangene Rahmen Steuer- oder Aufrechterhaltungs-Information führt, sendet das Sende-FRYPAM diesen Rahmen an einen Steuer- und Aufrechterhaltungs- Prozessor 60, der die Steuer- und Aufrechterhaltungs-Operationen in dem Schalt-Netzwerk handhabt. Der Prozessor 60 verwendet die Steuer- und Aufrechterhaltungs-Rahmen zum Aktualisieren des Inhalts des Übersetzungs- RAMsd in Echtzeit, wenn die virtuellen Verbindungen geändert werden. Er kann auch Ruf-Verarbeitungsfunktionen durchführen, um im gesamten Netzwerk geschaltete Services zu unterstützen und auf Aufrechterhaltungs-Operationen, z. B. Loopbacks, Fehler-Zählungen zu reagieren oder diese zu initiieren. Ferner übermittelt der Steuer- und Aufrechterhaltungs-Prozessor 60 DCLI- und Leitungs-Interface-Parameter an die LIDs über ein Inter-LID-Link 58, das sämtliche LIDs miteinander und mit dem Prozessor 60 verbindet. Die Struktur und die Operationen des Steuer- und Aufrechterhaltungs-Prozessors werden noch detaillierter beschrieben.
• Wie oben erwähnt, schreiben die FRYPAMs die Empfangs-Rahmen in den Rahmen-Puffer 46. Wenn mehrere FRAMs in einen gemeinsames Rahmen-Puffer- RAM schreiben, das mehrere Rahmen-Puffer aufweist, sorgt ein Rahmen- Puffer-Manager 62, der eine dynamische Liste verfügbarer Rahmen-Puffer des RAM aufrechterhält, für die Zuordnung der Rahmen-Puffer für die Empfangs- FRYPAM-Operationen. Die Kommunikation zwischen den FRYPAMs und dem Rahmen-Puffer-Manager erfolgt über ein Rahmen-Puffer-Zuordnungs-Link 64, das sämtliche FRYPAMs miteinander und mit dem Rahmen-Puffer-Manager 62 verbindet. Über dieses Link senden die Sende-FRYPAMs zuordnungsaufhebende Signale, die den Rahmen-Puffer veranlassen, die zugeordneten Puffer freizugeben, wenn die Daten über die Leitung übertragen worden sind. Der Rahmen-Puffer versucht kontinuierlich, für sämtliche Empfangs-FRYPAMs Puffer aufrechtzuerhalten. Sämtlichen Rahmen wird in dem Rahmen-Puffer-RAM der gleiche Raum zugewiesen. Dieser Raum kann groß genug sein, um den größten an dem Netzwerk verfügbaren Rahmen (typischerweise 4 KBytes) zu speichern. Wie noch detaillierter gezeigt wird, kann die Zuordnung durch Hardware durchgeführt werden.
• Da die Puffer-Zuordnungs-Größe für jeden Rahmen festgelegt ist, ist es möglich, 56 Byte-Rahmen in dem Rahmen-Puffer zuzuordnen, um das Zellen- Relais-Schalten zu unterstützen. In diesem Fall können die LIDs das Zellen- Zusammenfügen und das Zellen-Auseinandernehmen zusätzlich zu den Leitungs-Interface-Funktionen durchführen. Ferner können die LIDs die Adressier-Information aus dem Zellen-Header extrahieren und diese Daten in einen formatierten HDLC-Rahmen fester Länge umsetzen. Folglich werden die FRYPAM-Operationen in der gleichen Weise durchgeführt wie für das Rahmen- Relais-Schalten.
• Gemäß Fig. 4 weist der Rahmen-Puffer-Manager 62 ein Rahmen-Manager-RAM 82 auf, das eine Liste von aktiven Rahmen-Puffern in dem Rahmen-Puffer-RAM 46 führt. Ein Bit in dem Manager-RAM 82 entspricht einem Puffer-Rahmen in dem Rahmen-Puffer-RAM 46. Die Adressen der Manager-RAM-Bits werden linear zu dem Rahmen-Puffer-RAM angeordnet. Das erste Bit in dem Manager- RAM (an der Adresse 0) hält den Frei-/Leer-Status für den ersten Rahmen- Puffer in dem Rahmen-Puffer-RAM. Das zweite Bit (an der Adresse 1) enthalt den Status des zweiten Rahmen-Puffers. Bei n Bits enthält die Adresse n-1 den Status des Rahmen-Puffers n. Die Gesamtzahl von Bits in dem Rahmen- Manager-RAM ist gleich der Gesamtzahl von Bytes in dem Rahmen-Puffer- RAM, dividiert durch die Anzahl pro Rahmen zugewiesener Bytes.
• Nach dem Hochfahren oder einem Rücksetz-Zustand kann der Rahmen- Manager-Inhalt gelöscht werden. Es sei angenommen, dass ein Lösch-Bit (0) bedeutet, dass der Rahmen-Puffer frei ist, und ein Bit 1 angibt, dass sich der Puffer in Benutzung befindet. Eine Zuordnungs-Zustandsmaschine 84 und eine Zuordnungsaufhebungs-Zustandsmaschine 86 werden zum Handhaben des Rahmen-Manager-RAMs 82 verwendet. Die Zuordnungs-Zustandsmaschine sucht das Manager-RAm nach freien Puffern ab (0 Werte) und speichert die Adressen der freien Puffer in einem FIFO-Speicher 88. Wenn ein freier Puffer gefunden wird, setzt die Zuordnungs-Zustandsmaschine 84 das entsprechende Bit in dem Rahmen-Manager-RAM 82 über seinen WR-Eingang, auf den durch einen Multiplexer 90 zugegriffen werden kann. Somit wird, falls ein Bits als 0 erkannt wird, dieses auf 1 gesetzt. Wenn das FIFO 88 voll ist, wird die Zustandsmaschine bei der letzten gespeicherten RAM-Adresse, inkrementiert um eins, eingefroren, und fährt mit der nächsten Stelle fort, wenn das FIFO verfügbaren Raum aufweist. Wenn das gesamte RAM durchsucht worden ist (n Bits gelesen) startet die Zustandsmaschine bei der Adresse 0 neu.
• Falls während des gesamten Abtastens von n Bits keine 0-Werte gefunden werden, wird festgestellt, dass das Rahmen-Puffer-RAM voll ist. Falls dieser zustand bleibt, bis das FIFO leer ist, werden jegliche weiteren Requests nach Puffer-Raum zurückgewiesen. Dies kann erfolgen, indem eine Rahmen-Puffer- Adresse ausgegeben wird, die nicht weniger als n beträgt ("> = n"). Diese außerhalb der Grenze liegende Adresse oder jede vorbestimmte spezielle Adresse kann verwendet werden, um das FRYPAM darüber zu informieren, dass kein Puffer-Raum verfügbar ist. Während des Durchsuchens des Manager-RAMs wird die Anzahl zugeordneter Rahmen gezählt. Dies ist zweckmäßig beim Bestimmen der Puffer-Verwendung über der Zeit und bei der Detektion eines Staus, bevor das Rahmen-Puffer-RAM die Sättigung erreicht. Der Zählstand, der der Anzahl der während des Suchens gefundenen aktiven Puffer entspricht, wird in ein Aktiv-Zählstands-Register 92 gelatcht, das für den Steuer- und Aufrechterhaltungs-Prozessor 60 zugänglich ist.
• Wenn das FIFO 88 voll ist oder keine Puffer frei sind, löscht die Zuordnungsaufhebungs-Zustandsmaschine 86 die Rahmen-Manager-RAM-Bits, die den Rahmen-Puffern entsprechen, welche von den Sende-FRYPAMs freigegeben worden sind. Die Zuordnungsaufhebungs-Zustandsmaschine überwacht ein Zuordnungsaufhebungs-Schlangen-Register 94, das eine von den Sende- FRYPAMs gebildete Zuordnungsaufhebungs-Schlange speichert. Die Zuordnungsaufhebungs-Zustandsmaschine schreibt einen 0-Wert in die Rahmen- Manager-RAM-Adresse, die dem in der Zuordnungsaufhebungs-Schlange angegebenen freigegebenen Rahmen-Puffer entspricht. Ein Adress-Multiplexer 96 führt dem Rahmen-Manager-RAM 82 Adress-Signale zu die durch die Zuordnungs- und Zuordnungsaufhebungs-Zustandsmaschinen erzeugt worden sind.
• Die Betriebsgeschwindigkeit der Zuordnungs- und Zuordnungsaufhebungs- Zustandsmaschinen ist hoch genug, und die Kapazität des FIFO und des Zuordnungsaufhebungs-Schlangen-Registers ist groß genug, um Requests von sämtlichen FRYPAMs zu handhaben, ohne den Zugriff auf einen Rahmen zu verzögern oder ein Überströmen der Zuordnungsaufhebungs-Schlange zu verursachen. Das Rahmen-Manager-RAM kann als ein Doppel-Port-RAM implementiert werden, das einen gleichzeitigen Zugriff von beiden Zustandsmaschinen erlaubt. Es kann auch ein Arbitrierungs-Schema derart implementiert werden, dass es den Zugriff seitens jeder Zustandsmaschine basierend auf solchen Zuständen wie z. B. der aktuellen FIFO-Tiefe und der Zuordnungsaufhebungs-Schlangen-Tiefe regelt. Alternativ kann ein als zyklisches Multiplexverfahren ausgelegtes Gleichzugriffs-Schema implementiert werden.
• Wie oben erwähnt erfolgt die Kommunikation zwischen den FRYPAMs und dem Rahmen-Puffer-Manager über das Rahmen-Puffer-Zuordnungs-Link 64, das mit einer Bus-Steuer-Zustandsmaschine 98 verbunden ist, die die Interaktion zwischen den FRYPAMs und dem Rahmen-Puffer-Manager steuert. Die Bus- Steuer-Zustandsmaschine 98 ist mit einem Inter-FRYPAM-Bus 100 verbunden des Rahmen-Puffer-Zuordnungs-Link verbunden, der z. B. mit einer Prioritäten- Arbitrations-Parallelschaltung gemäß Fig. 5 implementiert werden kann. Die Empfangs- und Sende-FRYPAMs 0 bis N sind parallel mit dem Mehrfachleitungsbus verbunden 100 verbunden, der über Pull-up-Widerstände an den Logik-Eins-Zustands angeschlossen ist. Das Bus-Leitungs-Zuordnungsaufhebungs-/Zuordnungs-Signal, das dem Bit höchster Ordnung entspricht, wird zum Wählen der Zuordnungs- oder Zuordnungsaufhebungs-Funktion verwendet. Eine Bestätigungsleitung ACK wird verwendet, um den Daten-Transfer durchzuführen und anzuzeigen, das der Bus in Betrieb ist. Die übrigen Leitungen, die mit den Adress-Ausgängen MSB bis LSB der FRYPAMs verbunden sind, ermöglichen den FRYPAMs, ihre Adressen zu präsentieren. Die tatsächliche FRYPAM-Adresse wird komplementiert und über Treiber vom Typ mit offenem Kollektor auf den Bus gesteuert.
• Das treibende FRYPAM überwacht den Bus und unternimmt einen Versuch zur Verifizierung, dass seine auf dem Bus zugeführte Adresse korrekt ist. Falls dies der Fall ist, fährt es damit fort, den Bus zu treiben, bis der Rahmen-Puffer- Manager ein Bestätigungssignal über die Leitung ACK sendet. Für eine Zuweisungs-Operation gibt das anfordernde FRYPAM seine Adresse frei, wenn das Bestätigungssignal aktiv wird, und der Rahmen-Puffer steuert den Bus mit der aus dem FIFO 88 gelesenen Rahmen-Puffer-Adresse. Das Bestätigungssignal wird dann inaktiv, und der Bus wird freigegeben. Das FRYPAM akzeptiert die Rahmen-Puffer-Adresse auf der Abstiegsflanke des Bestätigungssignals. Um eine Zuordnungsaufhebung zu bewirken, steuert das anfordernde FRYPAM die Rahmen-Puffer-Adresse auf dem Bus während der Zeit, zu der das Bestätigungssignal aktiv ist. Der Rahmen-Puffer-Manager speichert die Adresse in dem Zuordnungsaufhebungs-Schlangen-Register 94 und hebt das Bestätigungssignal auf.
• Es kann kein FRYPAM auf den Bus zugreifen, wenn das Adress-Feld nicht vollständig high ist oder wenn das Bestätigungssignal aktiv ist. Um einen Zugriff zu ermöglichen, wenn mehrere FRYPAMs gleichzeitig ihre Adresse auf dem Bus ausgeben, erlaubt der Arbitrierungs-Mechanismus nur einer einzigen Adresse, auf dem Bus zu verbleiben, während die anderen zurückbleiben. Dies kann durchgeführt werden, indem veranlasst wird, dass jedes FRYPAM seine Adresse mit der Adresse auf dem Bus vergleicht, und zwar von dem signifikantesten Bis zu dem am wenigsten signifikanten Bit. Falls während des Vergleichs das Bit nicht gleich dem Treiber-Bit ist, zieht das steuernde FRYPAM sein Request von dem Bus zurück. Dieser Mechanismus bildet eine Prioritäts-Arbitrierung, da die höher adressierten FRYPAMs stets Vorrang vor den niedriger adressierten FRYPAMs erhalten, wenn mehrere FRYPAMs gleichzeitig versuchen, auf den Bus zuzugreifen.
• Um eine Sättigung des Rahmen-Puffers zu verhindern, können die Zuordnungsaufhebungs-Operationen eine höhere Priorität erhalten als Zuordnungs- Operationen. Alternativ können die Zuordnung und die Zuordnungsaufhebung gleiche Priorität haben.
• Bei dem beschriebenen Beispiel werden die Bus-Adress-Arbitrierung und die Datenübertragung asynchron durchgeführt. Alternativ kann ein synchrones Schema implementiert werden, um die Arbitrierungs- und Datenübertragungsphasen an alternierenden Rändern des auf dem Bus zugeführten Taktisgnals zu erzeugen. Beispielsweise kann die Adress-Arbitrierung erfolgen, während das Taktsignal high ist, und die Datenübertragung kann erfolgen, während das Taktsignal high ist. An der Abstiegsflanke des Taktsignals können die FRYPAMs bestimmen, wer die Arbitrierung gewonnen hat. Dann kann das gewinnende FRYPAM den Bus für eine Zuordnungsaufhebungs-Operation steuern. Zur Zuweisung kann der Rahmen-Puffer-Manager den Bus an der Abstiegsfalnke des Taktsignals steuern. Die Daten können an der Anstiegsflanke des Taktsignals gelatcht werden. Dann wird der Bus freigegeben. Dementsprechend versteht sich, dass der Arbitrierungs-Mechanismus auf vielfache Weise implementiert werden kann, um schnelle Zuordnungs- und Zuordnungsaufhebungs- Operationen mit minimalem Bus-Wettbewerb zu ermöglichen.
• Wie bereits erwähnt wird die Bus-Steuerungs-Zustandsmaschine 98 (Fig. 4) verwendet, um den Zugriff zwischen den FRYPAMs und dem Rahmen-Puffer- Manager über den Inter-FRYPAM-Bus 100 zu steuern. Der Betrieb der Bus- Steuerungs-Zustandsmaschine läuft wie folgt ab. Falls sich der Bus im Wartezustand befindet, setzt die Zustandsmaschine 98 den Zustand 0. Falls eine Zuordnungs-Operation gewünscht ist, wird der Zustand 1 gesetzt. Falls andere Bedingungen auftreten, wird der Zustand 2 gesetzt.
• Wenn im Zustand 1 (Request nach Zuordnung) die Adress-Arbitrierung abgeschlossen worden ist, aktiviert die Zustandsmaschine das Bestätigungssignal auf der Leitung ACK. Falls das FIFO 88 nicht leer ist, liest die Zustandsmaschine das FIFO und steuert die entsprechende Adresse von dem FIFO durch einen Multiplexer 102 und einen Bus-Treiber 104 auf den Bus. Falls das FIFO leer ist, wird das Request nach Puffer-Raum abgewiesen, indem auf den Bus die bereits beschriebene Rahmen-Puffer-Adresse "> = n" gesteuert wird. Diese Adresse wird durch einen weiteren Eingang "n" des Multiplexers 102 zugeführt. Dann wartet die Zustandsmaschine darauf, dass sich der Bus beruhigt, löst das Bestätigungssignal aus und setzt den Zustand 0.
• In dem Zustand 2 (Request nach Zuordnungsaufhebung) wartet die Zustandsmaschine darauf, dass sich die Adress-Arbitrierung beruhigt, und aktiviert das Bestätigungssignal auf der Leitung ACK. Die auf ein Sende-FRYPAM hin empfangene Adresse wird in dem Zuordnungsaufhebungs-Schlangen-Register 94 gespeichert. Dann wird das Bestätigungssignal ausgelöst, und der Zustand 0 wird gesetzt, um auf ein nächstes Request zu warten.
• Im folgenden wird auf Fig. 6 der Zeichnungen eingegangen, die ein Beispiel eines Schaubilds des Steuer- und Aufrechterhaltungs-Prozessors 60 zeigen, der Zugriff auf den Rahmen-Puffer-Manager, das Rahmen-Puffer-RAM und sämtliche FRYPAMs und LIDs in dem System hat. Der Prozessor weist eine CPU 120 auf, die mit einem RAM 122 zur vorübergehenden Daten-Speicherung und mit einem ROM 124 zur Programmspeicherung verbunden ist. Es können zahlreiche 16- oder 32-Bit-CISC- und RISC-Prozessoren als CPU 120 verwendet werden, um sämtliche Steuer- und Aufrechterhaltungs-Rahmen von jedem FRYPAM zu verarbeiten und den Inhalt der Übersetzungs-RAMs in Echtzeit zu aktualisieren. Obwohl das ROM 124 normalerweise verwendet wird, um den Programm-Code zu laden, kann das Programm in das RAM 122 geladen werden, und zwar aus einem zusätzlichen Speicher 126 wie z. B. einer Festplatte oder FLASH PROMs. Zusätzlich kann der ROM-Bereich FLASH PROMs, batteriegespeiste SRAM- oder andere nichtflüchtige Speicher aufweisen.
• Ein FRYPAM 128 und ein HDLC-Controller 130 werden zum Zugreifen auf das Rahmen-Puffer-RAM verwendet. Diese Hardware-Kombination versieht die CPU mit einem direkten Rahmen-Zugriff auf das Rahmen-Puffer-RAM. Es kann ein modifiziertes FRYPAM, das nur den Rahmen-Puffer-Zugriff und das Puffern handhabt, als FRYPAM 128 verwendet werden. Alternativ kann das basale FRYPAM, das den FRYPAMs 44 und 54 ähnlich ist, verwendet werden, die Kosten der Entwicklung einer speziellen Einheit zu beseitigen. Unabhängig von der Implementierung liest die CPU Rahmen in ihr RAM, aus der FRYPAM-Sende- Operation zu dem HDLC-Controller-Receiver. Das FRYPAM handhabt auch die Rahmen-Puffer-Zuordnungsaufhebung, wenn der Rahmen an den HDLC- Controller ausgegeben wird. Die CPU kann Rahmen zur Übertragung aufreihen, indem sie die HDLC-Daten durch den HDLC-Controller 130 an das FRYPAM sendet. Mit dem FRYPAM 128 ist ein Übersetzungs-RAM 132 verbunden, in dem die Übersetzungs-Nachschlagtabelle gemäß Fig. 3 gespeichert ist, und das verwendet werden kann, um die DLCI-Felder der Rahmen zu übersetzen, die durch die CPU an das Ziel-DLCI übertragen werden. Die aktualisierten Rahmen werden in dem Rahmen-Puffer-RAM gespeichert, nachdem die Puffer- Zuordnungs-Operation durchgeführt worden ist. Die Sende-Schlangen-Information wird zu dem Ziel-FRYPAM gesendet. Die Rahmen-Puffer-Zugriffs-Arbeit wird von dem FRYPAM 128 geleistet.
• Eine Übersetzungs-(XLAT-)RAM-Zugriffs-Schaltung 134 ermöglicht der CPU den Zugriff auf sämtliche XLAT-RAMs in dem System. Dies kann bewirkt werden durch einen parallelen Bus, der sämtliche XLAT RAMs miteinander und mit dem XLAT RAM 132 verbindet. Es können Bus-Transceiver vorgesehen sein, um den Datentransfer auf diesem Bus durchzuführen. Zusätzlich zu den CPU- Daten empfängt die Zugriffsschaltung 134 die Identifikationsnummer des FRYPAM, auf das zugegriffen werden soll, und die erforderliche Adresse des entsprechenden XLAT RAM, um der CPU die Fähigkeit zu geben, Daten aus jeder oder in jede Stelle in jedem XLAT RAM zu lesen und zu schreiben. Ein Arbitrierungs-Mechanismus ist vorgesehen, um die CPU daran zu hindern, auf das XLAT RAM zuzugreifen, wenn das mit dem betreffenden XLAT RAM verbundene FRYPAM die XLAT RAM-Daten liest. Beispielsweise kann ein Bereitschafts-Signal von dem XLAT-RAM, das anzeigt, dass das FRYPAM nicht auf sein XLAT RAM zugreift, verwendet werden, um den CPU-Zugriff zu aktivieren. Falls das Bereitschafts-Signal nicht aktiv ist, wartet die CPU darauf, dass der FRYPAM-Zugriff abgeschlossen wird.
• Wie bereits erwähnt, sind sämtliche LIDs in dem System über das Inter-Link 58, das mit dem Steuer- und Aufrechterhaltungs-Prozessor 60 verbunden ist, derart geschaltet, dass die DCLI-, Link-Interface- und Aufrechterhaltungs- Information zwischen dem Prozessor und den LIDs übertragen werden kann. Dieses Link kann über zahlreiche serielle oder parallel Bus-Architekturen implementiert sein, einschließlich Master-Slave-Polling, Muktimaster-HDLC, Token-Weitergabe und CSMA/CD. Jeder dieser Ansätze, der das Übertragen von Steuer- und Aufrechterhaltungs-Information zu sämtlichen LIDs in Echtzeit leisten kann, kann als Inter-LID-Link gemäß der vorliegenden Erfindung verwendet werden. Die CPU 120 greift auf das Inter-LID-Link über einen Inter- LID-Link-Controller 136 zu, um in dem RAM 122 gespeicherte DLCI-Information zu übertragen und Loopback-Operationen und andere relevante Steuer- und Aufrechterhaltungs-Vorgänge anzufordern. Bei einer Master-Slave- Implementierung führt der LID-Link-Controller stets die Master-Funktionen durch.
• Gemäß der Erfindung hat die CPU 120 auch Zugriff auf den Zählstand, der der Anzahl aktiver Puffer des Rahmen-Manager-RAMs entspricht, die von dem Rahmen-Puffer-Manager 62 jedes Mal aktualisierbar sind, wenn die Zuordnungs-Zustandsmaschine eine Abtstastbewegung über das Rahmen-Manager- RAM abschließt. Der Zählwert von dem Rahmen-Puffer-Manager 62, der an die CPU 120 über einen Rahmen-Puffer-Manager 62 übertragen wird, ermöglicht der CPU, das Maß der Rahmen-Puffer-Verwendung in Echtzeit zu überwachen. Wenn sich das Rahmen-Puffer-RAM der Sättigung nähert, gibt die CPU über einen Puffer 140 Stau-Steuer-Bits an die FRYPAMs aus, um den Empfangs- FRYPAMs zu ermöglichen, Rahmen zu entfernen, bei denen das Entfernungs- Eignungs-Bit gesetzt ist. Die entsprechenden Sende-FRYPAMs können das FECN-Bit setzen, um die Ziel-Endeinrichtung zu benachrichtigen, dass ein Stau-Handhabungs-Vorgang gestartet werden sollte. Die Einzelheiten des Stau-Handhabungs-Vorgangs sind in den relevanten Rahmen-Relais-Standards beschrieben. Insofern die CPU Zugang zu der Rahmen-Puffer-Verwendung in Echtzeit hat und die FRYPAMs die Fähigkeit haben, wählbare Empfangs- Rahmen zu entfernen und Stau-Bits in den Sende-Rahmen zu setzen, können gemäß der vorliegenden Erfindung zahlreiche Stau-Handhabungs-Schemata verwendet werden. Beispielsweise können Kein-Stau-Bits in dem Rahmen- Relais-Header oder nur die Entfernungs-Eignungs-Bits verwendet werden. Bei einigen der Implementierungen kann jeder verfügbare Stau-Verhinderungs- Vorgang verwendet werden.
• Gemäß Fig. 7 wird gemäß einem Aspekt der Erfindung ein gemeinsames Rahmen-Puffer-RAM 46a von sämtlichen Empfangs- und Sende-FRYPAMs 0 bis N in dem System gemeinsam benutzt. Sämtliche Empfangs-Rahmen werden durch Empfangs-FRYPAMs in das RAM geschrieben, und sämtliche Sende- Rahmen werden durch Sende-FRYPAMs aus dem RAM gelesen. Die FRYPAMs erzeugen Steuer-CNTL- und Adressier-ADDR-Signale, um das Schreiben und Lesen von Daten durchzuführen. Wie bereits erwähnt, ist das Rahmen-Puffer- RAM mindestens 32 Bit breit, um jeden Zugriff auf das Rahmen-Puffer-RAM effizienter zu machen. Da die RAM-Kapazität möglicherweise nicht hinreichend ist, um sämtlichen mit Hochgeschwindigkeits-LIDs verbundenen FRYPAMs einen gleichzeitigen Zugriff auf das RAM zu ermöglichen, wird eine Arbitrierungs-Schaltung 200 verwendet, um die Arbitrierungs-Funktionen durchzuführen. Beispielsweise kann ein für ein zyklisches Multiplexverfahren ausgelegtes Arbitrierungs-Schema verwendet werden, um jedem FRYPAM eine gleiche Chance zum Zugriff auf das Rahmen-Puffer-RAM zu geben. In diesem Fall ist die zum Erlangen des Zugriffs auf das RAM erforderliche Zeit gleich der Arbitrierungs-Wartezeit plus der RAM-Zugriffszeit. Die Arbitrierungs-Wartezeit steigt linear mit der Anzahl der mit dem RAM verbundenen FRYPAMs an. Da jedoch die Zugriffszeit durch die Geschwindigkeit des RAMs begrenzt ist, kann dieser Ansatz möglicherweise zur Folge haben, dass das Rahmen-Puffer-RAM einen Flaschenhals in dem System bildet, wenn zahlreiche Hochgeschwindigkeitsleitungen geschaltet werden.
• Fig. 8 zeigt ein weiteres Beispiel des Rahmen-Puffer-RAM-Zugriffs-Schemas, bei dem ein Doppel-Port-Rahmen-Puffer-RAM oder ein für gleichzeitigen Zugriff ausgelegtes RAM 46b verwendet wird. Dieser Ansatz erlaubt den Empfangs- und Sende-FRYPAMs 0 bis N, auf die Schreib- und Lese-Ports des Rahmen-Puffer-RAMs zum Schreiben bzw. Lesen von Daten zur gleichen Zeit zuzugreifen. Da der Rahmen vollständig in dem RAM gespeichert sein muss, bevor das Sende-FRYPAM weiß, dass der Rahmen existiert, garantiert die Architektur gemäß Fig. 8, dass die Lese- und Schreib-Zugriffe auf jeden Rahmen- Puffer des RAM nie gleichzeitig auftreten. Dadurch wird jegliche RAM- Konkurrenz aufgrund eines gleichzeitigen Auftretens von Lese- und Schreib- Operationen an der gleichen Adresse verhindert. Folglich bietet diese Rahmen- Puffer-Implementation einen mindestens zweifachen Anstieg der Rahmen- Zugriffs-Leistung. Es werden separate Schreib- und Lese-Arbitrierungs-Schaltungen 200 und 200b verwendet, um über die Konkurrenz zwischen den Empfangs-FRYPAMs bzw. zwischen den Sende-FRYPAMs zu entscheiden. Dies reduziert die Arbitrierungszeit-Wartephase im Vergleich mit der Schaltung gemäß Fig. 7 um die Hälfte.
• Fig. 9 zeigt ein weiteres Beispiel des Rahmen-Pufer-RAM-Zugriffs-Schemas, bei dem ein separates Rahmen-Puffer-RAM 0 bis N für jedes der FRYPAMs o bis N vorgesehen ist. Jedes Rahmen-Puffer-RAM enthält die Sende-Daten für das entsprechende FRYPAM. Wenn Rahmen empfangen werden, fordert das Empfangs-FRYPAM einen Weg zu dem Ziel-FRYPAM durch einen Kreuzungspunkt-Schalter 202 an. Falls auf das Ziel-FRYPAM zu diesem Zeitpunkt zugegriffen werden kann, sendet der Kreuzungspunkt-Schalter ein Bereitschafts- Signal RDY an das Empfangs-FRYPAM, um das Daten-Schreiben in das Rahmen-Puffer-RAM zu ermöglichen, das dem Ziel-FRYPAM entspricht. Falls das Ziel-Rahmen-Puffer-RAM aktiv ist (einem Zugriff durch ein weiteres Empfangs- FRYPAM unterliegt), gibt der Kreuzungspunkt-Schalter einen Nicht-Bereit- Zustand an das anfordernde FRYPAM aus. In diesem Fall müssen die FRYPAMs eine hinreichend große Puffer-Kapazität haben, um Daten zu akkumulieren, wenn das Rahmen-Puffer-RAM aktiv ist. Dieser Ansatz beseitigt jegliche Arbitrierungs- und Zugriffs-Verzögerungen in dem Sende-Weg.
• Ferner können sämtliche Steuer- und Aufrechterhaltungs-Rahmen, die seitens der Empfangs-FRYPAMs empfangen werden, einem Steuer- und Aufrechterhaltungs-Puffer-RAM zugeleitet werden, auf das direkt von dem Steuer- und Aufrechterhaltungs-Prozessor zugegriffen werden kann. Dies beseitigt die Notwendigkeit des FRYPAM 128 und des HDLC-Controllers 130 in dem Steuer- und Aufrechterhaltungs-Prozessor. Falls die Steuer- und Aufrechterhaltungs- Rahmen gesendet werden müssen, kann der Steuer- und Aufrechterhaltungs- Prozessor ihre Sendung an die Ziel-FRYPAMs durchführen.
• Somit ist eine modulare Architektur für Schnellpaket-Netzwerke beschrieben worden, die Leitungs-Interface-Einrichtungen (LIDs) aufweist, welche austauschbar sind, um zahlreiche Leitungs-Interfaces zu stützen. Die LIDs beliefern Rahmen-Relais-Paket-Management-Einrichtungen (FRYPAMs) mit vereinheitlichten Rahmen-Daten im HDLC-Format und mit Taktsignalen. Die Empfangs-FRYPAMs führen das CRC-Prüfen durch, prüfen Nachschlagtabellen, um bei Bedarf die DLCI-Felder zu konvertieren, schreiben die empfangenen Rahmen mit korrekten FCS-Feldern in ein Rahmen-Puffer-RAM und kommuniziert mit anderen FRYPAMs, um die Sende-Schlangen zu aktualisieren. Die Sende- FRYPAMs lesen die Rahmen aus dem Rahmen-Puffer-RAM und senden sie an die Sende-LIDs, die mit Ziel-Endpunkten verbunden sind. Die Sende-LIDs konvertieren die HDLC-Daten aus den FRYPAMs in das für das bestimmte Leitungs-Interface geeignete Format und senden die Information an die Ziel- Endpunkte. Ein Rahmen-Puffer-Manager ordnet verfügbare Rahmen-Puffer in dem Rahmen-Puffer-RAM unter den FRYPAMs zu. Falls keine Puffer verfügbar sind, wird der empfangene Rahmen entfernt. Ein Steuer- und Aufrechterhaltungs-Puffer handhabt Steuer- und Aufrechterhaltungs-Operationen für das Schnellpaket-Netzwerk. Er aktualisiert die Nachschlagtabellen in Echtzeit, während virtuelle Verbindungen geändert werden. Ferner übermittelt er DLCI- und Leitungs-Interface-Parameter an die LIDs.
• Somit ermöglicht die offenbarte Architektur das Handhaben von Schnellpaket- Protokollen in Hardware und ist geeignet für einen weiten Bereich von Networking-Lösungen mit nur wenigen austauschbaren Modulen.

Claims (25)

1. Schnellpaket-Netzwerks-Kommunikationssystem zum Übertragen von Information zwischen mehreren Sende- und Empfangs-Datenterminals, mit:

Empfangsleitungs-Interfaceeinrichtungen (40), die auf die Sende-Datenterminals reagieren, um Datenpakete mit Adress- und Prüffeldern zu erzeugen,

Übersetzungsspeichereinrichtungen (48) zum Speichern voreingestellter Adress- und Steuerinformation,

Empfangsdaten-Managementeinrichtungen (44), die auf die Empfangsleitungs-Interfaceeinrichtungen reagieren, um die Datenpakete basierend auf der voreingestellten Adress- und Steuerinformation aus der Übersetzungsspeichereinrichtung zu verarbeiten und die Prüffelder zu prüfen,

einer Puffereinrichtung (46), die auf die Empfangsdaten-Managementeinrichtung reagiert, um die von der Empfangsdaten-Managementeinrichtung geschriebenen Datenpakete zu speichern,

Sendedaten-Managementeinrichtungen (54) zum Lesen der Datenpakete von der Puffereinrichtung, und

Sende-Interfaceeinrichtungen (50), die auf die Sendedaten-Managementeinrichtung reagieren, um die Datenpakete zu Daten zu konvertieren, die zu den Empfangs-Datenterminals übertragen werden,

wobei die Sendedaten-Managementeinrichtungen (54) auf die Empfangsdaten-Managementeinrichtungen (44) derart reagieren, dass die Empfangsdaten-Managementeinrichtungen den Sendedaten-Managementeinrichtungen mitteilen, dass ein in der Puffereinrichtung gespeichertes Datenpaket zum Auslesen verfügbar ist,

dadurch gekennzeichnet, dass das System in der Lage ist, die in den Übersetzungsspeichereinrichtungen (48) gespeicherte Information basierend auf Information, die aus von der Empfangsdaten-Managementeinrichtungen (44) detektierten Steuerpaketen extrahiert wird, in Echtzeit zu aktualisieren.

2. Schnellpakets-Netzwerk nach Anspruch 1, ferner mit: einem Puffer-Manager (62), der auf die Empfangsdaten-Managementeinrichtungen reagiert, um den von den Empfangsdaten-Managementeinrichtungen geschriebenen Datenpaketen Pufferzellen der Puffereinrichtung (46) zuzuweisen.

3. Schnellpakets-Netzwerk nach Anspruch 2, bei dem Empfangsdaten- Manager der Empfangsdaten-Managementeinrichtungen entsprechend ihrer Priorität auf den Puffer-Manager zugreifen.

4. Schnellpakets-Netzwerk nach Anspruch 2, bei dem der Puffer-Manager eine Liste der Pufferzellen führt, die für die Empfangsdaten-Managementeinrichtungen verfügbar sind.

5. Schnellpakets-Netzwerk nach Anspruch 2, bei dem der Puffer-Manager die zugewiesenen Pufferzellen auf ein Freigabesignal von den Sendedaten-Managementeinrichtungen hin freigibt, wenn die entsprechenden Daten an die Empfangs-Datenterminals übertragen werden.

6. Schnellpakets-Netzwerk nach Anspruch 1, bei dem separate Schreib- Entscheidungs- und Lese-Entscheidungseinrichtungen den Empfangs- und Sendedaten-Managementeinrichtungen einen Zugriff auf die Puffereinrichtung ermöglichen.

7. Schnellpakets-Netzwerk nach Anspruch 1, bei dem Schalteinrichtungen den Sendedaten-Managementeinrichtungen einen Zugriff auf die Pufferzellen ermöglichen.

8. Schnellpakets-Netzwerk nach Anspruch 1, bei dem Steuer- und Wartungs-Verarbeitungseinrichtungen (60) den Empfangs- und Sende-Interfaceeinrichtungen in Echtzeit Steuer- und Wartungsinformation übermitteln.

9. Schnellpakets-Netzwerk nach Anspruch 1, bei dem Steuer- und Wartungs-Verarbeitungseinrichtungen (60) den Empfangs-Interfaceeinrichtungen die Adress-Felder der Datenpakete übermitteln.

10. Schnellpakets-Netzwerk nach Anspruch 1, bei dem die Empfangsdaten- Managementeinrichtungen die Adress-Felder der Datenpakete entsprechend der Adress- und Steuerinformation von den Übersetzungsspeichereinrichtungen aktualisieren.

11. Schnellpakets-Netzwerk nach Anspruch 1, bei dem die Datenpakete Datenrahmen variabler Länge aufweisen.

12. Schnellpakets-Netzwerk nach Anspruch 1, bei dem die Datenpakete Datenzellen fester Länge aufweisen.

13. Schnellpakets-Netzwerk nach Anspruch 12, bei dem die Empfangs- Interfaceeinrichtungen das Zellen-Assembly und die Sende-Interfaceeinrichtungen das Zellen-Disassembly durchführen.

14. Schnellpakets-Netzwerk nach Anspruch 1, bei dem die Empfangs- und Sende-Interfaceeinrichtungen austauschbare Module aufweisen, die spezifischen Typen der Terminaleinrichtungen entsprechen.

15. Schnellpaket-Rahmen-Relay-Netzwerk zum Übertragen von Information zwischen mehreren Sende- und Empfangs-Endpunkten, mit:

mehreren Empfangsleitungs-Interfaceeinrichtungen (40), die mit den Sende-Enden verbunden sind, um Datenrahmen mit Adressfeldern und Rahmenprüffeldern zu erzeugen,

mehreren Empfangsrahmen-Managementschaltungen (44), die mit den Empfangsleitungs-Interfaceeinrichtungen verbunden sind, um die Adressfelder zu verarbeiten und die Rahmenprüffelder zu prüfen und dadurch den Datenrahmen mit einem fehlerhaften Rahmenprüffeld auszuschließen,

mehreren Übersetzungsspeichern (48), die mit den Empfangsrahmen- Managementschaltungen verbunden sind, um ihnen Adress- und Steuerinformation zum Verarbeiten der Adressfelder zu übermitteln,

einer Rahmen-Pufferspeichereinrichtung (46), die mit den Empfangsrahmen-Managementschaltungen verbunden ist und mehrere Pufferspeicher aufweist, um die von den Empfangsrahmen-Managementschaltungen übertragenen Datenrahmen zu speichern,

mehreren Senderahmen-Managementschaltungen (54), die mit der Rahmen-Pufferspeichereinrichtung zum Lesen des Datenrahmens verbunden sind, und

mehreren Sendeleitungs-Interfaceeinrichtungen (50), die mit den Senderahmen-Managementschaltungen verbunden sind, um die Datenrahmen zu den Empfangs-Endpunkten zu übertragen,

dadurch gekennzeichnet, dass die Senderahmen-Managementschaltungen (54) mit den Empfangsrahmen-Managementschaltungen (44) derart verbunden sind, dass die Senderahmen-Managementschaltungen auf einen Befehl aus den Empfangsrahmen-Managementschaltungen hin die Datenrahmen aus der Rahmen-Pufferspeichereinrichtung lesen, und

eine Steuer- und Wartungs-Verarbeitungsschaltung (60), die auf von den Empfangsrahmen-Managementschaltungen (44) detektierte Steuerrahmen reagiert, an die Empfangs- und Sende-Interfaceeinrichtungen Steuer- und Wartungsinformation übermittelt, während sie die Adress- und Steuerinformation in den Übersetzungsspeichern aktualisiert, wobei die aktualisierte Information auf aus dem detektierten Steuerrahmen extrahierter Information basiert.

16. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 15, ferner mit einer Rahmen-Puffer-Managementschaltung (62), der auf die Empfangsrahmen-Managementschaltungen reagiert, um die Pufferspeicher den Senderahmen-Managementschaltungen zuzuweisen.

17. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 16, bei dem die Rahmen-Puffer-Managementschaltung als Reaktion auf die Senderahmen-Managementschaltungen die zugewiesenen Pufferspeicher freigibt.

18. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 15, bei dem eine Prioritäts-Entscheidungsschaltung den Empfangs- und Senderahmen- Managementschaltungen den Zugriff auf die Rahmen-Pufferspeichereinrichtung ermöglicht, um die Rahmen-Pufferspeicher zuzuweisen und freizugeben.

19. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 18, bei dem der Zugriff zum Freigeben der Rahmen-Pufferspeicher eine höhere Priorität hat als der Zugriff zum Zuweisen der Rahmen-Pufferspeicher.

20. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 15, bei dem die Empfangsrahmen-Managementschaltungen die Daten-Rahmen mit gesetztem Aussortier-Wählbarbeits-Feld aussortiert, wenn die Rahmen- Pufferspeichereinrichtung sich einem programmierbaren Sättigungsniveau nähert.

21. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 20, bei der die Senderahmen-Managementschaltungen die Empfangs-Endpunkte, die den Adressen der aussortierten Datenrahmen entsprechen, zum Starten eines Überfüllungs-Ablaufs instruieren.

22. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 15, bei dem eine separate Schreib-Entscheidungsschaltung (200a) und eine separate Lese- Entscheidungsschaltung (200b) den Empfangsrahmen-Managementschaltungen bzw. den Senderahmen-Managementschaltungen den Zugriff auf die Rahmen-Pufferspeichereinrichtung ermöglichen.

23. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 15, bei dem die Rahmen-Pufferspeichereinrichtung (46) für jede der Senderahmen-Managementschaltungen einen Rahmen-Pufferspeicher (46) aufweist.

24. Schnellpaket-Rahmen-Relay-Netzwerk nach Anspruch 15, bei dem die Senderahmen-Managementschaltungen durch eine Verknüpfungsschaltung (202) mit den Rahmen-Pufferspeichern verbunden sind.

25. Verfahren zum Übertragen von Schnellpaket-Datenpaketen zwischen mehreren Sende- und Empfangs-Endpunkten eines Telekommunikations- Netzwerks, mit den folgenden Schritten:

Interface-Erstellung zwischen den Sende-Endpunkten und dem Netzwerk zum Bilden der Datenpakete eines gewünschten Formats mit Adress- Feldern auf ein erstes Steuersignal hin, das aus einer Steuer-Verarbeitungsschaltung in Echtzeit übertragen wird,

Speichern vorbestimmter Adress-Felder der Datenpakete in einem Übersetzungsspeicher,

Übersetzen der Adress-Felder der gebildeten Datenpakete entsprechend den vorbestimmten Adress-Feldern,

Puffern der Datenpakete in einem Pufferspeicher und Erzeugen eines Signals, das angibt, wann ein in dem Pufferspeicher gespeichertes Datenpaket zum Auslesen verfügbar ist,

Lesen der Datenpakete aus dem Pufferspeicher auf das erzeugte Signal hin zum Bilden von Daten, die entsprechend den übersetzten Adress- Feldern den Empfangs-Endpunkten zugeführt werden,

dadurch gekennzeichnet, dass das Verfahren den folgenden Schritt umfasst:

Detektieren aus dem Netzwerk empfangener Steuerpakete, um der Steuer-Verarbeitungsschaltung zu ermöglichen, in Echtzeit ein zweites Steuersignal zu erzeugen, mit dem die vorbestimmten Adress-Felder in dem Übersetzungsspeicher aktualisiert werden, wobei die aktualisierten Adressen auf Information aus den Steuerpaketen basieren.