CN112787955B - Mac层数据报文的处理方法、设备和存储介质 - Google Patents

Mac层数据报文的处理方法、设备和存储介质 Download PDF

Info

Publication number
CN112787955B
CN112787955B CN202011616445.4A CN202011616445A CN112787955B CN 112787955 B CN112787955 B CN 112787955B CN 202011616445 A CN202011616445 A CN 202011616445A CN 112787955 B CN112787955 B CN 112787955B
Authority
CN
China
Prior art keywords
bytes
cache
read
clock cycle
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011616445.4A
Other languages
English (en)
Other versions
CN112787955A (zh
Inventor
贺伟
王东
李润坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Centec Communications Co Ltd
Original Assignee
Suzhou Centec Communications Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Centec Communications Co Ltd filed Critical Suzhou Centec Communications Co Ltd
Priority to CN202011616445.4A priority Critical patent/CN112787955B/zh
Publication of CN112787955A publication Critical patent/CN112787955A/zh
Application granted granted Critical
Publication of CN112787955B publication Critical patent/CN112787955B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9005—Buffering arrangements using dynamic buffer space allocation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Communication Control (AREA)

Abstract

本发明揭示了一种MAC层数据报文的处理方法、设备和存储介质，所述方法包括：将数据通路送来的报文写入缓存RAM中，每个时钟周期最多写入M个字节，其中，所述缓存RAM由R个位宽为P的1R1W组成，P为M的约数，且R*P>＝M；按照写入的先后顺序读取所述缓存RAM和缓存寄存器，每个时钟周期读取上个时钟周期存入缓存寄存器中的Q1个字节和所述缓存RAM的S个1R1W，并将前N字节输出到MII，将剩余的Q2字节存入所述缓存寄存器中。与现有技术相比，本发明的MAC层数据报文的处理方法，通过将从数据通路送来的数据存储至由多个位宽较小的1R1W组成的缓存RAM中，大大减少在读取所述缓存RAM时需要的缓存寄存器的位宽，有效降低了芯片的整体面积，从而能够支持更高的接口速率。

Description

MAC层数据报文的处理方法、设备和存储介质
技术领域
本发明涉及网络通信领域，尤其涉及一种MAC层数据报文的处理方法、设备和存储介质。
背景技术
在以太网技术中，MAC(Medium Access Control，媒体接入控制)层处于数据链路层，PCS(Physical Coding Sublayer，物理编码子层)、PMA(Physical Medium Attachment，物理媒体附加)和PMD(Physical Medium Dependent，物理媒体相关)等子层处于物理层。MII(Media Independent Interface，媒质不相关接口)电接口实现数据链路层和物理层的互联。一个MAC端口通过相应的MII与一个物理层接口相连接。
以太网交换芯片中的接口需要支持很多种不同的速率协议，每一种协议都定义了数据传输速率。接口速率的不断提高要求MII/MAC层需要在一个时钟周期内处理更多的数据位。在读取从数据通路送来的M位宽的、已存入RAM中的报文时，由于从RAM读出来后可能无法全部发完(只发了N位宽)，需要使用寄存器做暂存，当M和N越大(即接口速率越大)，需要的寄存器的位宽就越大，芯片设计就越复杂并且面积开销越大，由此，需要支持的接口速率越高，芯片设计的复杂度就越高并且面积开销越大。
发明内容
本发明的目的在于提供一种MAC层数据报文的处理方法、设备和存储介质。
为实现上述发明目的之一，本发明一实施方式提供一种MAC层数据报文的处理方法，所述方法包括：
将数据通路送来的报文写入缓存RAM中，每个时钟周期最多写入M个字节，其中，所述缓存RAM由R个位宽为P的1R1W组成，P为M的约数，且R*P>＝M；
按照写入的先后顺序读取所述缓存RAM和缓存寄存器，每个时钟周期读取上个时钟周期存入缓存寄存器中的Q1个字节和所述缓存RAM的S个1R1W，并将前N字节输出到MII，将剩余的Q2字节存入所述缓存寄存器中，其中Q2＝S*P+Q1-N，且Q2<P。
作为本发明一实施方式的进一步改进，所述“每个时钟周期最多写入M个字节”具体包括：
将待写入的数据按照顺序拆分为多份字节块，每份字节块为P个字节；
将所述多份字节块在一个时钟周期内依次写入所述缓存RAM中，每份字节块写入一个1R1W中。
作为本发明一实施方式的进一步改进，所述“每个时钟周期读取上个时钟周期存入缓存寄存器中的Q1个字节和所述缓存RAM的S个1R1W，并将前N字节输出到MII，将剩余的Q2字节存入所述缓存寄存器中”具体包括：
读取上个时钟周期存入缓存寄存器的Q1个字节；
按照写入的先后顺序读取所述缓存RAM，每读取一个1R1W都要判断当前时钟周期内读取的总字节数是否已经大于或等于N；
若是，将所述总字节数的前N字节输出到MII，将剩余的Q2字节存入缓存寄存器；
若否，继续读取下一个1R1W。
作为本发明一实施方式的进一步改进，所述方法还包括：
若在一个时钟周期读取的总字节数小于N，在所述读取的数据后填充上IPG，将总字节数补充至N个，输出到MII。
作为本发明一实施方式的进一步改进，所述方法还包括：
为所述缓存RAM配置R块深度相同的寄存器数组，每块寄存器数组与所述1R1W相对应，所述R块寄存器数组用于存放每个对应的1R1W的关键信息。
作为本发明一实施方式的进一步改进，所述1R1W的关键信息包括报文的SOP、EOP和报文长度。
作为本发明一实施方式的进一步改进，所述方法还包括：
在将数据通路送来的报文写入缓存RAM中时，在同个时钟周期同步将每个写入1R1W的数据的关键信息写入对应的寄存器数组；
在读取所述缓存RAM时，在同个时钟周期同步将每个读取的1R1W对应的寄存器数组中的关键信息读出来，根据所述关键信息判断是否需要读取下一个1R1W，并预先设置好从1R1W读取出来的数据在MII报文中的位置。
作为本发明一实施方式的进一步改进，所述方法还包括：
为每个1R1W定义序号；
在读取缓存RAM时，根据所述序号，将实际的1R1W与逻辑的1R1W进行映射。
为实现上述发明目的之一，本发明一实施方式提供一种电子设备，包括存储器和处理器，所述存储器存储有可在所述处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任意一项所述MAC层数据报文的处理方法中的步骤。
为实现上述发明目的之一，本发明一实施方式提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任意一项所述MAC层数据报文的处理方法中的步骤。
与现有技术相比，本发明的MAC层数据报文的处理方法，通过将从数据通路送来的数据存储至由多个位宽较小的1R1W组成的缓存RAM中，大大减少在读取所述缓存RAM时需要的缓存寄存器的位宽，有效降低了芯片的整体面积，从而能够支持更高的接口速率。
附图说明
图1是本发明的MAC层数据报文的处理方法的流程示意图。
图2是本发明的逻辑缓存RAM的结构示意图。
图3是本发明的逻辑缓存RAM的读写顺序。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
现有技术中，为了将数据通路送来的高位宽的报文转换为MII所需要的相对较低的位宽的报文，MAC层先将报文中的数据的按照位宽为M字节的格式存入缓存RAM中，在需要将数据输出至MII层时，每次从缓存RAM中读取M字节(RAM的特性就是整行读或者整行写)，然后截取前N字节输出至MII层，将剩下的M-N字节报文存入缓存寄存器中，留待下个时钟周期使用。在下个时钟周期读取数据时，先判断剩下的长度(M-N)是否小于N，若是，则再从缓存RAM中读取M字节，输出N字节，剩余2M-2N字节存入缓存寄存器；若否，则不从RAM中读取，直接从剩下的(M-N)中输出N字节报文，然后将剩下的(M-2N)字节报文存入寄存器中。以此类推。当M和N越大(即需要支持的接口速率越大)，需要的缓存寄存器的位宽就越大，芯片设计越复杂并且面积开销越大，由此，需要支持的接口速率越高，芯片设计的复杂度就越高并且面积开销越大。
为了以太网接口能够支持更高的速率，并且减少芯片面积的开销，本发明提供一种MAC层数据报文的处理方法，所述方法通过将从数据通路送来的数据存储至由多个位宽较小的1R1W组成的缓存RAM中，大大减少在读取所述缓存RAM时需要的缓存寄存器的位宽，有效降低了芯片的整体面积，使以太网接口能够更好的支持更高的速率。
如图1所示，所述方法包括：
步骤S100：将数据通路送来的报文写入缓存RAM中，每个时钟周期最多写入M个字节，其中，所述缓存RAM由R个位宽为P的1R1W组成，P为M的约数，且R*P>＝M。
本发明将多个小的物理缓存构造一个大的逻辑缓存，即使用若干位宽较小的1R1W构造一个大的缓存区，其中1R1W为1 Read 1 Write的RAM，即所述RAM在一个时钟周期可以只读一次或者只写一次，或者在一个时钟周期内只读一次并且只写一次，如图2所示，由R个小位宽的物理RAM构成一个大位宽的逻辑缓存RAM。
在将数据通路送来的报文写入缓存时，每个时钟周期最多写入M个字节到所述逻辑缓存RAM中。所述逻辑缓存RAM由R个位宽为P的1R1W组成。为了方便存储，P为M的约数。并且由于这些小位宽的RAM为一个时钟周期只写一次的存储器，必须要保证R*P>＝M。
在一个优选的实施方式中，所述“每个时钟周期最多写入M个字节”具体包括：
将待写入的数据按照顺序拆分为多份字节块，每份字节块为P个字节；将所述多份字节块在一个时钟周期内依次写入所述缓存RAM中，每份字节块写入一个1R1W中。
如图3所示，假设M个字节可以拆分为4份字节块，每份字节块为P字节，在第一个时钟周期写入M个字节的数据0，写入的顺序依次为RAM3->RAM2->RAM1->RAM0。第二个时钟周期写入M个字节的数据1，写入的顺序同第一个时钟周期的写入顺序。第三个时钟周期写入X个字节(X＝P*3)，写入的顺序为RAM3->RAM2->RAM1，第四个时钟周期的写入M个字节，写入的顺序为RAM0->RAM3->RAM2->RAM1。
步骤S200：按照写入的先后顺序读取所述缓存RAM和缓存寄存器，每个时钟周期读取上个时钟周期存入缓存寄存器中的Q1个字节和所述缓存RAM的S个1R1W，并将前N字节输出到MII，将剩余的Q2字节存入所述缓存寄存器中，其中Q2＝S*P+Q1-N，且Q2<P。
每次在读的时候，不会将整个虚拟缓存RAM的M个字节全部读出来，而是每次读一个P字节的物理缓存1R1W，在一个时钟周期内根据需要读取多个1R1W，由于此时读取的最小单位被切分地比较细(P字节)，因此，每次剩下的字节数不会大于P字节。通过这种方式可以减少寄存器的使用。
具体的，所述步骤S200包括：
步骤S210：读取上个时钟周期存入缓存寄存器的Q1个字节。
每次先读取缓存寄存器中的数据。
步骤S220：按照写入的先后顺序读取所述缓存RAM，每读取一个1R1W都要判断当前时钟周期内读取的总字节数是否已经大于或等于N。
由于一个时钟周期内要输出N个字节，因此每读取完一个1R1W都需要判断当前时钟周期内读取的总字节数是否已经足够。
步骤S230：若是，将所述总字节数的前N字节输出到MII，将剩余的Q2字节存入缓存寄存器。
当当前时钟周期内读取的总字节数已经足够后，将前N字节输出到MII，将剩余的Q2字节输入到所述缓存寄存器，其中Q2＝S*P+Q1-N，且Q2<P。由于每个时钟周期需要输入到缓存寄存器中的字节数少于P，相对于现有技术，缓存寄存器的位宽可以大大的减小，从而有效减少了芯片面积。
步骤S240：若否，继续读取下一个1R1W。
当当前时钟周期内读取的总字节数小于N字节，则继续在这个时钟周期读取下一个1R1W，直至当前时钟周期内读取的总字节数大于或等于N。
需要说明的是，在读取所述虚拟缓存RAM的最后部分，可能存在虚拟缓存RAM中的总字节数少于N的情况，即RAM中存储的报文数据不足以让读出的报文正常填满N字节，也就是“非线速情况”。因此，在一个优选的实施方式中，所述方法还包括：
若在一个时钟周期读取的总字节数小于N，在所述读取的数据后填充上IPG，将总字节数补充至N个，输出到MII。所述IPG(Inter Packet Gap)为报文之间的间隙。
需要说明的是，存储器RAM的特性是在一个时钟周期读取的数据需要在1～2个时钟周期后才能得到读取的数据内容，如果在读出RAM中数据之后再去根据数据的信息(如报文SOP、EOP、报文长度等等)对数据进行封装和发送，会大大降低数据的封装和发送速度，并且还需要增加额外的同等位宽的寄存器来缓存这些读取出来的数据，也会增加设计复杂度。
为了解决上述问题，在一个优选的实施方式中，为所述缓存RAM配置R块深度相同的寄存器数组，每块寄存器数组与所述1R1W相对应，所述R块寄存器数组用于存放每个对应的1R1W的关键信息。
寄存器的特性是在读取数据的当前时钟周期就能看到数据内容。本优选实施方式选用寄存器来跟踪1R1W中报文的信息，用于对1R1W中的数据进行预处理。另外，所述1R1W的关键信息包括报文的SOP、EOP和报文长度等，其中，SOP(Start of packet)为报文开始部分，EOP(End of packet)为报文结束部分。
由于每个1R1W的关键信息只是其本身的几十分之一(数据的关键信息与数据本身的位宽之比在1:20左右)，因此选用的寄存器数组的位宽非常小，占用的面积也很小。
进一步的，基于上述优选实施方式，所述方法还包括：
首先，在将数据通路送来的报文写入缓存RAM中时，在同个时钟周期同步将每个写入1R1W的数据的关键信息写入对应的寄存器数组。然后，在读取所述缓存RAM时，在同个时钟周期同步将每个读取的1R1W对应的寄存器数组中的关键信息读出来。最后，根据所述关键信息判断是否需要读取下一个1R1W，并预先设置好从1R1W读取出来的数据在MII报文中的位置。即如前文所述，根据关键信息获取从1R1W读取的数据的字节数，并判断本周期内读取的总字节数是否已经小于N，若是，则判定本周期内需要读取下一个1R1W，并预先设置好从所述1R1W读取出来的数据在MII报文中的位置。否则，判定本周期内不需要读取下一个1R1W，并预先设置好对所述1R1W读取出来的数据的处理：一部分输出到MII报文中的对应位置，剩余部分存入缓存寄存器。
寄存器的特性是在读取数据的当前时钟周期就能看到数据内容。这样在当前时钟周期就可以全部完成对相应1R1W中数据内容的读逻辑处理、并预先计算1R1W中数据内容在输出到MII上的位置等逻辑。当可以看到1R1W中数据内容时，只需要将所述数据内容填写到指定位置即可，大大加快了数据的封装和发送速度。
在另一优选实施方式中，所述方法还包括：
为每个1R1W定义序号；在读取缓存RAM时，根据所述序号，将实际的1R1W与逻辑的1R1W进行映射。
如图3所示，每一次读缓存RAM时，起始位置可能在RAM3-RAM0中的任意一个。因此，需要针对每一种RAM读起始位置都做出相应的处理逻辑。对于有4个1R1W构成的逻辑缓存RAM，可能出现如下几类情况：
1.判断是否需要读RAM3->如果是，则判断是否需要读RAM2->如果是，则判断是否需要读RAM1->如果是，则判断是否需要读RAM0->结束。
2.判断是否需要读RAM2->如果是，则判断是否需要读RAM1->如果是，则判断是否需要读RAM0->如果是，则判断是否需要读RAM3->结束。
3.判断是否需要读RAM1->如果是，则判断是否需要读RAM0->如果是，则判断是否需要读RAM3->如果是，则判断是否需要读RAM0->结束。
4.判断是否需要读RAM0->如果是，则判断是否需要读RAM3->如果是，则判断是否需要读RAM2->如果是，则判断是否需要读RAM1->结束。
在实际应用上，RAM的个数可能还不止4个，这样实现起来就会非常复杂，因此本优选实施方式通过将逻辑读取与实际读取进行映射，从而减轻逻辑电路的设计复杂度，减少逻辑门电路的数量，从而减小芯片面积。
具体的，设置与1R1W数量相同的逻辑RAM，以前面4个1R1W为例，设置逻辑RAM：RAMA、RAMB、RAMC、RAMD，并规定逻辑每次都从RAMA开始读取，这样处理起来就只有一类情况：
判断是否需要读RAMA->如果是，则判断是否需要读RAMB->如果是，则判断是否需要读RAMC->如果是，则判断是否需要读RAMD->结束。
同时，将设置的逻辑RAMA-RAMD与实际的RAM3-RAM0对应起来，只需要知道读起始RAM的位置就可以实现此操作。例如，若读起始RAM的位置在RAM2，因此将RAMA和RAM2对应起来，依次类推RAMB＝RAM1,RAMC＝RAM0,RAMD＝RAM3。
本发明还提供一种电子设备，包括存储器和处理器，所述存储器存储有可在所述处理器上运行的计算机程序，所述处理器执行所述程序时实现上述所述MAC层数据报文的处理方法中的任意一个步骤，也就是说，实现上述所述MAC层数据报文的处理方法中任意一个技术方案中的步骤。
本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述所述MAC层数据报文的处理方法中的任意一个步骤，也就是说，实现上述所述MAC层数据报文的处理方法中的任意一个技术方案中的步骤。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (9)

1.一种MAC层数据报文的处理方法，其特征在于，所述方法包括：
将数据通路送来的报文按照顺序拆分多份字节块，每份字节块为P个字节，将所述多份字节块在一个时钟周期内依次写入缓存RAM中，每份字节块写入一个1R1W，每个时钟周期最多写入M个字节，其中，所述缓存RAM由R个位宽为P的1R1W组成，P为M的约数，且R*P>＝M；
按照写入的先后顺序读取所述缓存RAM和缓存寄存器，每个时钟周期读取上个时钟周期存入缓存寄存器中的Q1个字节和所述缓存RAM的S个1R1W，并将前N字节输出到MII，将剩余的Q2字节存入所述缓存寄存器中，其中Q2＝S*P+Q1-N，且Q2<P。
2.根据权利要求1所述MAC层数据报文的处理方法，其特征在于，所述“每个时钟周期读取上个时钟周期存入缓存寄存器中的Q1个字节和所述缓存RAM的S个1R1W，并将前N字节输出到MII，将剩余的Q2字节存入所述缓存寄存器中”具体包括：
读取上个时钟周期存入缓存寄存器的Q1个字节；
按照写入的先后顺序读取所述缓存RAM，每读取一个1R1W都要判断当前时钟周期内读取的总字节数是否已经大于或等于N；
若是，将所述总字节数的前N字节输出到MII，将剩余的Q2字节存入缓存寄存器；
若否，继续读取下一个1R1W。
3.根据权利要求1所述MAC层数据报文的处理方法，其特征在于，所述方法还包括：
若在一个时钟周期读取的总字节数小于N，在所述读取的数据后填充上IPG，将总字节数补充至N个，输出到MII。
4.根据权利要求1所述MAC层数据报文的处理方法，其特征在于，所述方法还包括：
为所述缓存RAM配置R块深度相同的寄存器数组，每块寄存器数组与所述1R1W相对应，所述R块寄存器数组用于存放每个对应的1R1W的关键信息。
5.根据权利要求4所述MAC层数据报文的处理方法，其特征在于：
所述1R1W的关键信息包括报文的SOP、EOP和报文长度。
6.根据权利要求4所述MAC层数据报文的处理方法，其特征在于，所述方法还包括：
在将数据通路送来的报文写入缓存RAM中时，在同个时钟周期同步将每个写入1R1W的数据的关键信息写入对应的寄存器数组；
在读取所述缓存RAM时，在同个时钟周期同步将每个读取的1R1W对应的寄存器数组中的关键信息读出来，根据所述关键信息判断是否需要读取下一个1R1W，并预先设置好从1R1W读取出来的数据在MII报文中的位置。
7.根据权利要求1所述MAC层数据报文的处理方法，其特征在于，所述方法还包括：
为每个1R1W定义序号；
在读取缓存RAM时，根据所述序号，将实际的1R1W与逻辑的1R1W进行映射。
8.一种电子设备，包括存储器和处理器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求1-7任意一项所述MAC层数据报文的处理方法中的步骤。
9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-7任意一项所述MAC层数据报文的处理方法中的步骤。
CN202011616445.4A 2020-12-31 2020-12-31 Mac层数据报文的处理方法、设备和存储介质 Active CN112787955B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011616445.4A CN112787955B (zh) 2020-12-31 2020-12-31 Mac层数据报文的处理方法、设备和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011616445.4A CN112787955B (zh) 2020-12-31 2020-12-31 Mac层数据报文的处理方法、设备和存储介质

Publications (2)

Publication Number Publication Date
CN112787955A CN112787955A (zh) 2021-05-11
CN112787955B true CN112787955B (zh) 2022-08-26

Family

ID=75753257

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011616445.4A Active CN112787955B (zh) 2020-12-31 2020-12-31 Mac层数据报文的处理方法、设备和存储介质

Country Status (1)

Country Link
CN (1) CN112787955B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113296731B (zh) * 2021-05-25 2023-04-11 电子科技大学 一种基于片上网络的多通道数据采集的数据缓存方法
CN114900484B (zh) * 2022-04-29 2023-11-03 上海星秒光电科技有限公司 一种不同网络接口间的数据传输方法、装置、设备及介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103746940A (zh) * 2013-12-30 2014-04-23 华为技术有限公司 一种网络设备以及解包输出报文的方法
CN104468156A (zh) * 2013-09-16 2015-03-25 杭州华三通信技术有限公司 一种利用时隙仲裁节省资源开销的方法和设备
CN106302260A (zh) * 2016-07-28 2017-01-04 盛科网络（苏州）有限公司 4r4w全共享报文的数据缓存处理方法及数据处理系统

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060218332A1 (en) * 2005-03-25 2006-09-28 Via Technologies, Inc. Interface circuit, system, and method for interfacing between buses of different widths

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104468156A (zh) * 2013-09-16 2015-03-25 杭州华三通信技术有限公司 一种利用时隙仲裁节省资源开销的方法和设备
CN103746940A (zh) * 2013-12-30 2014-04-23 华为技术有限公司 一种网络设备以及解包输出报文的方法
CN106302260A (zh) * 2016-07-28 2017-01-04 盛科网络（苏州）有限公司 4r4w全共享报文的数据缓存处理方法及数据处理系统

Also Published As

Publication number Publication date
CN112787955A (zh) 2021-05-11

Similar Documents

Publication Publication Date Title
CN111782578B (zh) 一种缓存控制方法、系统、存储介质、计算机设备及应用
CN112787955B (zh) Mac层数据报文的处理方法、设备和存储介质
US8930593B2 (en) Method for setting parameters and determining latency in a chained device system
US6128715A (en) Asynchronous transmit packet buffer
CN101409675A (zh) 网络分组净荷压缩
CN107783727B (zh) 一种内存设备的访问方法、装置和系统
CN112948295B (zh) 一种基于axi4总线的fpga与ddr高速数据包传输系统及方法
CN112953683A (zh) 一种自适应速率srio接口数据发送方法
CN105446699A (zh) 数据帧队列管理方法
CN108614792B (zh) 1394事务层数据包存储管理方法及电路
US7065628B2 (en) Increasing memory access efficiency for packet applications
US5948079A (en) System for non-sequential transfer of data packet portions with respective portion descriptions from a computer network peripheral device to host memory
CN110705195A (zh) 一种基于fpga的跨时钟域深度自行配置fifo系统
CN114567614B (zh) 基于fpga实现arp协议处理的方法及装置
KR101560015B1 (ko) 메모리 영역으로의 복수의 프로세서의 액세스를 제어하는 방법 및 상기 방법을 구현하기 위한 메시지 메모리를 구비한 통신 모듈
CN114610231A (zh) 大位宽数据总线分段存储的控制方法、系统、设备及介质
CN113609041A (zh) 一种数据传输方法及系统
CN113141322A (zh) 一种数据通信方法、数据通信装置及计算机存储介质
CN111585918B (zh) 一种应用于存储转发机制交换机的存储转发装置和方法
EP4203354A1 (en) Line coding method and device
US11895043B2 (en) Method for accessing system memory and associated processing circuit within a network card
US9104637B2 (en) System and method for managing host bus adaptor (HBA) over infiniband (IB) using a single external memory interface
CN113721972B (zh) 硬件加速器配置信息的配置方法、装置及存储介质
CN208922242U (zh) 一种接口总线装置
CN114443523A (zh) 一种适用于gpu的地址动态切割交织方法及系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 215000 unit 13 / 16, 4th floor, building B, No.5 Xinghan street, Suzhou Industrial Park, Jiangsu Province

Applicant after: Suzhou Shengke Communication Co.,Ltd.

Address before: Xinghan Street Industrial Park of Suzhou city in Jiangsu province 215021 B No. 5 Building 4 floor 13/16 unit

Applicant before: CENTEC NETWORKS (SUZHOU) Co.,Ltd.

GR01 Patent grant
GR01 Patent grant