CN106484640A - 一种基于fpga和dsp的高速串行用户接口电路 - Google Patents

Abstract

本发明提供一种基于FPGA和DSP的高速串行用户接口电路，在FPGA端包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；DSP端控制逻辑模块用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序。本发明提高了FPGA和DSP的高速数据传输的可靠性和稳定性，以及数字信号处理系统的实时性。

Description

一种基于FPGA和DSP的高速串行用户接口电路

技术领域

本发明属于高速数据传输接口电路技术领域，具体涉及一种基于FPGA和DSP的高速串行(Serial Rapid I/O，SRIO)用户接口电路。

背景技术

伴随着以FPGA和DSP为代表的数字信号处理芯片的快速发展，随着FPGA和DSP运算能力和存储器资源的提高，目前典型的数字信号处理系统一般采用基于DSP信号处理平台、基于FPGA信号处理平台或者基于FPGA+DSP信号处理平台，DSP内部包含哈佛总线结构、片内存储器和流水线处理技术等硬件结构，能高速完成各种数字信号处理，FPGA以其接口种类丰富、并行执行能力强、乘加运算功能强大和可编程的特点得到了广泛应用，不过DSP的时序控制功能比较弱，而FPGA适合控制高速数据的采集和传输，再者，FPGA编程灵活且易于升级，其集成度高，只需要较少的外部硬件，目前一般将FPGA的控制能力和DSP的高速数据处理能力相结合，即基于FPGA+DSP处理平台在数字信号处理系统中有着很大的优势，一般的处理方式是对采集到的高速信号先在FPGA进行预处理，然后再传送至DSP进行最终的信号处理。

对于上述的FPGA+DSP数字信号处理平台，FPGA与DSP之间的高速数据传输是关键，为了保证高速数据传输的可靠性、稳定性以及数据处理的实时性，传统的芯片间互连方式，如处理器总线、PCI总线和以太网，都难以满足芯片间互连对宽带、成本和灵活性的需求，基于此，针对嵌入式系统的需求以及传统互连方式的局限性而定制的SRIO标准，集众家所长，简化了协议流程，提高打包效率，减小管脚，降低成本，且灵活，易于扩展。

除了以上SRIO底层高速接口电路外，往往在数字信号处理系统中都需要一个面向用户的用户接口电路，因为目前在FPGA中进行的预处理一般都是一些块数据处理方式，因此在FPGA接口端采用更多的是乒乓RAM结构，两块RAM的读写切换均由FPGA进行控制，此外在DSP端，SRIO读数据函数是在中断服务函数里执行的，当SRIO底层接口电路传输数据出错时，这种用户接口的设计将无法进行纠正，由此导致系统数据传输的不稳定。

发明内容

本发明的目的在于提供一种基于FPGA和DSP的高速串行用户接口电路，解决了芯片间高速串行数据传输不稳定的问题，大大提高了FPGA和DSP的高速数据传输的可靠性和稳定性，因此也大大提高了数字信号处理系统的实时性。

为了解决上述技术问题，本发明提供一种基于FPGA和DSP的高速串行用户接口电路，在FPGA端，包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端中的多片RAM用于分波存放准备传输给DSP端的数据，FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；FPGA端写控制模块通过输出端口与DSP端读控制逻辑模块的第一输入输出端口相连，用于向DSP端读控制逻辑模块发送读数据中断信号；DSP端控制逻辑模块的第二输入输出端口与FPGA端读控制模块输入端口连接，用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序；DSP端的两片RAM位于DSP的存储器中，用于存储DSP端读控制逻辑模块从FPGA端读取的数据。

进一步，FPGA端中包括四片RAM；DSP端的两片RAM为乒乓操作；DSP端读控制逻辑模块包含主函数计数器和中断服务函数计数器；主函数计数器用于累计SRIO读数据操作的次数，中断服务函数计数器用于累计读数据中断的次数。

进一步，FPGA端中的每一片RAM的存储量大小与SRIO底层模块每次传输的数据量大小相等。

本发明与现有技术相比，其显著优点在于，(1)读写地址切换逻辑由FPGA和DSP共同控制，数据传输更可靠；(2)DSP的SRIO读数据操作在主函数里进行，中断服务函数只进行加1计数操作，提高了DSP端程序运行的可靠性；(3)开辟多片RAM用于地址切换，性能优于传统的两片乒乓RAM；(4)通过在FPGA中构建多块随机存取存储器RAM，多块RAM的读写切换逻辑分别由FPGA和DSP两部分共同进行控制，大大提高了高速串行数据传输的可靠性和稳定性，以及数字信号处理系统的实时性。

附图说明

图1是本发明基于FPGA和DSP的高速串行用户接口电路的组成示意图。

具体实施方式

容易理解，依据本发明的技术方案，在不变更本发明的实质精神的情况下，本领域的一般技术人员可以想象出本发明基于FPGA和DSP的高速串行用户接口电路的多种实施方式。因此，以下具体实施方式和附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限制或限定。

结合图1，本发明基于FPGA和DSP高速串行用户接口电路，在FPGA端包括：FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、四片RAM、SRIO底层模块；在DSP端包括：两片RAM在DSP，DSP端读控制逻辑模块；FPGA端写控制模块通过一个输出端口OUT与DSP端读控制逻辑模块的通用输入输出(General Purpose Input/Output，GPIO)端口，即作为中断引脚的第一输入输出端口GPIO1相连，FPGA端读控制模块通过输入端口IN与DSP端控制逻辑模块的第二输入输出端口GPIO2端口相连。FPGA中的主工作时钟为200MHz，SRIO底层模块采用×4模式，即有4条链路，每一条链路的传输速率为5Gbps，DSP共包含8个核，记为0-7核，其中DSP端读控制逻辑模块在第6个核中，DSP的两片RAM位于DSP的存储器DDR3中，DSP端读控制逻辑模块包含主函数和中断服务函数两部分。

FPGA端写控制逻辑模块将前端传输来的数据写进四片RAM中的某一片RAM中后等待传输至DSP，同时通过输出端口OUT传送一个高电平脉冲信号至DSP端读控制逻辑模块作为一个读数据中断信号。

对于前端传输来的数据，每一次需要通过SRIO底层模块传输的数据量为S字节，则在FPGA的主工作时钟域内开辟的每一片RAM的大小应大于等于S。因前端传输来的数据是源源不断的，因此单片RAM是不够用的，因为DSP在读取RAM空间中的数据时，当前RAM空间的数据可能正在被下一波等待传送至DSP的数据覆盖，由此造成数据的丢失。传统意义上的乒乓RAM是两片RAM，因为DSP在通过SRIO底层模块读取FPGA中的RAM中存储的数据时，由于传输速率很快，所以底层硬件可能会发生传输错误的现象，此时DSP端读控制逻辑模块会自动监测出传输错误时，则需要重新启动当前SRIO传输数据的操作，所以此时传统意义上的乒乓RAM也存在缓冲时间不足的问题。因此需要在FPGA端增加用于存放待传输数据的RAM数量，本发明呈偶数倍增加，例如增加到四片、六片或者八片RAM，这样保证多片RAM进行切换时，缓冲时间足够长。图1所示实施例共开辟四片相同大小的RAM用于存放因前端传输来的等待传送至DSP的数据，当采用四片RAM进行切换时，FPGA端写控制逻辑模块将第一波数据写进第一片RAM中、第二波数据写进第二片RAM中、第三波数据写进第三片RAM中、第四波数据写进第四片RAM中、第五波数据写进第一片RAM中、第六波数据写进第二片RAM中…，依次循环存储。每当有一波数据写进某一片RAM时，FPGA端写控制逻辑模块即通过输出端口OUT1给出一个高电平脉冲至DSP端读控制逻辑模块作为一个中断信号，高电平脉冲的高电平时间设置为持续4us，在DSP端读控制逻辑模块中将GPIO1设置为中断引脚，当DSP端读控制逻辑模块收到这一中断信号后，即启动一次SRIO读数据操作。

此时，FPGA端读控制逻辑模块根据DSP端读控制逻辑模块通过第二输入输出端口GPIO2发来的信号选择将哪一片RAM中的数据通过SRIO底层模块传输至DSP；DSP端读控制逻辑模块在开始读数据之前，将第二输入输出端口GPIO2管脚置为高电平，DSP端读控制逻辑模块将FPGA端读控制逻辑模块选择好的那片RAM中的数据读出传送至DSP。在数据传输过过程中，如果当前SRIO读数据操作发生数据传输错误现象，即重新启动一次SRIO读数据操作，直到成功为止。当SRIO读数据操作成功后，DSP端读控制逻辑模块再将第二输入输出端口GPIO2置低。FPGA端读控制逻辑模块一直监测输入端口IN，如果检测出下降沿，则将需读取的RAM切换至下一片，例如，当前读取的数据是第一片RAM中的时，则切换至第二片RAM，当前读取的数据是第二片RAM中的时，则切换至第三片RAM，当前读取的数据是第四片RAM中的时，则切换至第一片RAM，一直循环执行这一操作，即FPGA端读控制逻辑模块往四片RAM中哪一片RAM里面写数据和DSP从哪一片RAM里面读数据是独立进行的，前者由FPGA端读控制逻辑模块进行控制，后者由DSP端读控制逻辑模块进行控制。

DSP端读控制逻辑模块根据第一输入输出端口GPIO1传来的中断信号来确定是否启动读数据操作，并通过第二输入输出端口GPIO2控制FPGA端读控制逻辑模块选择本次读数据操作将读取四片RAM中的哪一片。在DSP端读控制逻辑模块里设置两个计数器，中断服务函数计数器用来在第一输入输出端口GPIO1的中断服务函数里进行加1计数，计的是中断信号的次数，称为主计数器；主函数计数器用来在主函数里进行SRIO读数据操作次数的计数。当DSP收到一次FPGA端写控制逻辑模块发来的读数据中断信号时，触发DSP端读控制逻辑模块的第一输入输出端口GPIO1中断，进入中断服务函数，计中断信号的次数，DSP端读控制逻辑模块的主函数一直将辅计数器和主计数器进行比较，如果辅计数器小于主计数器，则在主函数里执行相应的SRIO读数据操作，执行完成后，将辅计数器加1计数，主函数一直在循环重复执行以上的操作。一般对于块处理的方式，即DSP收满一定数据量的数据时，才进行最终的信号处理，对于大数据量的数据，在FPGA中开辟不了这么大的RAM，所以只能分多次通过SRIO接口传输，假设DSP收满大小为M字节的数据时才进行处理，即此时需要FPGA发送M/S次中断信号至DSP，对第一次先收满的M字节数据量的数据，DSP端读控制逻辑模块先将其存放在DSP端中的第五片RAM中，对第二次收满的M字节数据量的数据，先将其存在DSP端中的第六片RAM中，即DSP端在存数据的时候采用的是两片RAM的乒乓结构，DSP端读控制逻辑模块在存数据至第六片RAM空间时，DSP的另外一个核(0核)将会采用直接存储器存取(Direct Memory Access，DMA)的方式将第五片RAM空间的数据搬移至DSP的内存做最终的信号处理，由于从第六片RAM、第五片RAM空间DMA搬移数据和SRIO接口从FPGA读数据写进第五片RAM、第六片RAM空间这两个过程中，将会存在DDR3存储器数据总线冲突的问题，这样的后果就是SRIO读数据操作的时间被大大地拉长，如果此时SRIO读数据操作在GPIO1中断服务函数里进行，将会导致下一次GPIO1中断信号到来时，当前SRIO读数据操作还没有结束，这样积累下去，将会存在多级GPIO1中断嵌套的问题，但是实际上DSP的GPIO中断最多只能嵌套一次，所以将会导致DSP端不响应某次GPIO1中断信号，即漏掉这次GPIO1中断信号，由此会导致DSP端的误判，将会导致DSP端收的数据量和FPGA端实际发的数据量大小不一致，所以此时在GPIO1中断服务函数里只进行加一计数，复杂的SRIO读数据操作在主函数里进行，此时不会导致GPIO1中断信号的丢失，确保传输数据的可靠稳定。

实施例

本实例基于FPGA和DSP实现，FPGA为xilinx公司的kintex-7系列的XC7K325T型号，DSP为TI公司的C6000系列的多核DSP TMS320C6678型号，TMS320C6678共包含8个核，本实施例具体为雷达信号处理器FPGA和DSP之间的数据传输SRIO用户接口电路，FPGA的主工作时钟为200MHz，SRIO底层接口模块为乘4模式，每一条链路速率为5Gbps，SRIO读数据操作在多核DSP的6核执行，将DSP的DDR3里的数据搬移至内存等待处理的这一操作在多核DSP的0核执行，本设计针对的是高重频脉冲多普勒雷达体制下的雷达信号处理，每一个脉冲重复周期(Pulse Repetition Period，PRI)的时间为1.33us，每一个相参处理时间(coherent processing interval,CPI)的时间为8192个PRI的时间10.895ms，在FPGA端主要对每一个PRI的雷达回波数据进行匹配滤波预处理这一操作，在DSP端主要对一个相参处理时间内的数据做动目标检测等处理，总之在DSP端必须收满一个CPI的数据才能进行最终的信号处理，此时每一个PRI的回波数据FPGA预处理后的数据量共有44个采样点，每一个PRI回波数据共包含352字节，每一个CPI的回波数据共包含8192个PRI回波数据量2883584字节，此时如果每一次SRIO读操作的数据量太大，在FPGA中开辟的RAM的空间也需要很大，同时也会导致传输稳定性降低，如果每一次SRIO读操作的数据量太小时，执行次数太频繁，也会导致传输数据的不稳定，大大降低SRIO数据传输的效率，因此设计每一次SRIO读数据操作的数据量为32个PRI的雷达回波数据量11264字节，则每一个CPI的时间内的回波数据共需要分成256次通过SRIO接口传输至DSP，即每一个CPI的数据传输，FPGA都需要发送256次中断信号至DSP。

首先，在FPGA端建立四片RAM空间，每一片RAM空间的深度为2048，数据位宽64位，每一片RAM的大小为16384字节，四片RAM空间的大小是一样的，每一片RAM空间的地址线有11根，在FPGA中将四片RAM空间设置在一起，做成连续的一个大片RAM空间，此时这一个大的RAM的深度为8192，数据位宽64，此时这一个大的RAM的地址线共包含13根ADDR[12:0]，可以按照地址空间依次分成四部分，当最高两位地址线ADDRA[12:11]的值为0时，即此时指向了第1片RAM空间，当最高两位地址线ADDRA[12:11]的值为1时，即此时指向了第2片RAM空间，当最高两位地址线ADDRA[12:11]的值为2时，即此时指向了第3片RAM空间，当最高两位地址线ADDRA[12:11]的值为3时，即此时指向了第4片RAM空间，写使能线、写地址线ADDRA[12:0]、写数据线和读使能线、读地址线ADDRB[12:0]、读数据线是独立的总线，处于两个时钟域，写部分的总线处于FPGA的主工作时钟域，读部分的总线处于SRIO接口的工作时钟域，当FPGA对回波数据进行预处理后，即往这一片RAM写每一个PRI预处理后的回波数据，第一次先写的RAM的是第1片RAM，此时RAM写地址线的最高两位值ADDRA[12:11]为0，当写满32个PRI的回波数据时，同时通过FPGA输出引脚给出一个高电平(高电平时间持续4us)脉冲作为DSP的中断信号，FPGA这一输出引脚和DSP的GPIO8管脚相连，在DSP中将GPIO8管脚设置为中断信号管脚，当GPIO8有高电平脉冲时，DSP即会响应对应的GPIO8中断，进入GPIO8的中断服务函数里执行，FPGA端给出中断信号后，即将RAM写地址线的最高两位值ADDRA[12:11]加1，即此时这一大片RAM指向了第2片RAM，当第二波回波数据到来时，此时写进去的空间即是第2片RAM空间，写满32个PRI的回波数据后，将RAM写地址线的最高两位值ADDRA[12:11]加1，则指向了第3片RAM空间，第三波数据即写进了第3片RAM空间，写满32个PRI的回波数据后，将RAM写地址线的最高两位值ADDRA[12:11]加1，则指向了第4片RAM空间，第四波回波数据即写进了第4片RAM空间，RAM的写控制逻辑一直循环执行以上过程。

然后，在DSP端，当DSP读控制逻辑模块收到FPGA发来的中断信号时，DSP的6核进入中断服务函数，在中断服务函数里将主计数器加1，加完即退出中断服务函数，6核的主函数会一直监测主计数器和辅计数器的大小，当辅计数器小于主计数器时，即执行相应的SRIO读数据操作，每一次SRIO读操作的数据量为32个PRI回波的数据量11264字节，每一次SRIO读操作执行之前都会将GPIO1置为高电平，GPIO1和FPGA端的一个输入引脚相连，执行完成后，再将GPIO1置为低电平，在FPGA RAM的读地址线的最高两位值ADDRB[12:11]最初为0，即读数据指向的是第1片RAM，在FPGA端一直监测和GPIO11相连的一个输入引脚，如果监测出有下降沿的存在，即将这一RAM的最高两位地址线的值ADDRB[12:11]加1，则下一次SRIO读数据操作指向的RAM为第2片RAM，这个过程也是按照第1片RAM、第2片RAM、第3片RAM、第4片RAM、第1片RAM…的顺序循环进行的。

最后，在DSP端，6核通过SRIO底层接口读取到的数据存放在DSP的外部DDR3存储器中，两片乒乓RAM的地址空间分别为0x82000000和0x83000000，0x82000000为第5片DDR3存储器的地址，0x83000000为第6片DDR3存储器的地址，DSP每收满一个CPI的回波预处理后的2883584字节数据，共需要通过256次中断信号，即256次SRIO读数据操作，DSP收满第一个CPI的回波数据存放在第5片DDR3存储器中，下一个CPI的回波预处理后的数据存放在第6片DDR3存储器中，在收这一个CPI的回波数据的同时，0核会将第5片DDR3存储器的回波数据通过DMA搬移至DSP的内存中等待进一步的信号处理，这个过程一直在循环执行。

至此，从FPGA至DSP的整个SRIO用户接口电路的设计与实现已经完成，其中很多方法都是根据实际调试经验而提出的，目的都是为了避免传输错误，规避错误，修正错误，保证高速数据传输的稳定性和可靠性。

Claims (3)

1.一种基于FPGA和DSP的高速串行用户接口电路，其特征在于，在FPGA端，包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；

FPGA端中的多片RAM用于分波存放准备传输给DSP端的数据，FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；

FPGA端写控制模块通过输出端口与DSP端读控制逻辑模块的第一输入输出端口相连，用于向DSP端读控制逻辑模块发送读数据中断信号；

DSP端控制逻辑模块的第二输入输出端口与FPGA端读控制模块输入端口连接，用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序；

DSP端的两片RAM位于DSP的存储器中，用于存储DSP端读控制逻辑模块从FPGA端读取的数据。

2.如权利要求1所述基于FPGA和DSP的高速串行用户接口电路，其特征在于，FPGA端中包括四片RAM；DSP端的两片RAM为乒乓操作；DSP端读控制逻辑模块包含主函数计数器和中断服务函数计数器；主函数计数器用于累计SRIO读数据操作的次数，中断服务函数计数器用于累计读数据中断的次数。

3.如权利要求1所述基于FPGA和DSP的高速串行用户接口电路，其特征在于，FPGA端中的每一片RAM的存储量大小与SRIO底层模块每次传输的数据量大小相等。