CN101221541A - 用于soc的可编程通信控制器及其编程模型 - Google Patents

Abstract

本发明公开了一种用于SOC的可编程通信控制器及其编程模型。通用总线接口和配置寄存器与通用CPU总线相连接；中央控制模块，用于控制通用总线接口接收来自通用CPU总线的读写命令、读写配置寄存器并触发相应的所述可编程通信控制器动作的开始、执行和结束；32位分支跳转器，将特定的通信序列与某个逻辑输入的边沿触发事件或组合触发事件相联接，在该事件发生时自动跳转并执行预定义的通信序列；DMA控制器连接第二通用CPU总线，在中央控制模块的控制下进行数据处理。编程模型即寄存器描述，寄存器均为32位。本发明能够更加灵活、经济，以中等速度实现大多数已知通信协议，并可以满足大多数SOC芯片设计的要求。

Description

用于SOC的可编程通信控制器及其编程模型

技术领域

本发明涉及一种超大规模数字集成电路(VLSI)，特别是涉及一种在超大规模数字芯片中适用于SOC(system on a chip芯片上的系统)设计集成的可编程通信控制器。本发明还涉及该可编程通信控制器的编程模型。

背景技术

目前国内在这一领域没有类似专利。国外这一领域的专利多专注于特定通信协议或算法的特定实现(高速实现，低功耗实现等)。这些专利的特点是专用性强、速度快，但一种硬件结构只能用于某种特定通信协议(如UART，SPI，I2C等)，适合用于实时性要求非常强的情况。

现有的大多数SOC芯片的实现均采用了一个硬件IP(硬件知识产权模块)实现一种通信协议的架构，这样实际上导致芯片面积增大，功耗增大。而且值得注意的是，这些IP大多从不同的第三方IP供应商购买而来，而这些供应商为了商业目的，会将这些IP的性能目标定在业界所知的最高性能。而目前大多数应用场合都不需要如此高速的实现，需要的是中等或更低速度，更加灵活(可配置)和更加经济(节省硅片面积)的实现。

发明内容

本发明要解决的技术问题是提供一种用于SOC的可编程通信控制器它更加灵活、经济，能以中等速度实现大多数已知通信协议，并可以满足大多数SOC芯片设计的要求；为此，本发明还要提供一种该可编程通信控制器的编程模型。

为解决上述技术问题，本发明的用于SOC的可编程通信控制器包括通用总线接口和配置寄存器，其与通用CPU(中央处理器)总线相连接，该通用总线接口接收来自通用CPU总线的读写命令，对其进行解释并读写相应的配置寄存器；

中央控制模块，用于控制所述通用总线接口接收来自通用CPU总线的读写命令，读写配置寄存器并触发相应的所述可编程通信控制器动作的开始、执行和结束；

32位细粒度算术单元，执行微码当中的通用指令，并且同时执行4个8位运算、2个16位运算或1个32位运算；

固定比特移位器，执行微码当中的1位、2位、4位或8位的左移、右移和旋转指令；

GPIO(通用输入输出)处理器，管理64个逻辑输入输出，每个逻辑输入输出控制一组硬件管脚，控制其同时进行相同的动作；

32位分支跳转器，将特定的通信序列与某个逻辑输入的边沿触发事件或组合触发事件相联接，在该事件发生时自动跳转并执行预定义的通信序列；

内部总线，32比特，进行所述可编程通信控制器的内部信息传输，包括数据输入总线32位、数据输出总线32位、数据地址总线16位、代码输出总线32位、代码地址总线16位，控制信号包括CS(片选)、RW(读写)和SEL(数据粒度)；

数据缓冲器，作为外部系统内存和所述可编程通信控制器之间的缓冲；

微码缓冲器，作为外部系统内存和所述可编程通信控制器之间的代码缓冲(Buffer)和代码暂存(Cache)；

寄存器文件，进行数据的暂存和快速的存取；

DMA(直接存贮器访问)控制器，连接第二通用CPU总线，在所述中央控制模块的控制下进行数据处理。

实现所述的用于SOC的可编程通信控制器的编程模型是：

命令寄存器：寄存器地址0；寄存器性质，只写，写入可编程通信控制器命令；该命令包括：开始，即开始执行配置的算子；终止，即终止正在执行的算子；查询，即查询正在执行算子的状态，并反映至状态寄存器；

状态寄存器：寄存器地址0；寄存器性质，只读，反映可编程通信控制器状态，包括运行状态、出错状态；

中断状态寄存器：寄存器地址4；寄存器性质，读写，反映可编程通信控制器中断状态，写入1则清除相应中断比特；

中断使能寄存器：寄存器地址8；寄存器性质，读写，比特为1则屏蔽相应中断；

代码寄存器：寄存器地址12；寄存器性质，读写，存储输入微码块首地址的物理地址，DMA控制器从这里取微码；

输入寄存器A：寄存器地址16；寄存器性质，读写，存储输入数据A的物理地址，DMA控制器会从这里取数据；

输入寄存器B：寄存器地址20；寄存器性质，读写，存储输入数据B的物理地址，DMA控制器从这里取数据；

输出寄存器：寄存器地址24；寄存器性质，读写，存储输出数据的物理地址，DMA控制器往这里写数据；

序列状态寄存器：寄存器地址24；寄存器性质，只读，反映当前通信序列执行状态；

上述寄存器均为32位。

本发明所述的可编程通信控制器的整体实现实际上是通过软硬件的划分，将各种通信协议分解为多个通信序列，然后使用软件(微代码)对当前状态进行判断、跳转，控制各个逻辑输入输出组，进一步达到自动处理通信协议的目的。

这样系统CPU(在整个系统中使用该可编程通信控制器的微控制器)就可以动态配置可编程通信控制器，将其配置成UART(通用异步串行收发器)通信控制器，SPI(同步外设接口)通信控制器或I2C(内部集成电路)通信控制器等等。

在不使用本发明的可编程通信控制器时还可以将其使用的内存释放掉，不影响系统整体的运行。

采用本发明能够更加灵活和经济的实现可编程通信控制器，实现大多数已知中等速度通信协议，并可以满足大多数SOC芯片设计的要求；而且硬件规模小，更加灵活，功耗更低。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

附图是本发明的用于SOC的可编程通信控制器原理框图。

具体实施方式

如图所示，本发明的用于SOC的可编程通信控制器包括通用总线接口和配置寄存器、通用CPU总线、中央控制模块、32位细粒度算术单元、固定比特移位器、GPIO处理器、32位分支跳转器、内部总线、数据缓冲器、微码缓冲器、寄存器文件、DMA控制器、第二通用CPU总线。

所述的通用总线接口(即可编程通信控制器接口)和配置寄存器连接通用CPU总线。该通用总线包括数据输入总线32位、数据输出总线32位、地址总线32位，控制信号包括CS(片选)，RW(读写)，INT(中断)和SEL(数据粒度)。该通用CPU总线可以很容易的与各种流行的CPU总线架构相连接，如ARM公司的AHB、APB，OPENCORE组织的WISHBONE和IBM公司的OPB等等。

所述的通用总线接口接收来自通用CPU总线的读写命令，对其进行解释并读写相应的配置寄存器。所述配置寄存器中包括数据寄存器、状态寄存器和命令寄存器。数据寄存器只简单的存储各种参数，状态寄存器反映可编程通信控制器当前状态，而命令寄存器的读写则会触发相应的可编程通信控制器的动作。

所述的通用总线接口在中央控制模块控制下开始、执行和结束接收来自通用CPU总线的读写命令，读写配置寄存器并触发相应的可编程通信控制器动作。

中央控制模块对上述动作的控制过程如下：

所述中央控制模块收到开始命令后，开始执行该命令指定的特定通信协议的通信序列。

如已有通信序列在执行中，则不予执行并返回出错代码，CPU可通过状态寄存器读取出错代码；

中央控制模块控制DMA控制器从系统内存读取微码和数据进入微码和数据缓冲器；

中央控制模块控制32位细粒度算术单元、固定比特移位器、GPIO处理器和32位分支跳转器等各种执行模块执行微码数据缓冲器中的代码；

通信序列执行时，中央控制模块控制DMA控制器将中间结果写入系统内存；

通信序列执行完毕后，中央控制模块控制DMA控制器将最终结果写入系统内存，并触发中断通知系统CPU。

所述的32位细粒度算术单元执行微码当中的通用指令，如加法、减法、位或、位与、异或等运算，并且可以同时执行4个8位运算、2个16位运算或1个32位运算。

固定比特移位器执行微码当中的1位、2位、4位或8位的左移、右移和旋转等指令。

GPIO处理器管理共64个逻辑输入输出，可以控制逻辑输入输出进行包括读取、写出、边沿触发等各种动作。每个逻辑输入输出可以控制一组硬件管脚，控制其同时进行相同的动作。

逻辑输入包括数据信号、电平控制信号、边沿控制信号三种，其中，电平控制信号和边沿控制信号可以加以组合而产生新的信令逻辑。

逻辑输出也包括数据信号、电平控制信号、边沿控制信号三种，其中，电平控制信号，边沿控制信号可以加以组合而产生新的信令逻辑。

各种通用CPU在作通信协议处理时往往效率极低，一般需要经过多个中断处理程序或不停的对输入信号进行查询，功耗很大。

本发明的32位分支跳转器可以将特定的通信序列与某个逻辑输入的边沿触发事件或组合触发事件相联接，在该事件发生时自动跳转并执行预定义的通信序列。

本发明的用于SOC的可编程通信控制器内部总线为32比特。包括数据输入总线32位，数据输出总线32位，数据地址总线16位，代码输出总线32位，代码地址总线16位，控制信号包括CS(片选)，RW(读写)和SEL(数据粒度)。用于32位细粒度算术单元、固定比特移位器、GPIO处理器、32位分支跳转器、数据缓冲器、微码缓冲器、寄存器文件的通信。

数据缓冲器由4块32位SRAM(静态随机存储器)和缓冲器控制逻辑所组成。它的作用是充当外部系统内存和所述的可编程通信控制器之间的缓冲。这样各种通信序列可以直接读取缓冲中的数据或直接将收到的数据写入缓冲，而不必去等待存取速度慢的外部系统内存。并且数据缓冲器有两个读口，一个写口，可以同时进行数据的读写。一边为各个运算模块(32位细粒度算术单元，固定比特移位器，GPIO处理器和32位分支跳转器等模块)提供数据，一边接受DMA控制器写入的数据。

各个SOC实现可以选用大小不一的数据缓冲器，以实现性能和芯片面积之间的权衡。优选每块SRAM为4K字节以上大小。

微码缓冲器为4块32位SRAM和缓冲器控制逻辑所组成。它的作用是充当外部系统内存和可编程通信控制器之间的代码缓冲和代码Cache。这样可编程通信控制器可以每个时钟周期读取并执行一条指令，减少了等待时间。

微码缓冲器有一个读口，一个写口，可以同时进行代码的读写。一边为32位细粒度算术单元，固定比特移位器，GPIO处理器和32位分支跳转器等各个运算模块提供代码，一边接受DMA控制器从外部系统内存载入的数据。

各个SOC实现可以选用大小不一的代码缓冲器，以实现性能和芯片面积之间的权衡。优选每块SRAM为4K字节以上大小。

所述的寄存器文件由A、B两个寄存器堆组成。每个寄存器堆由4个32比特的寄存器组成。寄存器文件的存在是为了数据的暂存和快速的存取。

DMA控制器控制第二通用CPU总线。第二通用CPU总线的数据输入总线32位、数据输出总线32位、地址总线32位，控制信号包括CS(片选)，RW(读写)，INT(中断)和SEL(数据粒度)。

第二通用CPU总线也可以很容易的与各种流行的CPU总线架构相连接，如AHB、APB、WISHBONE和OPB等等。该总线一般要接入SOC系统中的总线仲裁器，与其他设备竞争总线。

DMA控制器在中央控制模块的控制下将执行以下操作：

数据从外部内存载入到内部数据缓存；数据写出到外部内存；数据自动刷新到外部内存；代码从外部内存载入到内部代码缓存；数据/代码传输完毕后，通过中断通知系统CPU或通知中央控制模块。

除所述的中央控制模块和通用总线接口以外，本发明中的配置寄存器、32位细粒度算术单元、固定比特移位器、GPIO处理器、32位分支跳转器、内部总线、数据缓冲器、微码缓冲器、寄存器文件、DMA控制器、第二通用CPU总线，在空闲状态时均可被中央控制模块设置于省电模式，可以进一步降低功耗。

本发明所述的可编程通信控制器的设计方式为软硬件结合，使用方式较为复杂，下面将详细介绍其具体实施方法。

一般一个通信协议栈的实现包括一个或多个C语言程序和一个或多个实现了各种通信序列的微码块。通信序列在芯片管脚上的微观表示为一组遵循预定义时序的波形。C语言程序实现算法的控制逻辑，包括循环和跳转。各种通信序列的微码则高效实现了各种遵循预定义时序的波形及波形间的相互作用。软件和硬件配合最终高效实现了整个通信协议栈。

本发明的可编程通信控制器的开发流程如下：

在PC或工作站上进行软件开发，将各种常用的通信协议中各种遵循预定义时序的波形识别出来，并使用该可编程通信控制器的微码对这些算子进行实现。由于通信协议一般由各种波形经不同组合方式组合而成，一些关键波形的执行时间将占用通信协议大多数的执行时间，因此将这些关键波形使用可编程通信控制器进行实现，执行速度将加快10到100倍不等。系统软件可以通过一个C语言库函数的调用运行代表各种遵循预定义时序波形的通信序列。

使用C语言实现通信协议栈的控制逻辑和高层协议等，其中通过C语言库函数调用各种底层通信序列。由于执行当中关键通信序列得到了加速，这种实现将比纯软件实现快1到2个数量级，同时减少了CPU的等待时间，大大降低了功耗。

实现该可编程通信控制器的中断处理程序，以处理各种协议和通信序列相关的通知，如操作完成，数据传输完成等等，配合通信协议栈中的控制逻辑和高层协议实现函数完成整个通信协议栈的设计。

本发明所述的可编程通信控制器的使用流程如下：

将各种通信序列的微码实现连接到应用程序中并放置在SOC内部的SRAM或ROM中，各微码块的首地址组成一张表。个别使用频率不高的微码块还可以存放在磁盘或闪存上的文件中以节省内存。

各个通信序列的调用都遵循相同的过程，首先是通信序列配置过程，然后是通信序列使用过程。

所述的配置过程如下：首先将要使用的通信序列微码块的首地址写入控制器的配置寄存器；然后将源操作数地址存入源操作数A和B的地址寄存器；最后将结果操作数地址存入结果操作数地址寄存器；

所述的使用过程如下：

将开始命令写入可编程通信控制器命令寄存器，命令可编程通信控制器开始工作；

可编程通信控制器通过DMA控制器将微码和数据读入微码和数据缓冲器；

可编程通信控制器开始执行微码，操作算术执行单元和GPIO处理器根据数据产生预定义输出波形，对预定义输入波形进行匹配，将临时结果写出至数据缓冲器，最终结果写出至外部内存，在没有CPU干预的情况下快速实现通信序列；

通信序列执行完毕，控制器通过中断通知CPU运算通信序列完毕；

CPU得到通知，开始运行下一个通信序列或结束整个通信协议。

SOC设计当中，每个外设、IP或可编程通信控制器都有一个编程模型，即寄存器描述，作为软件和硬件之间的接口。而且往往会被包装为驱动程序和驱动程序库，供上层软件或操作系统使用。

本发明也不例外，也有一个预定义的编程模型，该编程模型将为可编程通信控制器的C语言或汇编语言驱动程序所使用。

本发明的可编程通信控制器的编程模型(寄存器描述)如下表所示：

寄存器名称	寄存器地址	寄存器性质	寄存器描述
				命令寄存器	0	只写(32位)	写入协处理器命令，命令包括：开始(开始执行配置的算子)终止(终止正在执行的算子)查询(查询正在执行算子的状态，会反映至状态寄存器)
状态寄存器	0	只读(32位)	反映协处理器状态，包括运行状态，出错状态等等
				中断状态寄存器	4	读写(32位)	反映协处理器中断状态，写入1则清除相应中断比特
中断使能寄存器	8	读写(32位)	比特为1则屏蔽相应中断
				代码寄存器	12	读写(32位)	存储输入微码块首地址的物理地址，DMA控制器会从这里取微码
输入寄存器A	16	读写(32位)	存储输入数据A的物理地址，DMA控制器会从这里取数据
				输入寄存器B	20	读写(32位)	存储输入数据B的物理地址，DMA控制器会从这里取数据
输出寄存器	24	读写(32位)	存储输出数据的物理地址，DMA控制器会往这里写数据
				序列状态寄存器	28	只读(32位)	反映当前通信序列执行状态

本发明中所述的所有元件均为通用元件，可以向ARM、MIPS等各个IP供应商进行购买。

Claims (10)

1.一种用于SOC的可编程通信控制器，其特征在于：包括通用总线接口和配置寄存器，其与通用CPU总线相连接，该通用总线接口接收来自通用CPU总线的读写命令，对其进行解释并读写相应的配置寄存器；

中央控制模块，用于控制所述通用总线接口接收来自通用CPU总线的读写命令、读写配置寄存器并触发相应的所述可编程通信控制器动作的开始，执行和结束；

32位细粒度算术单元，执行微码当中的通用指令，并且同时执行4个8位运算、2个16位运算或1个32位运算；

固定比特移位器，执行微码当中的1位、2位、4位或8位的左移，右移和旋转指令；

GPIO处理器，管理64个逻辑输入输出，每个逻辑输入输出控制一组硬件管脚，控制其同时进行相同的动作；

32位分支跳转器，将特定的通信序列与某个逻辑输入的边沿触发事件或组合触发事件相联接，在该事件发生时自动跳转并执行预定义的通信序列；

内部总线，32比特，进行所述可编程通信控制器的内部信息传输，包括数据输入总线32位、数据输出总线32位、数据地址总线16位、代码输出总线32位、代码地址总线16位，控制信号包括CS、RW和SEL；

数据缓冲器，作为外部系统内存和所述可编程通信控制器之间的缓冲；

微码缓冲器，作为外部系统内存和所述可编程通信控制器之间的代码缓冲和代码暂存；

寄存器文件，进行数据的暂存和快速的存取；

DMA控制器，连接第二通用CPU总线，在所述中央控制模块的控制下进行数据处理。

2.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述配置寄存器包括数据寄存器、状态寄存器和命令寄存器，其中，数据寄存器存储各种参数，状态寄存器反映所述的可编程通信控制器当前状态，命令寄存器的读写则触发所述的可编程通信控制器相应的动作。

3.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述的中央控制模块的控制过程如下：所述中央控制模块收到开始命令后，开始执行该命令指定的特定通信协议的通信序列；如已有通信序列在执行中，则不予执行并返回出错代码，系统CPU可通过状态寄存器读取出错代码；中央控制模块控制DMA控制器从系统内存读取微码和数据进入微码和数据缓冲器；中央控制模块控制各种执行模块执行微码数据缓冲器中的代码；通信序列执行时，中央控制模块控制DMA控制器将中间结果写入系统内存；通信序列执行完毕后，中央控制模块控制DMA控制器将最终结果写入系统内存，并触发中断通知系统CPU。

4.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述GPIO处理器管理的逻辑输入包括数据信号、电平控制信号、边沿控制信号，其中，电平控制信号和边沿控制信号加以组合产生新的信令逻辑；逻辑输出包括数据信号、电平控制信号、边沿控制信号，其中，电平控制信号，边沿控制信号加以组合产生新的信令逻辑。

5.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述数据缓冲器由4块32位SRAM和缓冲器控制逻辑所组成，具有两个读口，一个写口，同时进行数据的读写。

6.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述微码缓冲器由4块32位SRAM和缓冲器控制逻辑所组成；具有一个读口，一个写口，同时进行代码的读写。

7.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述的寄存器文件由A、B两个寄存器堆组成，每个寄存器堆由4个32比特的寄存器组成。

8.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述DMA控制器在中央控制模块的控制下执行以下操作：数据从外部内存载入到内部数据缓存；数据写出到外部内存；数据自动刷新到外部内存；代码从外部内存载入到内部代码缓存；数据/代码传输完毕后，通过中断通知系统CPU或通知中央控制模块。

9.如权利要求1所述的用于SOC的可编程通信控制器，其特征在于：所述的配置寄存器、32位细粒度算术单元、固定比特移位器、GPIO处理器、32位分支跳转器、内部总线、数据缓冲器、微码缓冲器、寄存器文件、DMA控制器、第二通用CPU总线，在空闲状态时均可被中央控制模块设置于省电模式。

10.一种实现权利要求1所述的用于SOC的可编程通信控制器的编程模型，其特征在于：

命令寄存器：寄存器地址0；寄存器性质，只写，写入可编程通信控制器命令；该命令包括：开始，即开始执行配置的算子；终止，即终止正在执行的算子；查询，即查询正在执行算子的状态，并反映至状态寄存器；

状态寄存器：寄存器地址0；寄存器性质，只读，反映可编程通信控制器状态，包括运行状态、出错状态；

中断状态寄存器：寄存器地址4；寄存器性质，读写，反映可编程通信控制器中断状态，写入1则清除相应中断比特；

中断使能寄存器：寄存器地址8；寄存器性质，读写，比特为1则屏蔽相应中断；

代码寄存器：寄存器地址12；寄存器性质，读写，存储输入微码块首地址的物理地址，DMA控制器从这里取微码；

输入寄存器A：寄存器地址16；寄存器性质，读写，存储输入数据A的物理地址，DMA控制器会从这里取数据；

输入寄存器B：寄存器地址20；寄存器性质，读写，存储输入数据B的物理地址，DMA控制器从这里取数据；

输出寄存器：寄存器地址24；寄存器性质，读写，存储输出数据的物理地址，DMA控制器往这里写数据；

序列状态寄存器：寄存器地址24；寄存器性质，只读，反映当前通信序列执行状态；

上述寄存器均为32位。