CN109656477B - 一种基于STT-MRAM的非接触式智能卡SoC - Google Patents

一种基于STT-MRAM的非接触式智能卡SoC Download PDF

Info

Publication number
CN109656477B
CN109656477B CN201811508222.9A CN201811508222A CN109656477B CN 109656477 B CN109656477 B CN 109656477B CN 201811508222 A CN201811508222 A CN 201811508222A CN 109656477 B CN109656477 B CN 109656477B
Authority
CN
China
Prior art keywords
gate
clock
flop
flip
stt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811508222.9A
Other languages
English (en)
Other versions
CN109656477A (zh
Inventor
刘冬生
陈宇阳
李昌兴
胡佳旺
张聪
卢楷文
李豪
罗香华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huazhong University of Science and Technology
Original Assignee
Huazhong University of Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huazhong University of Science and Technology filed Critical Huazhong University of Science and Technology
Priority to CN201811508222.9A priority Critical patent/CN109656477B/zh
Publication of CN109656477A publication Critical patent/CN109656477A/zh
Application granted granted Critical
Publication of CN109656477B publication Critical patent/CN109656477B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Storage Device Security (AREA)
  • Microcomputers (AREA)

Abstract

本发明公开了一种基于STT‑MRAM的非接触式智能卡SoC，包括：桥接的AHB和APB，与AHB相连的CPU、存储器和加密协处理器，以及与APB相连的数字基带控制器、UART串口和CRG模块；其特征在于，存储器为STT‑MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；存储器还包括译码保护电路；译码保护电路用于在系统启动后阻止对第一存储区和第二存储区的写操作。本发明能够降低非接触式智能卡SoC内的数据交互延时，并实现安全级别、功耗和性能的动态平衡。

Description

一种基于STT-MRAM的非接触式智能卡SoC
技术领域
本发明属于射频识别及存储器领域，更具体地，涉及一种基于STT-MRAM(spin-torque transfer magnetic random access memory，自旋转移矩-磁随机存储器)的非接触式智能卡SoC(System on Chip，片上系统)。
背景技术
智能卡是一类卡片的总称，根据智能卡通信方式的不同，可以将智能卡分为接触式智能卡和非接触式智能卡。非接触式智能卡由卡内的芯片和外围的天线构成，芯片电路包括模拟电路和数字电路。其中数字电路包含CPU、数字基带控制器、加密协处理器、存储器等模块，这些数字电路模块通过总线通信，共同构成了智能卡SoC。
非接触式智能卡应用场景广泛，如金融卡、社保卡等。为了保证智能卡和读卡器之间的通信安全，卡内通常会集成安全加密模块，智能卡和读卡器之间传送的信息为密文。以一次典型的智能卡和读卡器之间的交易流程为例，每次通信前需要进行认证，认证通过后才能进行数据交互。因此如何在保证通信安全的基础上缩短交易时间成为智能卡SoC架构设计的难题。传统智能卡一般在卡内集成对称加密算法如AES(Advanced EncryptionStandard，高级加密标准)、DES(Data Encryption Standard，数据加密标准)等，存储器则采用RAM(random access memory，随机存取存储器)、ROM(Read-Only Memory，只读存储器)以及Flash的组合方式。在智能卡与读卡器交易的过程中，难以做到安全级别、功耗和性能的动态平衡。此外智能卡内数据需要在RAM和Flash之间重复存取，数据交互效率低下。
发明内容
针对现有技术的缺陷和改进需求，本发明提供了一种基于STT-MRAM的非接触式智能卡SoC，其目的在于，降低非接触式智能卡SoC内的数据交互延时，并实现非接触式智能卡SoC的安全级别、功耗和性能的动态平衡。
为实现上述目的，按照本发明的一个方面，提供了一种基于STT-MRAM的非接触式智能卡SoC，包括：桥接的AHB(Advanced High-performance Bus，高级高性能总线)和APB(Advanced Peripheral Bus，高级外设总线)，与AHB相连的CPU、存储器和加密协处理器，以及与APB相连的数字基带控制器、UART串口和CRG(Clock and Reset Generator，时钟及复位产生)模块；
存储器为STT-MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS(Card Operating System，卡操作系统)程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；
存储器还包括译码保护电路；译码保护电路用于在系统启动后阻止对第一存储区和第二存储区的写操作。
STT-MRAM具有非易失、读写速度快、使用寿命长、工艺兼容性好等诸多优点，使用STT-MRAM存储器作为非接触式智能卡SoC的存储器，能够有效降低系统功耗并提高系统性能。本发明通过将单一存储器的存储空间划分为不同的区间，实现存储体系中不同的存储功能，并结合译码保护电路保证第一存储区和第二存储区(即存储启动程序和COS程序的存储区间)的只读性，简化了存储器接口设计流程，并减少了数据在不同存储器之间交互产生的延时。
进一步地，存储器还包括COS程序下载电路；COS程序下载电路用于接收上位机通过UART串口上传的COS程序并存储至第二存储区中，以完成COS程序的更新。
通过存储器中的COS程序下载电路，本发明能够根据应用需求对COS程序的更新。
进一步地，加密协处理器包括对称加密模块和非对称加密模块；非对称加密模块用于在认证阶段对通信数据进行非对称加密，对称加密模块用于在其他阶段对通信数据进行对称加密。
在通信过程中，认证阶段通信数据的安全级别要求较高；相对于对称加密，非对称加密具有较高的安全级别，但加密过程的功耗也更高；本发明在加密协处理器中同时集成了对称加密模块和非对称加密模块，并在不同的阶段采用不同的加密算法对通信数据进行加密，由此能够实现安全级别、功耗和性能的动态平衡。
进一步地，CRG模块包括时钟管理电路和全局复位管理电路；时钟管理电路用于分别控制各模块的时钟，以使得各模块工作或关断；全局复位管理电路用于分别为各模块提供复位信号；通过时钟管理电路，可以根据实际工作模式选择性关断一些功能模块以降低系统功耗。
进一步地，系统存在第一工作模式和第二工作模式；在第一工作模式下，由数字基带控制器执行应用无关的指令，并返回执行结果；在第二工作模式下，由数字基带控制器将应用相关的指令传递至第二存储区以由COS程序执行指令，并由数字基带控制器返回执行结果；
在第一工作模式下，数字基带控制器执行应用无关指令的时钟频率为系统时钟的32分频；在第二工作模式下，COS程序执行应用相关指令的视频频率为系统时钟；
由数字基带控制器内部完成部分指令的执行，相比于现有的非接触式智能卡SoC中仅依赖于COS处理所有指令而言，能够有效提高SoC处理指令的速度。
进一步地，CRG模块还包括时钟切换电路，用于在工作模式切换时实现时钟频率的切换，并避免在工作模式切换时时钟出现毛刺。
更进一步地，时钟切换电路包括：非门N、第一与门A1、第二与门A2、第三与门A3、第四与门A4、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4以及或门O；
第一与门A1的第一输入端用于接收选择信号sel，第一与门A1的第二输入端连接至第四D触发器D4的反相输出端；第一D触发器D1的数据输入端连接至第一与门A1的输出端，第一D触发器D1的时钟输入端用于接收时钟信号clk；第三D触发器D3的数据输入端连接至第一D触发器D1的数据输出端，第三D触发器D3的时钟输入端用于接收时钟信号clk；第三与门A3的第一输入端连接至第三D触发器D3的数据输出端，第三与门A3的第二输入端用于接收时钟信号clk；
非门N的输入端用于接收选择信号sel；第二与门A2的第一输入端连接至第三D触发器D3的反相输出端，第二与门A2的第二输入端连接至非门N的输出端；第二D触发器D2的数据输入端连接至第二与门A2的输出端，第二D触发器D2的时钟输入端用于接收时钟信号clk_div；第四D触发器D4的数据输入端连接至第二D触发器D2的数据输出端，第四D触发器D4的时钟输入端用于接收时钟信号clk_div；第四与门A4的第一输入端连接至第四D触发器D4的数据输出端，第四与门A4的第二输入端用于接收时钟信号clk_div；
或门O的第一输入端连接至第三与门A3的输出端，或门O的第二输入端连接至第四与门A4的输出端；
其中，时钟信号clk为系统时钟，时钟信号clk_div为系统时钟的32分频。
上述时钟切换电路，当时钟信号和选择信号在输入端不同步时，由于使用了两级D触发器来同步选择信号，因此在输出端可以通过两个时钟周期的开销来消除毛刺，并且在branch0(branch1)的第一级使用与门A1(A2)引入了反馈信号，在需要切换时钟的时候，强制先关断正在使用的时钟，再开启即将使用的时钟，所以能够实现数字基带控制器执行应用无关的指令时，时钟频率为系统时钟的32分频，COS程序执行应用相关的指令时，时钟频率为系统频率，并能够避免在切换工作模式时时钟出现毛刺。
总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：
(1)本发明提供的基于STT-MRAM的非接触式智能卡SoC，采用STT-MRAM存储器，并将其存储空间划分为四个不同的区间，分别用于存储不同的程序或数据，由此简化了存储器接口设计流程，并减少了数据在不同存储器之间交互产生的延时。
(2)本发明所提供的基于STT-MRAM的非接触式智能卡SoC，其加密协处理器包括对称加密模块和非对称加密模块，在认证阶段由非对称加密模块对通信数据进行非对称加密，在其他阶段由对称加密模块对通信数据进行对称加密，由此能够实现安全级别、功耗和性能的动态平衡。
(3)本发明所提供的基于STT-MRAM的非接触式智能卡SoC，存在两种工作模式，在其中一种工作模式下，对于应用无关的指令，直接由数字基带控制器内部执行并返回执行结果，由此能够提高系统处理执行的速度。
(4)本发明所提供的基于STT-MRAM的非接触式智能卡SoC，其CRG模块中的时钟切换电路使用了两级D触发器同步选择信号并且引入了反馈机制，因此能够避免在切换工作模式时时钟出现毛刺。
(5)本发明所提供的基于STT-MRAM的非接触式智能卡SoC，其CRG模块中的时钟管理电路能够分别控制各模块的时钟，因此可以根据实际工作模式选择性关断一些功能模块以降低系统功耗。
附图说明
图1为本发明实施例提供的基于STT-MRAM的非接触式智能卡SoC示意图；
图2为本发明实施例提供的存储器中存储空间划分示意图；
图3(a)为本发明实施例提供的STT-MRAM存储器的读时序图；
图3(b)为本发明实施例提供的STT-MRAM存储器的写时序图；
图4为本发明实施例提供的AES加密模块框图；
图5为本发明实施例提供的ECC加密模块框图；
图6为本发明实施例提供的数字基带控制器框图；
图7(a)为现有的时钟切换电路示意图；
图7(b)为本发明实施例提供的时钟切换电路示意图；
图8为本发明实施例提供的时钟管理电路示意图；
图9为本发明实施例提供的全局复位管理电路示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
为了降低非接触式智能卡SoC内的数据交互延时，并实现非接触式智能卡SoC的安全级别、功耗和性能的动态平衡，本发明提供了一种基于STT-MRAM的非接触式智能卡SoC，如图1所示，包括：桥接的AHB和APB，与AHB相连的CPU、存储器和加密协处理器，以及与APB相连的数字基带控制器、UART串口、CRG(Clock and Reset Generator，时钟及复位产生)、GPIO(General Purpose Input Output，通用输入/输出)、TIMER(定时器)、WatchDog(看门狗)电路、VIC(Vectored Interrupt Controller，中断向量控制器)和TRNG(True RandomNumber Generator，真随机数产生器)；在本实施例中，采用AMBA(AdvancedMicrocontroller Bus Architecture，高级微控制器总线架构)2.0协议完成各模块间的通信；其中：
CPU为ARM公司的安全处理器SC100，SC100为面向高安全应用的32为处理器，基于ARMV4T架构设计，支持7种工作模式，兼容16位和32位指令，并且具有低功耗和高性能的特点，采用SC100作为CPU有利于降低系统功耗；
存储器为STT-MRAM存储器，包括读写控制电路、译码保护电路和COS程序下载电路；如图2所示，在本实施例中，STT-MRAM存储器的存储空间被划分为：4KB的MRAM_BOOT_ROM区，用于固化启动程序；380KB的MRAM_COS_ROM区，用于存储COS程序；8KB的MRAM_RAM区，用于存储程序运行时的临时变量；以及120KB的MRAM_Flash区，用于存储用户数据；
STT-MRAM存储器的读、写时序分别如图3(a)和图3(b)所示，其中cen为片选信号，低电平有效；读操作与写操作共用一个信号wen，在wen为低电平时执行读操作，wen为高电平时执行写操作；
当主机发起一次写操作或者读操作请求时，STT-MRAM存储器被选中，译码保护电路充当读写控制电路与AHB接口的中间级，由于STT-MRAM中划分的ROM区(即MRAM_BOOT_ROM区和MRAM_COS_ROM区)中的数据在初次写入之后不能被改动，当STT-MRAM存储器被选中并且指向ROM区对应的地址发起一次写操作时，译码保护电路会阻止这一次写操作并返回“无效的写操作”信息；对于ROM区的读操作及RAM区(即MRAM_RAM区)、Flash区(即MRAM_Flash区)的读写操作可以正常进行；
COS程序下载电路用于接收上位机通过UART串口上传的COS程序并存储至MRAM_BOS_ROM区中，以完成COS程序的更新；通过存储器中的COS程序下载电路，能够根据应用需求对COS程序的更新；
STT-MRAM具有非易失、读写速度快、使用寿命长、工艺兼容性好等诸多优点，使用STT-MRAM存储器作为非接触式智能卡SoC的存储器，能够有效降低系统功耗并提高系统性能；本发明通过将单一存储器的存储空间划分为不同的区间，实现存储体系中不同的存储功能，并结合译码保护电路保证ROM区的只读性，简化了存储器接口设计流程，并减少了数据在不同存储器之间交互产生的延时；
加密协处理器包括对称加密模块和非对称加密模块；非对称加密模块用于在认证阶段对通信数据进行ECC(Elliptic Curve Cryptography，椭圆曲线密码学)加密，对称加密模块用于在其他阶段对通信数据进行AES(Advanced Encryption Standard，高级加密标准)加密；图4为对称加密模块的框图，该对称加密模块支持加密和解密操作，支持的密钥为128位。应用程序可以通过配置AES中对应的SFR(Special Function Register，特殊功能寄存器)来执行加密/解密数据操作；图5为非对称加密模块的框图，该非对称加密模块只支持加密操作，ECC加密所需的参数由应用程序通过配置SFR存入ECC的寄存器阵列中；
在通信过程中，认证阶段通信数据的安全级别要求较高；相对于对称加密，非对称加密具有较高的安全级别，但加密过程的功耗也更高；本发明在加密协处理器中同时集成了对称加密模块和非对称加密模块，并在不同的阶段采用不同的加密算法对通信数据进行加密，由此能够实现安全级别、功耗和性能的动态平衡；
数字基带控制器为ISO14443-A数字基带控制器，用于处理指令；在本实施例中，系统第一工作模式和第二工作模式，在第一工作模式下，由数字基带控制器执行应用无关的指令，并返回执行结果；在第二工作模式下，由数字基带控制器将应用相关的指令传递至MRAM_COS_ROM区以由COS程序执行指令，并由数字基带控制器返回执行结果；在第一工作模式下，数字基带控制器执行应用无关指令的时钟频率为系统时钟时钟的32分频；在第二工作模式下，COS程序执行应用相关指令的时钟频率为系统时钟；
数字基带控制器的框图如图6所示，由同步模块(synch)、解码模块(dec)、奇偶校验模块(par)、循环冗余校验模块(crc)、编码模块(enc)、帧延迟定时模块(fdt_timer)、有限状态机模块(fsm)、解码队列模块(fifo_dec_apb)、编码队列模块(fifo_apb_enc)以及存储控制器(mc)组成，其中fifo_dec_apb和fifo_apb_enc均与APB连接，mc与AHB连接；synch将模拟前端的数据同步到enc以恢复信息，dec的数据分别发送给par、crc、fsm和fifo_dec_apb，mc由AHB和fsm分时复用，在不同的工作模式下向不同的模块传输信息；fifo_dec_apb可以将解码模块的数据同步到APB供COS处理，也可以将处理之后的数据由APB同步到数字基带的enc；enc除了接收fsm和fifo_apb_enc的数据之外，还需要接收fdt_timer传输的数据以使得传输的两帧数据间隔符合协议规范；
由数字基带控制器内部完成部分指令的执行，相比于现有的非接触式智能卡SoC中仅依赖于COS处理所有指令而言，能够有效提高SoC处理指令的速度；
CRG包括时钟切换电路、时钟管理电路和全局复位管理电路；时钟切换频率用于在工作模式切换时实现时钟频率的切换，并避免在工作模式切换时时钟出现毛刺；时钟管理电路用于分别控制各模块的时钟，以使得各模块工作或关断；全局复位管理电路用于分别为各模块提供复位信号；通过时钟管理电路，可以根据实际工作模式选择性关断一些功能模块以降低系统功耗；
图7(a)所示为传统的时钟切换电路，包括两个与门、一个非门以及一个或门；由于分频时钟clk_div和系统时钟clk之间存在不同步的问题并且选择信号sel经过反相器之后存在延时，当输入端的三种信号clk、clk_div及sel的时序出现图7中所示状况时，分频时钟clk_div相对于系统时钟clk存在一段时间的延时，而选择信号的改变节点恰好位于这段延时中，使得电路输出信号clk_o出现毛刺，进而影响后续电路运行状态；
针对现有的时钟切换电路中存在的上述问题，在本发明实施例中，如图7(b)所示，时钟切换电路包括：非门N、第一与门A1、第二与门A2、第三与门A3、第四与门A4、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4以及或门O；
第一与门A1的第一输入端用于接收选择信号sel，第一与门A1的第二输入端连接至第四D触发器D4的反相输出端；第一D触发器D1的数据输入端连接至第一与门A1的输出端，第一D触发器D1的时钟输入端用于接收时钟信号clk；第三D触发器D3的数据输入端连接至第一D触发器D1的数据输出端，第三D触发器D3的时钟输入端用于接收时钟信号clk；第三与门A3的第一输入端连接至第三D触发器D3的数据输出端，第三与门A3的第二输入端用于接收时钟信号clk；
非门N的输入端用于接收选择信号sel；第二与门A2的第一输入端连接至第三D触发器D3的反相输出端，第二与门A2的第二输入端连接至非门N的输出端；第二D触发器D2的数据输入端连接至第二与门A2的输出端，第二D触发器D2的时钟输入端用于接收时钟信号clk_div；第四D触发器D4的数据输入端连接至第二D触发器D2的数据输出端，第四D触发器D4的时钟输入端用于接收时钟信号clk_div；第四与门A4的第一输入端连接至第四D触发器D4的数据输出端，第四与门A4的第二输入端用于接收时钟信号clk_div；
或门O的第一输入端连接至第三与门A3的输出端，或门O的第二输入端连接至第四与门A4的输出端；
图7(b)所示的时钟切换电路，使用了两级D触发器同步选择信号并且引入了反馈机制，能够实现数字基带控制器执行应用无关的指令时，时钟频率为系统时钟的32分频，COS程序执行应用相关的指令时，时钟频率为系统频率，并能够避免在切换工作模式时时钟出现毛刺；
时钟管理电路如图8所示，输入端为系统时钟sys_clk，sys_clk连接到D触发器一的时钟输入端和与门1的一个输入端，D触发器一的数据输入端是使能信号sleep_en，D触发器的数据输出端连到与门1的另一个输入端，与门1的输出就是AHB、APB、SC100、存储控制电路的时钟；其中，上述D触发器一和与门1的连接方式可以称为cgc(clock gating cell，时钟门控单元)；与门1的输出端连到cgc5和cgc6的输入端，在使能信号ip_clk_en和cos_stage的作用下输出IP模块(AES、ECC等)和fifo_dec_apb的时钟；fifo_dec_apb_rclk是APB从fifo_dec_apb读数据所需的时钟，fifo_apb_enc_wclk是APB向fifo_apb_enc写数据所需的时钟；sys_clk经过clk_div之后产生32分频时钟clk_div32和8分频时钟clk_div8，sys_clk和clk_div32连接到二路选择器mux的两个数据输入端，sleep_en连接到mux的选择信号输入端，mux的输出就是crg的时钟；clk_div32连接到cgc1、cgc2和cgc7的输入端，在使能信号fsm_clk_en、dec_clk_en和cos_stage的作用下分别输出fsm的时钟fsm_clk、dec的时钟dec_clk和fifo_dec_apb的时钟fifo_dec_apb_wclk；clk_div8连接到cgc3的输入端，在使能信号enc_clk_en的作用下输出enc的时钟enc_clk；dec_clk和enc_clk连接到或门上输出dec_enc_or_clk，dec_enc_or_clk连接到cgc8的输入端，在使能信号crc_clk_en的作用下输出crc的时钟crc_clk和par的时钟par_clk；enc_clk连接到cgc9的输入端，在使能信号cos_stage的作用下输出fifo_apb_enc的时钟fifo_apb_enc_rclk；sys_clk连接到cgc4的输入端，在使能信号fdt_timer_clk_en的作用下输出fdt_timer的时钟fdt_timer_clk；
全局复位管理电路如图9所示，por(power on reset，上电复位)信号连接到D触发器I和D触发器II的复位端，crg_clk连接到D触发器I和D触发器II的时钟端，VDD连接到D触发器I的数据输入端，D触发器I的数据输出端连接到D触发器II的数据输入端，D触发器II的数据输出端就是经过处理之后的por_syn_crg_clk信号，por_syn_crg_clk信号连接到ISO14443-A模块，为数字基带内部各模块提供复位源，包括dec的复位信号dec_rst，enc的复位信号enc_rst，fsm的复位信号fsm_rst，crc的复位信号crc_rst，par的复位信号par_rst，fdt_timer的复位信号fdt_timer_rst，mc的复位信号mc_rst，fifo_dec_apb的复位信号fifo_dec_apb_rst，以及fifo_apb_enc的复位信号fifo_apb_enc_rst；key_rst信号为按键复位信号，按键复位信号供FPGA原型验证时使用，key_rst经过debounce(消抖)模块之后连到或门1输入端，同时wdt_rst(看门狗复位)也连接到或门1的输入端；或门1的输出端连到与门三的输入端，在使能信号sys_hk_rst_en的控制下输出sys_hk_rst；ip_soft_rst和使能信号sys_ip_soft_rst_en连接到与门一的输入端，与门一输出ip_soft_rst_ae信号；sys_soft_rst和使能信号sys_ip_soft_rst_en连接到与门二的输入端，与门二输出sys_soft_rst_ae信号；sys_soft_rst_ae信号和sys_hk_rst信号连接到或门2输入端，或门2输出sys_rst信号，sys_rst信号和ip_soft_rst_ae信号连接到或门3的输入端，或门3输出ip_hd_soft_rst信号，ip_hd_soft_rst经过非门②之后连接到与门四的输入端，por_syn_crg_clk连接到与门四的另一个输入端，与门四输出ip模块(如AES、ECC)的复位信号；sys_rst信号经过非门①之后连接到与门五的输入端，por_syn_crg_clk连接到与门五的另一个输入端，与门五输出如下复位信号：CRG的复位信号crg_rst、CPU的复位信号core_rst、AHB的复位信号ahb_rst、APB的复位信号apb_rst、MARAM_BOOT_ROM区的复位信号boot_rom_rst、MRAM_RAM区的复位信号sram_rst、MRAM_COS_ROM区的复位信号cos_rom_rst以及MRAM_Flash区的复位信号flash_rst；
基于图9所示的全局复位管理电路，本发明所提供的基于STT_MRAM的非接触式智能卡SoC中，各模块的有效复位源如表1所示，其中，系统软复位即为图9所示的全局复位管理电路输出的复位信号。
表1各模块的有效复位源
Figure GDA0002309162800000131
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于STT-MRAM的非接触式智能卡SoC，包括：桥接的AHB和APB，与所述AHB相连的CPU、存储器和加密协处理器，以及与所述APB相连的数字基带控制器、UART串口和CRG模块；其特征在于，所述存储器为STT-MRAM存储器，且其存储空间被划分为：第一存储区，用于固化启动程序；第二存储区，用于存储COS程序；第三存储区，用于存储程序运行时的临时变量；以及第四存储区，用于存储用户数据；
所述存储器还包括译码保护电路；所述译码保护电路用于在系统启动后阻止对所述第一存储区和所述第二存储区的写操作。
2.如权利要求1所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述存储器还包括COS程序下载电路；所述COS程序下载电路用于接收上位机通过所述UART串口上传的COS程序并存储至所述第二存储区中，以完成COS程序的更新。
3.如权利要求1或2所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述加密协处理器包括对称加密模块和非对称加密模块；所述非对称加密模块用于在认证阶段对通信数据进行非对称加密，所述对称加密模块用于在其他阶段对通信数据进行对称加密。
4.如权利要求1或2所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述CRG模块包括时钟管理电路和全局复位管理电路；所述时钟管理电路用于分别控制各模块的时钟，以使得各模块工作或关断；所述全局复位管理电路用于分别为各模块提供复位信号。
5.如权利要求1或2所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，系统存在第一工作模式和第二工作模式；在所述第一工作模式下，由所述数字基带控制器执行应用无关的指令，并返回执行结果；在所述第二工作模式下，由所述数字基带控制器将应用相关的指令传递至所述第二存储区以由COS程序执行所述指令，并由所述数字基带控制器返回执行结果；
在所述第一工作模式下，所述数字基带控制器执行应用无关指令的时钟频率为系统时钟的32分频；在所述第二工作模式下，所述COS程序执行应用相关指令的时钟频率为所述系统时钟。
6.如权利要求5所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述CRG模块还包括时钟切换电路，用于在工作模式切换时实现时钟频率的切换，并避免在工作模式切换时时钟出现毛刺。
7.如权利要求6所述的基于STT-MRAM的非接触式智能卡SoC，其特征在于，所述时钟切换电路包括：非门N、第一与门A1、第二与门A2、第三与门A3、第四与门A4、第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4以及或门O；
所述第一与门A1的第一输入端用于接收选择信号sel，所述第一与门A1的第二输入端连接至所述第四D触发器D4的反相输出端；所述第一D触发器D1的数据输入端连接至所述第一与门A1的输出端，所述第一D触发器D1的时钟输入端用于接收时钟信号clk；所述第三D触发器D3的数据输入端连接至所述第一D触发器D1的数据输出端，所述第三D触发器D3的时钟输入端用于接收所述时钟信号clk；所述第三与门A3的第一输入端连接至所述第三D触发器D3的数据输出端，所述第三与门A3的第二输入端用于接收时钟信号clk；
所述非门N的输入端用于接收所述选择信号sel；所述第二与门A2的第一输入端连接至所述第三D触发器D3的反相输出端，所述第二与门A2的第二输入端连接至所述非门N的输出端；所述第二D触发器D2的数据输入端连接至所述第二与门A2的输出端，所述第二D触发器D2的时钟输入端用于接收时钟信号clk_div；所述第四D触发器D4的数据输入端连接至所述第二D触发器D2的数据输出端，所述第四D触发器D4的时钟输入端用于接收所述时钟信号clk_div；所述第四与门A4的第一输入端连接至所述第四D触发器D4的数据输出端，所述第四与门A4的第二输入端用于接收所述时钟信号clk_div；
所述或门O的第一输入端连接至所述第三与门A3的输出端，所述或门O的第二输入端连接至所述第四与门A4的输出端；
其中，所述时钟信号clk为系统时钟，所述时钟信号clk_div为系统时钟的32分频。
CN201811508222.9A 2018-12-11 2018-12-11 一种基于STT-MRAM的非接触式智能卡SoC Active CN109656477B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811508222.9A CN109656477B (zh) 2018-12-11 2018-12-11 一种基于STT-MRAM的非接触式智能卡SoC

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811508222.9A CN109656477B (zh) 2018-12-11 2018-12-11 一种基于STT-MRAM的非接触式智能卡SoC

Publications (2)

Publication Number Publication Date
CN109656477A CN109656477A (zh) 2019-04-19
CN109656477B true CN109656477B (zh) 2020-05-19

Family

ID=66113667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811508222.9A Active CN109656477B (zh) 2018-12-11 2018-12-11 一种基于STT-MRAM的非接触式智能卡SoC

Country Status (1)

Country Link
CN (1) CN109656477B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110968544B (zh) * 2019-11-22 2021-10-08 华中科技大学 一种基于嵌入式自旋转移力矩磁随机存储器的SoC存储系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221541A (zh) * 2007-01-09 2008-07-16 张立军 用于soc的可编程通信控制器及其编程模型
CN102710890A (zh) * 2012-04-06 2012-10-03 东莞中山大学研究院 双ahb总线的视频处理片上系统
CN107003964A (zh) * 2014-12-10 2017-08-01 高通股份有限公司 处理未对准块传送操作

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7814250B2 (en) * 2007-04-27 2010-10-12 Atmel Corporation Serialization of data for multi-chip bus implementation
US9164938B2 (en) * 2013-01-02 2015-10-20 Intel Corporation Method to integrate ARM ecosystem IPs into PCI-based interconnect
CN103258228A (zh) * 2013-04-27 2013-08-21 无锡昶达信息技术有限公司 超高频rfid读写器、基带soc芯片及接口控制方法
KR102429906B1 (ko) * 2015-10-13 2022-08-05 삼성전자주식회사 스토리지 장치, 상기 스토리지 장치와 통신하는 호스트 및 상기 스토리지 장치를 포함하는 전자 장치
CN205427895U (zh) * 2016-03-18 2016-08-03 深圳市澄天伟业科技股份有限公司 一种集控式智能卡
CN108171304A (zh) * 2017-12-19 2018-06-15 重庆湃芯微电子有限公司 一种基于epc/c-1/g-2标准的超高频rfid标签数字基带低功耗系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101221541A (zh) * 2007-01-09 2008-07-16 张立军 用于soc的可编程通信控制器及其编程模型
CN102710890A (zh) * 2012-04-06 2012-10-03 东莞中山大学研究院 双ahb总线的视频处理片上系统
CN107003964A (zh) * 2014-12-10 2017-08-01 高通股份有限公司 处理未对准块传送操作

Also Published As

Publication number Publication date
CN109656477A (zh) 2019-04-19

Similar Documents

Publication Publication Date Title
US20230110230A1 (en) Technologies for secure i/o with memory encryption engines
US7797496B2 (en) Multiprocessor system having a shared tightly coupled memory and method for communication between a plurality of processors
CN109902043B (zh) 一种基于fpga的国密算法加速处理系统
TWI545436B (zh) 用於安全記憶體管理之積體電路及方法
CN102663326B (zh) 用于SoC的数据安全加密模块
CN111400732B (zh) 一种基于usb通道的加解密模块及设备
JP7042552B2 (ja) マルチプロセッサによって共有されるメモリを含むマルチプロセッサシステム
US8429426B2 (en) Secure pipeline manager
CN102737270B (zh) 一种基于国产算法的银行智能卡芯片安全协处理器
CN111492353B (zh) 一种安全的数据转移装置、系统和方法
CN114662136B (zh) 一种基于pcie通道的多算法ip核的高速加解密系统及方法
CN104182696A (zh) 一种基于Avalon接口的AES算法IP核的设计方法
US20140025930A1 (en) Multi-core processor sharing li cache and method of operating same
US20210006391A1 (en) Data processing method, circuit, terminal device and storage medium
CN109656477B (zh) 一种基于STT-MRAM的非接触式智能卡SoC
CN112948840A (zh) 一种访问控制设备和包含该设备的处理器
US6425071B1 (en) Subsystem bridge of AMBA's ASB bus to peripheral component interconnect (PCI) bus
CN106548099A (zh) 一种电路系统安全保护的芯片
CN102110066A (zh) 一种税控加密卡的控制方法
WO2011012558A1 (en) Transaction terminator
RU2585988C1 (ru) Устройство шифрования данных (варианты), система на кристалле с его использованием (варианты)
CN117083612A (zh) 处置未对齐事务以用于内联加密
EP3173895B1 (en) Clock tree implementation method, system-on-chip and computer storage medium
DE59810759D1 (de) Verschlüsselungsverfahren und -vorrichtung
CN114840458B (zh) 读写模块、片上系统和电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant