CN102110066A - 一种税控加密卡的控制方法 - Google Patents

Abstract

本发明提供了一种税控加密卡的控制方法，该方法是通过FPGA的状态机和DMA控制器实现的。本发明采用Moore型状态机作为整个加密卡的核心控制单元，对专用密码算法芯片进行控制和操作。另外通过DMA控制器在内存和加密卡上的RAM区开辟了一条直接传送数据的通路，实现数据的DMA传输，使得加密卡在速度和效率方面大大提高。

Description

一种税控加密卡的控制方法

技术领域

本发明涉及一种计算机应用技术，具体地说是一种税控加密卡的控制方法。

本发明涉及电子信息领域，主要应用于税控行业加密卡对专用密码算法芯片SSX12的控制。核心是利用了FPGA的硬件技术——状态机和DMA控制器，通过硬件描述语言VHDL设计出加密卡的控制方法和状态机，从而使得信息的加解密过程变的快速而高效。

背景技术

状态机电路是一种重要的数字逻辑电路，同时又属于时序逻辑电路的范畴，通常用来描述数字系统的控制单元，是大型控制电路设计的基础。根据其输出与当前输入是否有关可以把状态机分为Mealy型和Moore型两大类。Moore型输出仅是当前状态的函数，Mealy型不仅输出当前状态的函数，而且还与输入信号有关。本发明采用的是Moore型状态机。

DMA传输对于高效能嵌入式系统算法和网络是很重要的，它允许不同速度的硬件装置来沟通，而不需要依赖CPU的大量中断负载。否则，CPU需要从来源把每一片段的资料复制到暂存器，然后把他们再次写回到新的地方。在这个时间中，CPU无法参与别的工作。DMA传输的重要作用是将一个内存区从一个装置复制到另外一个。当CPU初始化DMA传输之后，传输动作本身是由DMA控制器来实行和完成的。

在实现DMA传输时，是由DMA控制器直接掌管总线，因此，存在着一个总线控制权转移问题。即DMA传输前，CPU要把总线控制权交给DMA控制器，而在结束DMA传输后，DMA控制器应立即把总线控制权再交回给CPU。一个完整的DMA传输过程必须经过4个步骤：DMA请求、DMA相应、DMA传输、DMA结束。本发明是利用了FPGA的DMA控制器实现数据的DMA传输的。

发明内容

本发明的目的是提供一种税控加密卡的控制方法。

本发明的目的是按以下方式实现的，包括如下内容，

利用FPGA的算法状态机和DMA控制器实现对密码算法芯片SSX12的控制；或采用FPGA的硬件描述语言VHDL组成算法状态机对密码算法芯片进行高效控制；

采用FPGA的嵌入式DMA控制器，实现数据的高速传输；

在税控加密卡对算法芯片的操作过程中及数据传输的过程中，不需要CPU的干预；

在税控加密卡数据传输的开始和结束阶段，分别由PC机和加密卡的FPGA发起数据的DMA传输；

税控加密卡的工作过程采用“中断”的方式，整个过程产生2次中断，分别为DMA读结束后和算法芯片完成运算后产生2次中断给FPGA相应的模块；

业务流程实施步骤如下：

1)税控加密卡上电、复位及初始化结束后，CPU对DMA控制器初始化，包括：设置待传送的加密或解密数据包，设置FPGA相关的寄存器，提供要传送的数据的起始位置和数据长度；

2)DMA控制器对DMA请求判别优先级及屏蔽，向总线裁决逻辑提出总线请求，当CPU执行完当前总线周期释放总线控制权，此时，总线裁决逻辑输出总线应答，表示DMA已经响应，通过DMA控制器通知加密卡开始DMA传输；

3)DMA控制器获得总线控制权后，CPU即刻挂起或只执行内部操作，由DMA控制器输出读写命令，直接控制内存区与加密卡上的RAM区进行DMA传输，此时数据包通过PCI总线依次传入到加密卡上的RAM存储区，以上是DMA读的过程；

4)DMA读完成后，向FPGA的算法控制模块产生中断，算法控制模块收到中断后将其清除，并设置相关程序进程，启动算法状态机，算法控制模块读取相应RAM区中的数据，把数据传到外部的算法芯片SSX12；

5)算法芯片SSX12芯片开始工作，此时FPGA等待运算的完成；

6)算法芯片SSX12运算完成后将加密或解密后的数据传回到相应的RAM区，之后算法控制模块产生结束信号，FPGA收到此信号后设置相应的程序进程，启动DMA写操作，将运算完成的数据再通过PCI总线传回到PC机；

7)当完成DMA写的过程后，DMA控制器释放总线控制权，CPU重新取得总线的控制权并执行一段检查本次DMA传输操作正确性的代码，至此完成了一笔业务运算，包括加密芯片自检；

8)根据PC机的命令处理完所有的业务流程，包括：生成非对称密钥对、产生SK、AK、生成支付密码；

算法状态机的状态转移方式如下：

1)税控加密卡复位时状态机处于“空闲”状态；

2)当算法开始，信号sf_start变为高电平时，进入“算法开始”状态，否则算法状态机一直处于“空闲”状态等待；

3)当算法状态机检测到加密芯片处于不忙的状态时，算法芯片SSX12的B_nRd引脚为低电平，算法状态机进入“写命令”状态，在此状态加密卡要把相应的命令字写入算法芯片SSX12；

4)之后状态机进入“写数据”状态，把待操作的数据依次写入算法芯片SSX12；

5)算法状态机进入“等待”状态，等待加密芯片的运算完成；

6)当检测到B_nRd引脚为低电平时，算法状态机进入“读数据”状态，FPGA将操作完成的数据依次传回到相应的RAM区中；

7)待本次业务的数据读取完毕，算法状态机进入“结束”状态，至此一次状态机流程就完成了；

8)之后算法状态机返回“空闲”状态，等待下一次的业务开始。

本发明的优异效果是：采用Moore型状态机作为整个加密卡的核心控制单元，对专用密码算法芯片进行控制和操作。另外通过DMA控制器在内存和加密卡上的RAM区开辟了一条直接传送数据的通路，实现数据的DMA传输，使得加密卡在速度和效率方面大大提高。

附图说明

图1是税控加密卡的控制流程图；

图2是算法状态机的工作流图。

具体实施方式

参照说明书附图对本发明的税控加密卡的控制方法作以下详细地说明。

税控加密卡的一次业务通常包括多笔运算过程。例如生成一次支付密码的业务包括自检、生成非对称密钥对、读入签名密钥密文、读入账户密钥密文等运算过程。附图1是该发明的业务流程，具体实施方式如下：

1)税控加密卡上电、复位及初始化结束后，CPU对DMA控制器初始化，包括：设置待传送的加密或解密数据包，设置FPGA相关的寄存器，提供要传送的数据的起始位置和数据长度。

2)DMA控制器对DMA请求判别优先级及屏蔽，向总线裁决逻辑提出总线请求。当CPU执行完当前总线周期即可释放总线控制权。此时，总线裁决逻辑输出总线应答，表示DMA已经响应，通过DMA控制器通知加密卡开始DMA传输。

3)DMA控制器获得总线控制权后，CPU即刻挂起或只执行内部操作，由DMA控制器输出读写命令，直接控制内存区与加密卡上的RAM区进行DMA传输。此时数据包通过PCI总线依次传入到加密卡上的RAM存储区。以上是DMA读的过程。

4)DMA读完成后，向FPGA的算法控制模块产生中断。算法控制模块收到中断后将其清除，并设置相关程序进程，启动算法状态机。算法控制模块读取相应RAM区中的数据，把数据传到外部的算法芯片SSX12。

5)SSX12芯片开始工作，此时FPGA等待运算的完成。

6)SSX12运算完成后将加密或解密后的数据传回到相应的RAM区，之后算法控制模块产生结束信号，FPGA收到此信号后设置相应的程序进程，启动DMA写操作，将运算完成的数据再通过PCI总线传回到PC机。

7)当完成DMA写的过程后，DMA控制器释放总线控制权，CPU重新取得总线的控制权并执行一段检查本次DMA传输操作正确性的代码，至此完成了一笔业务运算(例如加密芯片自检)。

8)根据PC机的命令处理完所有的业务流程(如生成非对称密钥对、产生SK、AK、生成支付密码等)。

附图2是算法状态机的状态转移图，其实施方式如下：

1)税控加密卡复位时状态机处于“空闲”状态。

2)当算法开始信号sf_start变为高电平时，进入“算法开始”状态，否则状态机一直处于“空闲”状态等待。

3)当状态机检测到加密芯片处于不忙的状态时(SSX12芯片的B_nRd引脚为低电平)，状态机进入“写命令”状态，在此状态加密卡要把相应的命令字写入SSX12。

4)之后状态机进入“写数据”状态，把待操作的数据依次写入SSX12。

5)状态机进入“等待”状态，等待加密芯片的运算完成。

6)当检测到B_nRd引脚为低电平时，状态机进入“读数据”状态，FPGA将操作完成的数据依次传回到相应的RAM区中。

7)待本次业务的数据读取完毕，状态机进入“结束”状态，至此一次状态机流程就完成了。

8)之后状态机返回“空闲”状态，等待下一次的业务开始。

该状态机的具体硬件实现是通过FPGA的硬件描述语言VHDL完成的。

实施例

1)PC机设置待传输的数据包，并设置FPGA的寄存器，对DMA控制器初始化。

2)PC机启动DMA读(Master read)的过程，将数据包一次性传入税控加密卡上的RAM存储单元。

3)加密卡启动FPGA的状态机(状态机的算法、工作流图等说明在后面详述)，控制密码专用算法芯片SSX12开始工作。

4)密码专用算法芯片SSX12结束工作后，把运算完成的数据传回相应的RAM存储单元。

5)税控加密卡启动DMA写(Master write)的过程，将运算完成的数据包传回到PC机。

除说明书所述的技术特征外，均为本专业技术人员的已知技术。

Claims (1)

1.一种税控加密卡的控制方法，其特征在于，包括如下内容，

利用FPGA的算法状态机和DMA控制器实现对密码算法芯片SSX12的控制；或采用FPGA的硬件描述语言VHDL组成算法状态机对密码算法芯片进行高效控制；

采用FPGA的嵌入式DMA控制器，实现数据的高速传输；

在税控加密卡对算法芯片的操作过程中及数据传输的过程中，不需要CPU的干预；

在税控加密卡数据传输的开始和结束阶段，分别由PC机和加密卡的FPGA发起数据的DMA传输；

税控加密卡的工作过程采用“中断”的方式，整个过程产生2次中断，分别为DMA读结束后和算法芯片完成运算后产生2次中断给FPGA相应的模块；

业务流程实施步骤如下：

1)税控加密卡上电、复位及初始化结束后，CPU对DMA控制器初始化，包括：设置待传送的加密或解密数据包，设置FPGA相关的寄存器，提供要传送的数据的起始位置和数据长度；

2)DMA控制器对DMA请求判别优先级及屏蔽，向总线裁决逻辑提出总线请求，当CPU执行完当前总线周期释放总线控制权，此时，总线裁决逻辑输出总线应答，表示DMA已经响应，通过DMA控制器通知加密卡开始DMA传输；

3)DMA控制器获得总线控制权后，CPU即刻挂起或只执行内部操作，由DMA控制器输出读写命令，直接控制内存区与加密卡上的RAM区进行DMA传输，此时数据包通过PCI总线依次传入到加密卡上的RAM存储区，以上是DMA读的过程；

4)DMA读完成后，向FPGA的算法控制模块产生中断，算法控制模块收到中断后将其清除，并设置相关程序进程，启动算法状态机，算法控制模块读取相应RAM区中的数据，把数据传到外部的算法芯片SSX12；

5)算法芯片SSX12芯片开始工作，此时FPGA等待运算的完成；

6)算法芯片SSX12运算完成后将加密或解密后的数据传回到相应的RAM区，之后算法控制模块产生结束信号，FPGA收到此信号后设置相应的程序进程，启动DMA写操作，将运算完成的数据再通过PCI总线传回到PC机；

7)当完成DMA写的过程后，DMA控制器释放总线控制权，CPU重新取得总线的控制权并执行一段检查本次DMA传输操作正确性的代码，至此完成了一笔业务运算，包括加密芯片自检；

8)根据PC机的命令处理完所有的业务流程，包括：生成非对称密钥对、产生SK、AK、生成支付密码；

算法状态机的工作流程如下：

1)税控加密卡复位时状态机处于“空闲”状态；

2)当算法开始，信号sf_start变为高电平时，进入“算法开始”状态，否则算法状态机一直处于“空闲”状态等待；

3)当算法状态机检测到加密芯片处于不忙的状态时，算法芯片SSX12的B_nRd引脚为低电平，算法状态机进入“写命令”状态，在此状态加密卡要把相应的命令字写入算法芯片SSX12；

4)之后状态机进入“写数据”状态，把待操作的数据依次写入算法芯片SSX12；

5)算法状态机进入“等待”状态，等待加密芯片的运算完成；

6)当检测到B_nRd引脚为低电平时，算法状态机进入“读数据”状态，FPGA将操作完成的数据依次传回到相应的RAM区中；

7)待本次业务的数据读取完毕，算法状态机进入“结束”状态，至此一次状态机流程就完成了；

8)之后算法状态机返回“空闲”状态，等待下一次的业务开始。

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