CN107103472B - 一种用于区块链的算法处理模块 - Google Patents

一种用于区块链的算法处理模块 Download PDF

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Abstract

本发明公开了一种用于区块链的算法处理模块，其中，包括：PCIE接口芯片，用于与外部主机的PCIE接口通讯；USB控制芯片，用于与外部主机的USB接口通讯；算法芯片，用于进行与FPGA配合进行ECC运算；FPGA包括：Microblaze模块，用于控制FPGA的各子模块工作；FIFO转RAM接口模块，用于实现USB接口到内部RAM接口转换，从USB芯片中读取数据存储到内部RAM模块中；Local Bus转RAM接口模块，用于进行Local Bus接口到内部RAM模块接口转换；内部RAM模块，存储用户下发数据与准备上传给用户的数据；ECC控制模块，用于进行APB总线转ECC芯片异步接口，调用算法芯片进行点乘和模乘运算；噪声芯片控制模块，用于APB总线转噪声芯片接口；迭代哈希运算模块，用于进行迭代哈希运算，并与算法模块进行并行处理。

Description

一种用于区块链的算法处理模块
技术领域
本发明属于网络安全技术领域，设计一种基于多层次影响因子的安全漏洞威胁量化方法。
背景技术
一个区块链是一个基于比特币协议的不需要许可的分布式数据库，它维护了一个持续增长的不可被篡改和修改的数据记录列表，即使对于数据库节点的运营者们也是如此。在区块链技术中需要大量使用迭代哈希算法获得随机数(Nonce)作为工作量证明(POW)并使用签名验签(ECDSA)、非对称加解密(ECIES)等算法对区块进行交互，而计算的速度成为制约区块链技术发展与普及的关键瓶颈。由于目前计算机CPU在计算迭代哈希时存在先天劣势，所以需要设计一款用于处理区块链计算问题的硬件板卡。
发明内容
本发明的目的在于提供一种用于区块链的算法处理模块，用于解决上述现有技术的问题。
本发明一种用于区块链的算法处理模块，其中，包括：FPGA、算法芯片、PCIE接口芯片以及USB控制芯片；PCIE接口芯片，用于与外部主机的PCIE接口通讯；USB控制芯片，用于与外部主机的USB接口通讯；算法芯片，用于进行与FPGA配合进行ECC运算；FPGA包括：Microblaze模块、FIFO转RAM接口模块、Local Bus转RAM接口模块、内部RAM模块、ECC控制模块、噪声芯片控制模块以及迭代哈希运算模块；Microblaze模块，用于控制FPGA的各子模块工作；FIFO转RAM接口模块，用于实现USB接口到内部RAM接口转换，从USB芯片中读取数据存储到内部RAM模块中；Local Bus转RAM接口模块，用于进行Local Bus接口到内部RAM模块接口转换；内部RAM模块，存储用户下发数据与准备上传给用户的数据；ECC控制模块，用于进行APB总线转ECC芯片异步接口，调用算法芯片进行点乘和模乘运算；噪声芯片控制模块，用于APB总线转噪声芯片接口；迭代哈希运算模块，用于进行迭代哈希运算，并与算法模块进行并行处理。
根据本发明的用于区块链的算法处理模块的一实施例，其中，迭代哈希运算模块包括：控制器，用于实现AXI和APB接口和计算流程控制；SRAM，用于存储读入的消息；填充模块，用于进行消息的填充；SHA256模块，用于进行SHA-256算法的计算；输出模块用于进行杂凑值与目标值的比较。
根据本发明的用于区块链的算法处理模块的一实施例，其中，迭代哈希运算模块计算过程包括：哈希算法输入数据按字节对齐；计算结果是64比特的二进制表示，由0递增，每次加1；数据与N拼接后作为消息进行SHA256计算，得到的结果作为消息再次进行SHA256计算，得到的结果与目标值比较。
根据本发明的用于区块链的算法处理模块的一实施例，其中，，FPGA和算法芯片的工作包括：迭代哈希运算、签名、验签、加密和解密运算；Microblaze模块分析指令要求，并按照不同指令进行如下操作：迭代哈希运算包括：FPGA将需要处理的数据进行哈希运算，然后将哈希结果与目标值送入迭代哈希运算模块并开始运算，FPGA将结果写入内部RAM；签名运算包括：FPGA将需要处理的数据进行哈希运算，然后将哈希结果与私钥和随机数送入算法芯片，并操作算法芯片进行ECC运算，最后将签名结果写入内部RAM；验签运算包括：FPGA将需要处理的数据进行哈希运算，然后将哈希结果与公钥和签名送入算法芯片，并操作算法芯片进行ECC运算，最后将验签结果写入RAM。
根据本发明的用于区块链的算法处理模块的一实施例，其中，还包括：FPGA还包括：AXI-AXI桥，用于100MHz到66MHz的AXI跨时钟域转换。
根据本发明的用于区块链的算法处理模块的一实施例，其中，FPGA包括PLL模块，用于输入66MHz，输出33MHz、输出100MHz和输出66MHz。
根据本发明的用于区块链的算法处理模块的一实施例，其中，FPGA型号为Kintex-7系列FPGA。
根据本发明的用于区块链的算法处理模块的一实施例，其中，算法芯片的型号为ISECMM1256E。
根据本发明的用于区块链的算法处理模块的一实施例，其中，PCIE接口型号为PEX8311芯片。
根据本发明的用于区块链的算法处理模块的一实施例，其中，USB控制芯片型号选用CY7C68013A。
本发明的用于区块链的算法处理模块可以满足迭代哈希、哈希、签名验签、非对称加解密等算法的运算需求，计算速度可达计算机软件的30倍以上。
附图说明
图1所示为本发明用于区块链的算法处理模块的模块图；
图2所示为FPGA设计架构图；
图3所示为迭代哈希运算模块的模块图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1所示为本发明用于区块链的算法处理模块的模块图，如图1所示，用于区块链的算法处理模块包括：FPGA1、算法芯片2、PCIE接口芯片4、USB控制芯片3、USB接口6、PCIE接口5、时钟芯片、电源(未图示)等组成。迭代哈希和哈希算法通过FPGA1的IP核实现，ECC运算(签名验签、非对称加解密)则通过FPGA1和算法芯片2配合实现。
如图1所示，算法处理板通过通信接口从PC 7(主机)获取数据，然后将数据缓存在FPGA1中的接收缓存区，FPGA1内部集成微处理器(Microblaze)，解析数据帧的类型，根据不同类型采取不同算法对数据进行处理，处理完成后的数据存储到FPGA1的发送缓冲区，通过原通信接口返回给主机7。
图2所示为FPGA设计架构图，如图2所示，FPGA1是本发明中最主要的部分，主要包含以下功能模块：
PLL模块11：
输入66MHz，输出33MHz用于USB FIFO转RAM接口模块13，输出100MHz用于哈希运算模块18，输出66MHz用于其他模块。
Microblaze模块12：
Xilinx内嵌处理器，运行板卡固件程序，调用各部件完成任务的高效率调度。
FIFO转RAM接口模块13：
工作时钟33MHz，实现USB接口到内部RAM接口转换，从USB芯片中读取数据存储到内部AXI RAM中，采用查询flag标志的方式，flag可以表示USB FIFO中的空满状态。
Local Bus转RAM接口模块14：
工作时钟66MHz，实现PEX8311Local Bus接口到内部RAM接口转换，PEX8311作为主设备，FPGA作为从设备，实现PEX8311对FPGA内部AXI RAM的读写访问，采用中断方式。
AXI RAM15：
AXI RAM分为四块，存储用户下发数据与准备上传给用户的数据，采用多缓冲乒乓操作方式用以提高传输速度，最终提高板卡的计算速度。
ECC控制模块16：
实现APB转ECC芯片异步接口，调用外部算法芯片进行点乘、模乘等运算。
噪声芯片控制模块17：
用于APB转噪声芯片接口，控制逻辑实现从随机数芯片读取数据并写入FIFO中，APB接口逻辑实现外部从FIFO中读取噪声数据。
AXI-AXI桥20：
实现100MHz到66MHz的AXI跨时钟域转换。
迭代哈希运算模块18：由于在区块链运算中迭代哈希所花费的时间最长，于是在本发明中设计了单独的迭代哈希运算模块18，使迭代哈希可以与ECC算法并行处理，提高了板卡的效率。
图3所示为迭代哈希运算模块的模块图，如图3所示，图中控制器(controller)实现AXI、APB接口和计算流程控制；SRAM存储读入的消息；填充(padding)模块实现消息的填充；SHA256模块实现SHA-256算法；输出(output)模块实现杂凑值与目标值(Target)的比较，即做减法。
如图3所示，迭代哈希运算模块的计算过程如下：
哈希算法输入数据按字节对齐，即数据的长度是8的整数倍；
计算结果(N)是64比特的二进制表示，由0递增，每次加1；
数据与N拼接后作为消息进行哈希(SHA-256)计算，得到的结果作为消息再次进行SHA-256计算，得到的结果与目标值(target)比较；
采用60个IP核并行计算扩大计算规模，提高计算速度。
参考图1以及图2，对于一实施例，本发明用于区块链的算法处理模块对外提供2个通信接口：USB接口6和PCIE接口5，用户可选其中一个接口进行数据交互。当选择PCIE接口5时，将此板卡插入标准PCIE槽位，此时板卡的由PCIE接口5供电。当选择USB接口6时，用两端公口的USB线将此板卡与主机相连，用圆形接口的直流12V电源适配器供电，适配器输出电流不小于3A。
参考图1以及图2，对于一实施例，FPGA1选用Xilinx公司的Kintex-7系列FPGA，型号XC7K325T-2FFG676C，主要实现哈希算法和电路。
参考图1以及图2，对于一实施例，算法芯片2选择ISECMM1256E实现，该芯片是北京华大信安公司生产的一款高效通用的公钥密码芯片，支持32位访问，最高工作频率为100MHz，硬件上支持SCE、ECC，可实现点乘、模乘等椭圆曲线标准算法。
参考图1以及图2，对于一实施例，PCIE接口5采用PLX公司的PEX8311芯片，该芯片是一款X1的PCI Express接口芯片，实现PCI Express总线到本地总线的转换，支持自动极性反转，CRC校验，链路设备电源管理，传输层数据包队列控制，本地端总线频率最高可达66MHz，数据位宽为32bit，可灵活、方便地与各CPU，FPGA和ASIC无缝连接，实现高速传输。
参考图1以及图2，USB控制芯片3选用CY7C68013A，它是Cypress公司设计的基于FX2LP的USB2.0控制芯片，是EZ-USB FX2的低功耗版本，内部集成USB2.0收发器、串口接口引擎SIE、FIFO、8051微处理器以及可编程外设接口GPIF，CPU可在48MHz、24MHz或12MHz频率下工作，具有8位或16位外部数据接口，符合USB2.0规范，向下兼容USB1.1。本发明的USB具有“热插拔”功能，可以将USB器件从被充电的PC上插入或拔出而不会发生任何意外。为保证在任何情况下都能使芯片可靠复位，本系统设计带有复位芯片的复位电路。
参考图1至图3，用于区块链的算法处理模块的工作流程如下：
1、上位机将指令通过PCIE或USB接口发送到FPGA内的RAM空间。
2、Microblaze模块12分析指令要求，并按照不同指令进行如下操作：
迭代哈希指令
FPGA1首先将需要处理的数据哈希，然后将哈希结果与目标值(Target)送入迭代哈希运算模块并开始运算，然后系统回到流程1等待处理后续数据。当迭代哈希运算模块计算完成时产生中断，FPGA1将结果写入RAM。
签名指令
FPGA1首先将需要处理的数据哈希，然后将哈希结果与私钥和随机数送入算法芯片2，并操作算法芯片2进行点乘等ECC运算，最后将签名结果(R，S)写入RAM。
验签指令
FPGA1首先将需要处理的数据哈希，然后将哈希结果与公钥和签名(R，S)送入算法芯片2，并操作算法芯片2进行点乘等ECC运算，最后将验签结果写入RAM。
加密指令
FPGA1将公钥、随机数送入算法芯片2，并操作算法芯片2进行点乘等ECC运算，得到R点坐标和共享秘密域元素(Z)；然后Microblaze模块2使用KDF函数从Z产生密钥数据(K)并产生加密密钥EK和MAC密钥MK，使用EK对明文M进行加密得到密文EM；并根据MAC函数和MK，由EM得到D。最后将结果(R+EM+D)写入RAM。
解密指令
FPGA1将私钥、R送入算法芯片2，并操作算法芯片2进行点乘等ECC运算，得到共享秘密域元素(Z)；然后Microblaze模块12使用KDF函数从Z产生密钥数据(K)并产生加密密钥EK和MAC密钥MK，使用EK对密文EM进行解密得到明文M；并根据MAC函数和MK，由EM得到D并与上位机传来的D进行对比，如相同则认为解密成功。最后将明文和解密成功与非的标志写入RAM。
3、将RAM中的数据送入上位机，结束一条指令并返回状态1。
参考图1-图3，描述一种使用本发明用于区块链的算法处理模块产生和交易比特币的场景：该场景主体包含N个比特币用户和1个矿工用户，所有N个用户可以假设此前都收到用户Z转账的10个比特币，即资产都为10比特币。比特币用户实现相互之间的比特币交易，矿工用户实现挖矿工作量证明。
基本流程是N个比特币用户中的一名用户A转账M个比特币到另一名用户B，矿工C通过计算迭代哈希进行挖矿工作量证明，新区块完成后代表交易成功，矿工C通知用户A，用户A通过非对称加密方式将交易完成信息通知B，B解密后确认交易完成，代表一次交易成功。
A转账M比特币给B的具体流程如下：
A想要转账给B用户M个比特币；
A使用本发明的签名功能将自己的公钥，B的公钥，自己此前的收入和支出，此次的转账金额这些信息进行签名，然后将上述信息和签名组成一个交易块；
矿工C组建新区块，包含区块序号，魔术数(常数0xD9B4BEF9)，区块大小，区块索引号，前一个区块的哈希值，交易内容的哈希值，时间戳，目标哈希值，Nonce随机数，交易块数量，交易块内容；
矿工C使用验签功能对交易内容中A的签名进行验签，确认交易发起确实属于A；
矿工C使用迭代哈希功能开始迭代哈希计算，将区块头除去Nonce的部分作为原始报文，32位计算难度(Nbits)进行转换后转为256位的target作为目标值。用原始报文和目标值target调用硬件哈希计算模块，等待哈希计算完成后获得返回值，即为符合要求的随机数Nonce；
矿工C通知A区块组建完成，交易完成，通知A该交易所在区块序号和的在区块中的具体位置；
A将交易信息使用非对称加密功能将密文发送给B，要求B进行确认(交易信息可以自定义)；
B对A发来的消息使用非对称解密功能进行解密，确认交易完成。
其他用户之间交易与此类似。
本发明的用于区块链的算法处理模块可以满足迭代哈希、哈希、签名验签、非对称加解密等算法的运算需求，计算速度可达计算机软件的30倍以上。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种用于区块链的算法处理模块，其特征在于，包括：FPGA、算法芯片、PCIE接口芯片以及USB控制芯片；
PCIE接口芯片，用于与外部主机的PCIE接口通讯；
USB控制芯片，用于与外部主机的USB接口通讯；
算法芯片，用于与FPGA配合进行ECC运算；
FPGA包括：Microblaze模块、FIFO转RAM接口模块、Local Bus转RAM接口模块、内部RAM模块、ECC控制模块、噪声芯片控制模块以及迭代哈希运算模块；
Microblaze模块，用于控制FPGA的各子模块工作；
FIFO转RAM接口模块，用于实现USB接口到内部RAM接口转换，从USB控制芯片中读取数据存储到内部RAM模块中；
Local Bus转RAM接口模块，用于Local Bus接口到内部RAM接口转换；
内部RAM模块，存储用户下发数据与准备上传给用户的数据；
ECC控制模块，用于进行APB总线转ECC芯片异步接口，调用算法芯片进行点乘和模乘运算；
噪声芯片控制模块，用于APB总线转噪声芯片接口；
迭代哈希运算模块，用于进行迭代哈希运算，并与算法模块进行并行处理；
迭代哈希运算模块计算过程包括：
哈希算法输入数据按字节对齐；
计算结果N是64比特的二进制表示；
输入数据与N拼接后作为消息进行SHA256计算，得到的结果作为消息再次进行SHA256计算，得到的结果与目标值比较；
FPGA和算法芯片的工作包括：迭代哈希运算、签名、验签、加密和解密运算；
Microblaze模块分析指令要求，并按照不同指令进行如下操作：
迭代哈希运算包括：
FPGA将需要处理的数据进行哈希运算，然后将哈希结果与目标值送入迭代哈希运算模块并开始运算，FPGA将结果写入内部RAM；
签名运算包括：
FPGA将需要处理的数据进行哈希运算，然后将哈希结果与私钥和随机数送入算法芯片，并操作算法芯片进行ECC运算，最后将签名结果写入内部RAM；
验签运算包括：
FPGA将需要处理的数据进行哈希运算，然后将哈希结果与公钥和签名送入算法芯片，并操作算法芯片进行ECC运算，最后将验签结果写入内部RAM；
迭代哈希运算模块包括：控制器，用于实现AXI和APB接口和计算流程控制；SRAM，用于存储读入的消息；填充模块，用于进行消息的填充；SHA256模块，用于进行SHA-256算法的计算；输出模块用于进行杂凑值与目标值的比较。
2.如权利要求1所述的用于区块链的算法处理模块，其特征在于，还包括：FPGA还包括：AXI-AXI桥，用于100MHz到66MHz的AXI跨时钟域转换。
3.如权利要求1所述的用于区块链的算法处理模块，其特征在于，FPGA包括PLL模块，用于输入66MHz，输出33MHz、输出100MHz和输出66MHz。
4.如权利要求1所述的用于区块链的算法处理模块，其特征在于，FPGA型号为Kintex-7系列FPGA。
5.如权利要求1所述的用于区块链的算法处理模块，其特征在于，算法芯片的型号为ISECMM1256E。
6.如权利要求1所述的用于区块链的算法处理模块，其特征在于，PCIE接口型号为PEX8311芯片。
7.如权利要求1所述的用于区块链的算法处理模块，其特征在于，USB控制芯片型号选用CY7C68013A。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108388482A (zh) * 2017-09-26 2018-08-10 北京计算机技术及应用研究所 一种双接口算法处理电路
WO2019148212A1 (en) * 2018-01-29 2019-08-01 Shi Alexander Secure blockchain integrated circuit
CN108600182B (zh) * 2018-03-29 2021-03-19 深圳前海微众银行股份有限公司 区块链密钥管理方法、系统及密钥管理设备、存储介质
CN108805537A (zh) * 2018-05-21 2018-11-13 郑州云海信息技术有限公司 一种利用tpm作为比特币客户端随机源的方法及系统
CN110033258B (zh) * 2018-11-12 2021-03-23 创新先进技术有限公司 基于区块链的业务数据加密方法及装置
CN110751555B (zh) * 2019-09-25 2021-01-12 支付宝(杭州)信息技术有限公司 基于fpga实现合约调用的方法及装置
CN112491887B (zh) * 2019-09-25 2023-06-30 支付宝(杭州)信息技术有限公司 基于fpga实现虚拟机运算的方法及装置
CN110717203B (zh) * 2019-09-25 2021-04-27 支付宝(杭州)信息技术有限公司 基于fpga实现隐私区块链的方法及装置
CN110995663A (zh) * 2019-11-15 2020-04-10 湘潭大学 一种防篡改的数据记录格式的构建方法、数据采集装置
CN112835834B (zh) * 2019-11-25 2024-03-19 瑞昱半导体股份有限公司 数据传输系统
CN112564924B (zh) * 2020-11-12 2023-01-03 深圳宏芯宇电子股份有限公司 计算机扩展卡及区块链终端设备
CN112486274B (zh) * 2020-11-12 2024-03-08 深圳宏芯宇电子股份有限公司 计算机扩展卡及计算机系统
CN112634054A (zh) * 2021-01-11 2021-04-09 杭州复杂美科技有限公司 交易执行方法、区块链一体机和区块链网络

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103237021A (zh) * 2013-04-08 2013-08-07 浪潮集团有限公司 一种基于fpga芯片的pci-e的高速密码卡
CN106209370A (zh) * 2016-07-01 2016-12-07 九州华兴集成电路设计（北京）有限公司 椭圆曲线密码芯片装置、系统及数据缓存控制方法
CN106484367A (zh) * 2016-09-08 2017-03-08 乐视控股（北京）有限公司 共识计算芯片、设备、系统及主板

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