CN108196849A - 一种低延迟指令调度器 - Google Patents

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CN108196849A CN201810030690.3A CN201810030690A CN108196849A CN 108196849 A CN108196849 A CN 108196849A CN 201810030690 A CN201810030690 A CN 201810030690A CN 108196849 A CN108196849 A CN 108196849A
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洪振洲
李庭育
陈育鸣
魏智汎
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Abstract

本发明公开了一种低延迟指令调度器，包括微处理器和指令调度器，微处理器通过内部低延迟总线连接指令调度器，指令调度器分别连接多个硬件模块，且多个硬件模块分别连接局部内存总线，局部内存总线连接内部低延迟总线，本发明将指令调度器改接在局部内存总线或低延迟总线，如此可以大幅降低微处理器发命令的延迟时间，提升数十倍速度;将中央命令调度控制器改接于上述低延迟总线，省去每次系统经过外部总线发出命令与数据，等待子模块接收执行完毕后，送回执行结果的时间,可大大降低微处理器之等待下指令完成时间，大幅提升效能。

Description

一种低延迟指令调度器
技术领域
本发明涉及指令调度技术领域，具体为一种低延迟指令调度器。
背景技术
指令调度是编译器挖掘程序潜在的指令级并行的有效手段。它是在不改变程序语义，满足目标机器的相关性和资源依赖性的前提下，通过重新调整指令顺序来提高一个周期内目标机器能够执行的指令数目(IPC)。指令调度是现代高性能编译器的一项关键技术，它决定各操作的相对执行顺序，具体执行时间及使用哪些硬件资源等。从代码块划分角度来看，指令调度可以分为局部指令调度和全局指令调度，其中局部指令调度是指基本块内的指令调度，而全局调度是指基本块间的指令调度。
现有系统级芯片架构中的命令调度控制器常见的做法都连接在外部中央总线，传统命令调配控制器中微处理器执行步骤一，经过外部总线送出指令与写入数据，此动作完成约耗费15个周期时间，步骤二，等待指令调度器执行指令完成送回执行结果，约耗费约15个周期时间，如此两个动作及耗费微处理器共约30个周期时间。此作法对于微处理器来说等于闲置了30个指令周期去等待两个动作完成，相当浪费运算能力；而本发明微处理器同时写出指令与数据，不需等待响应。如此约耗1至5个周期时间，相较于外部总线节省了数倍到数十倍的时间，进而大幅提升微处理器的效能。
发明内容
本发明的目的在于提供一种低延迟指令调度器，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种低延迟指令调度器，包括微处理器和指令调度器，所述微处理器通过内部低延迟总线连接指令调度器，所述指令调度器分别连接多个硬件模块，且多个硬件模块分别连接局部内存总线，所述局部内存总线连接内部低延迟总线。
优选的，使用方法包括以下步骤：
A、微处理器经由内部低延迟总线对此指令中央控制模块下予命令；
B、多个硬件模块根据cmdq cfg讯号得知目前有多少指令需要处理并透过外部总线进入到微处理器之低延迟总线抓取指令；
C、抓取完成后，再透过总线改写寄存器以通知微处理器指令已经被抓取，主要节省微处理器所发出之读写等待时间，进而提升微处理器对指令中央支配模块读写速度至数十倍。
优选的，多个硬件模块包括第一硬件模块、第二硬件模块、第三硬件模块、第N硬件模块，N为大于3的整数。
与现有技术相比，本发明的有益效果是：本发明将指令调度器改接在局部内存总线或低延迟总线，如此可以大幅降低微处理器发命令的延迟时间，提升数十倍速度;将中央命令调度控制器改接于上述低延迟总线，省去每次系统经过外部总线发出命令与数据，等待子模块接收执行完毕后，送回执行结果的时间,可大大降低微处理器之等待下指令完成时间，大幅提升效能。
附图说明
图1为本发明结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明提供一种技术方案：一种低延迟指令调度器，包括微处理器1和指令调度器2，所述微处理器1通过内部低延迟总线3连接指令调度器2，所述指令调度器2分别连接多个硬件模块，且多个硬件模块分别连接局部内存总线4，所述局部内存总线4连接内部低延迟总线3; 多个硬件模块包括第一硬件模块5、第二硬件模块6、第三硬件模块7、第N硬件模块，N为大于3的整数。
本发明的使用方法包括以下步骤：
A、微处理器经由内部低延迟总线对此指令中央控制模块下予命令；
B、多个硬件模块根据cmdq cfg讯号得知目前有多少指令需要处理并透过外部总线进入到微处理器之低延迟总线抓取指令；
C、抓取完成后，再透过总线改写寄存器以通知微处理器指令已经被抓取，主要节省微处理器所发出之读写等待时间，进而提升微处理器对指令中央支配模块读写速度至数十倍。
本发明将指令调度器连接于内部低延迟总线或是局部内存总线，处理动作如下:步骤一，微处理器同时写出指令与数据，不需等待响应。如此约耗1至5个周期时间，相较于外部总线节省了数倍到数十倍的时间，进而大幅提升微处理器的效能。
综上所述，本发明将指令调度器改接在局部内存总线或低延迟总线，如此可以大幅降低微处理器发命令的延迟时间，提升数十倍速度;将中央命令调度控制器改接于上述低延迟总线，省去每次系统经过外部总线发出命令与数据，等待子模块接收执行完毕后，送回执行结果的时间,可大大降低微处理器之等待下指令完成时间，大幅提升效能。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (3)

1.一种低延迟指令调度器，包括微处理器（1）和指令调度器（2），其特征在于：所述微处理器（1）通过内部低延迟总线（3）连接指令调度器（2），所述指令调度器（2）分别连接多个硬件模块，且多个硬件模块分别连接局部内存总线（4），所述局部内存总线（4）连接内部低延迟总线（3）。
2.实现权利要求1所述的一种低延迟指令调度器的使用方法，其特征在于：使用方法包括以下步骤：
A、微处理器经由内部低延迟总线对此指令中央控制模块下予命令；
B、多个硬件模块根据cmdq cfg讯号得知目前有多少指令需要处理并透过外部总线进入到微处理器之低延迟总线抓取指令；
C、抓取完成后，再透过总线改写寄存器以通知微处理器指令已经被抓取，主要节省微处理器所发出之读写等待时间，进而提升微处理器对指令中央支配模块读写速度至数十倍。
3.根据权利要求1所述的一种低延迟指令调度器，其特征在于：多个硬件模块包括第一硬件模块（5）、第二硬件模块（6）、第三硬件模块（7）、第N硬件模块，N为大于3的整数。
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