CN201656953U

CN201656953U - 一种基于dsp和cpld的1553b总线远程终端接口电路

Info

Publication number: CN201656953U
Application number: CN201020190427XU
Authority: CN
Inventors: 曹帮林; 黄波; 刘波; 邱靖宇; 刘林梅; 朱晓蕾
Original assignee: Beijing Aerospace Automatic Control Research Institute
Current assignee: Beijing Aerospace Automatic Control Research Institute
Priority date: 2010-05-10
Filing date: 2010-05-10
Publication date: 2010-11-24
Anticipated expiration: 2020-05-10

Abstract

一种基于DSP和CPLD的1553B总线远程终端接口电路，包括DSP芯片、CPLD芯片、电源复位芯片、1553B总线协议芯片、时钟源、光耦回测电路和时序驱动电路，实现功能单机作为远程终端与主控计算机的1553B总线通讯，接收来自功能计算机的指令完成特定时序动作，克服了功能单机与主控计算机之间通过电缆点对点连接工作方式的各种不足，同时在飞行器进行测试时或飞行过程中采集时序动作信号，并通过总线传送到主控计算机进行分析处理。该电路简化了电缆网络、硬件简洁、有较高的集成度。

Description

一种基于DSP和CPLD的1553B总线远程终端接口电路

技术领域

本发明涉及一种接口电路，尤其涉及一种基于DSP和CPLD的1553B总线远程终端接口电路，主要用于飞行器控制系统控制单机，完成相应时序的发出及测试。

背景技术

传统的飞行器控制系统各单机都是用点对点的方式通过电缆连接，这样导致飞行器电缆网络很庞大，从而使飞行器的整体重量增加，影响飞行距离和速度；同时，由于没有采用总线技术，电缆网络过于复杂，降低了控制系统的安全性和可靠性，并且不利于系统的测试和排故。

实用新型内容

本实用新型的技术解决问题是：克服现有技术的不足，提供一种基于DSP和CPLD的1553B总线远程终端接口电路，实现功能单机作为远程终端与主控计算机的1553B通讯，接收来自主控计算机的指令完成特定时序动作，同时在飞行器进行测试时或飞行过程中采集时序动作信号，并通过总线传送到主控计算机进行分析处理。该电路简化了飞行器电缆网络、硬件简洁、有较高的集成度。

本实用新型的技术解决方案是：一种基于DSP和CPLD的1553B总线远程终端接口电路包括DSP芯片、CPLD芯片、电源复位芯片、1553B总线协议芯片、时钟源、光耦回测电路和时序驱动电路，外部电源通过瞬态抑制二极管为DSP芯片、时钟源、电源复位芯片和1553B总线协议芯片供电，时钟源为DSP芯片和1553B总线协议芯片提供时钟信号，电源复位芯片为DSP芯片、CPLD芯片和1553B总线协议芯片提供复位信号，DSP芯片和1553B总线协议芯片之间通过数据总线、地址总线连接，DSP芯片发出的控制信号经过CPLD芯片实现对1553B总线协议芯片的控制，CPLD芯片的对外输出驱动通过时序驱动电路实现，同时输出驱动信号通过光耦回测电路返回至CPLD芯片，CPLD芯片通过数据总线将输出驱动信号输送至DSP芯片进行处理，处理结果送入1553B总线协议芯片供1553B总线控制器进行读取，1553B总线协议芯片通过两个变压器与1553B总线的A、B通道相连接。

所述光耦回测电路包括测试输入接口电路和光耦测试输出电路，所述的测试输入接口电路包括限流电阻R1、电阻R2和电容C1，电阻R2和电容C1并联组成RC滤波器，RC滤波器与限流电阻R1串联后组成测试输入接口电路；所述的光耦测试输出电路包括光电耦合器U1和电阻R3，光电耦合器U1的两个输入端分别与RC滤波器的两端相连，光电耦合器U1的输出正端与电阻R3串联后接电源Vcc，光电耦合器U1的输出负端接地，光电耦合器U1的输出正端引出作为测试信号输出至CPLD芯片供DSP芯片读取。

所述时钟源为16M时钟源。

所述光电耦合器U1选用GH281-4型光电耦合器，光电耦合器U1的导通电流为1-20mA，导通电压为1.0-1.5V，光电耦合器U1导通后输出导通压降为0.1～0.3V。

所述电阻R2的阻值为200Ω，为电容C1的容值为0.047μF，限流电阻R1的阻值为1800Ω。

本实用新型与现有技术相比的有益效果是：

(1)本实用新型硬件简洁，有较高的集成度，预期可靠性高，通用性高，可应用于各种型号飞行器电子综合系统中的时序控制、喷管开关控制、速率陀螺和压力传感器采样以及飞行器上测试等场合。

(2)本实用新型包括光耦回测电路，可实现飞行器时序输出设备的自测试功能，即使在飞行器飞行状态下，测试电路仍然能够采集到时序的输出状态，同时采用光电耦合器对时序信号进行光电隔离后再进行测试，保证了后端采集到的测试信号的有效性和可靠性，同时，光耦的输入端并联RC滤波器，有效减少时序测试线路上的干扰，提高了时序测试电路的可靠性。

附图说明

图1为本实用新型1553B总线远程终端接口电路原理示意图；

图2为本实用新型光耦回测电路原理示意图。

具体实施方式

本实用新型所采用的DSP为TI公司生产的16位定点数字信号处理器TMS320F240PQS，工作电压直流5V，1553B总线接口芯片选用DDC公司生产的芯片BU-61580S3，工作电压直流5V，CPLD选用XILINX公司生产的XCR3512XL，工作电压为直流3.3V。下面给出本实用新型的具体实现方式。

如图1所示，该1553B总线远程终接口电路的主要元器件包括主处理器DSP、1553B总线协议芯片、CPLD、时钟源、电源复位芯片、时序驱动电路、光耦回测电路等，其中，总线协议芯片、DSP、CPLD这三种元器件是本电路的核心器件。外部电源通过瞬态抑制二极管为DSP芯片、时钟源、电源复位芯片和1553B总线协议芯片供电，时钟源为DSP芯片和1553B总线协议芯片提供时钟信号，电源复位芯片为DSP芯片、CPLD芯片和1553B总线协议芯片提供复位信号，DSP芯片和1553B总线协议芯片之间通过数据总线、地址总线连接，DSP芯片输出的控制信号经CPLD芯片输出给1553B总线协议芯片，CPLD芯片经时序驱动电路输出驱动信号，同时该驱动信号通过光耦回测电路返回至CPLD芯片，CPLD芯片通过数据总线将驱动信号输送至DSP芯片进行处理，处理结果送入1553B总线协议芯片供1553B总线控制器进行读取，1553B总线协议芯片通过两个变压器与1553B总线的A、B通道相连接。

(1)电源复位芯片

DSP、CPLD以及总线协议芯片BU-61580S3需要上电复位才能工作，上电复位信号由电源复位芯片TPS77533PWP提供，同时该芯片提供5V转3.3V直流电源供CPLD使用。

(2)时钟源

时钟源选用具有高精度的军品级16MHz时钟源芯片，同时为DSP和总线协议芯片BU-61580提供外部时钟。在印刷电路板设计时时钟走线尽量短，进行“包地”处理，即用地线跟随时钟线走线，以避免时钟信号被干扰而产生畸变，同时避免其对其它电子器件产生干扰。

(3)保护电路

在电源输入端配置瞬态抑制二极管SMCJ5.0A，吸收瞬变大电流，在静电、过压、电网干扰、雷击、开关以及电源反接的异常情况下起到保护电路作用。

(4)时序驱动电路

由于CPLD管脚输出驱动能力有限，需要用六反相驱动器SNJ5406FK实现48路时序控制输出，每路具有30mA的灌电流驱动能力，可驱动固体继电器等执行器件。输出接口有锁存功能，同时为了加强输出可靠性，为DSP提供了回读输出锁存器内容以进行检验数据是否正确锁存的功能。为了加强电路工作可靠性，电路复位时及复位后、有效控制数据输出前锁存器输出全为无效状态，这样就避免了继电器在电路复位时和控制数据输出前可能出现的瞬时接通的非期望状态。

(5)光耦回测电路

如图2所示，测试输入接口电路由光耦及相应电阻、电容组成的测试输入电路接口用于测试继电器的开关状态，测试结果通过光电隔离引入CPLD。为了去掉测试线路上的伪信号，测试信号经RC滤波器滤波后再引至光耦输入端。通过选用合适的电阻和电容，使其在特定情况下(如电源正负反接)时起到保护光耦的作用。输入接口用CPLD实现缓冲，通过CPLD编程映射到DSP的外部I/O空间。

U1作为光电耦合器，是实现光耦回测电路的主要器件，在输入端引入时序驱动信号后导通，电路输出端输出低电平给CPLD实现时序的测试。光电耦合器输入端并联连接电阻R2和电容C1，其中一个输入端点通过串联限流电阻R1与飞行器上时序输出设备的时序输出端连接，光电耦合器U1的另一个输入端连接到时序驱动信号对应的负端。光电耦合器U1的输出正端通过串联电阻R3与电源Vcc连接，输出负端连接至电源Vcc的对应地，输出正端引出连接到CPLD芯片。根据光电耦合器的工作参数，可通过适当选择电阻R1、R2、R3的阻值和电容器C1的容值，设计光耦U1的实际可靠工作参数。

所述技术方案的工作过程为：

1、继电器K1断开，时序无输出，光电耦合器U1由于输入两端没有形成通电回路而不导通，此时光电耦合器U1输出正端呈高电平状态，CPLD接收到高电平；

2、继电器K1闭合，时序输出，光电耦合器U1导通，此时光电耦合器U1输出正端通过负端与地短接，呈低电平状态，CPLD接收到低电平。

图2中光耦采用瑞普北光生产的GH281-4，导通电流为1～20mA，导通电压V_F为1.0～1.5V，光耦导通后输出导通压降V_O为0.1～0.3V，光耦电流的传输比CTR为300％。计算表明，测试电路能正常检测时序输出信号。测试电路工作参数具体计算如下：

(1)测试电路的门槛电压：

(\frac{VCC - V_{O}}{R 3 \times CTR} + \frac{V_{F}}{R 2}) \times R 1 + V_{F} = (\frac{5 - 0.2}{1000 \times 3} + \frac{1.2}{200}) \times 1800 + 1.2 \approx 14.8 V

(2)测试电路导通最小电流：

\frac{VCC - V_{O}}{R 3 \times CTR} = \frac{5 - 0.2}{1000 \times 3} \approx 1.6 mA

(6)DSP主处理器与1553B总线协议芯片BU-61580的接口电路

1553B总线协议芯片的接口电路采用16位的共享RAM的方式实现DSP主处理器与总线协议芯片的BU-61580接口设计。接口设计的主要逻辑是将BU-61580内部的RAM和寄存器映射到DSP的外部数据空间。DSP通过使信号

有效访问BU-61580，通过信号区分是访问BU-61580内部的共享RAM还是访问寄存器。由于DSP与BU-61580的速度不匹配，读写时序要插入等待状态。将BU-61580设定在非零等待方式(

引脚连接到逻辑“1”电平)。在这种方式下，BU-61580只有将DSP写的数据锁存后或将DSP读的数据放于数据总线上后才会使“准备好”

有效，与DSP选通信号

配合，就可解决DSP对BU-61580内部RAM和寄存器读写速度不匹配的问题。

(7)接口电路逻辑控制

电路的逻辑设计的实现载体为本电路的核心器件CPLD，通过图形和硬件描述语言的方式实现电路的逻辑功能，本设计中，有48路光耦输入，48路输出，16位数据线，5位地址线，读写，程序控制，IO控制，数据控制等控制信号，以及与BU-61580芯片连接的一些控制信号。设计中所用主要控制信号：

nRD，读控制信号，由DSP输出控制，信号为低电平时可以进行读操作。

nWR，写控制信号，由DSP输出控制，信号为低电平时可以进行写操作。

nIS，nDS，nPS，空间选择信号，分别进行IO空间，数据空间和程序空间的选择，由DSP输出控制，信号为低电平有效。

READY，等待信号，发送给DSP，低电平表示需要等待一个周期，再检测READY信号，才能进行操作。

nCERAM，片选信号，选择片外RAM。

nRESET，复位信号。

nSTRB，DSP的选通信号，由DSP输出。

nINT1，输入DSP的中断信号，没有使用，作为输出。

nINCMD，BU-61580输出信号，没有使用，直接做输入不进行任何操作。

nSELECT，选择信号，低电平选中BU-61580芯片。

nSTRBD，选通信号，和nSELECT共同作用，选择BU-61580，对其进行操作。

READYD，高电平表示BU-61580准备进行就绪，可以进行数据传输。

MEMnREG，选择BU-61580空间状态。低电平时，BU-61580为寄存器状态；高电平时，BU-61580为存储器状态。BU-61580状态转换时，必须对这个信号进行处理。

由于BU-61580和DSP连接除了直接的地址线的连接，一些控制信号是经过CPLD处理来实现的，所以CPLD中对BU-61580信号的运算对BU-61580芯片的正常工作极为重要。

对BU-61580的操作主要有两个关键环节，一个是选择BU-61580进入工作状态，相当于片选，一个是控制BU-61580的空间是作为存储器还是作为寄存器使用。DSP对BU-61580的控制都是在数据空间实现，所以nDS要作为一个控制信号。其中片选由nSELECT和nSTRBD同时为低电平时选择BU-61580。

nSELECT有效的条件是：A15＝1；A14＝1；A13＝1；nDS＝0；nSTRB＝0，并且nSELECT为低电平有效。

READYD是就绪信号，需要反馈给DSP，要求DSP发送或接收它的数据。而DSP要发送或接收数据需要READY信号有效。同时，BU-61580处于选中状态时DSP的READY应该也是有效的。所以，READY信号由READYD和nSELECT组合控制。

(8)写操作

写操作是将数据线上从DSP的数据经过锁存发送到输出端口，实现开关量的输出锁存。因为实际要求输出的信号必须为高阻或者是低电平，而且上电时要确保没有输出，所以要用复位信号nRESET来控制，但是在Xilinx的符号库里没有符合要求的锁存器，所以必须编写一个新的锁存器元件。写操作的控制信号，由nIS(使用IO空间)，nWR和地址线(A15～A12)结合控制。由于有48路输出控制，采用VHDL语言设计实现一个16位的锁存器fdd16pre，其代码为：

library IEEE；

use IEEE.STD_LOGIC_1164.ALL；

use IEEE.STD_LOGIC_ARITH.ALL；

use IEEE.STD_LOGIC_UNSIGNED.ALL；

--Uncomment the following lines to use the declarations that are

--provided for instantiating Xilinx primitive components.

--library UNISIM；

--use UNISIM.VComponents.all；

entity fdd16pre is

Port(

c：in STD_LOGIC；

pre：in STD_LOGIC；

d：in STD_LOGIC_VECTOR(15 downto 0)；

q0：out STD_LOGIC；

q1：out STD_LOGIC；

q2：out STD_LOGIC；

q3：out STD_LOGIC；

q4：out STD_LOGIC；

q5：out STD_LOGIC；

q6：out STD_LOGIC；

q7：out STD_LOGIC；

q8：out STD_LOGIC；

q9：out STD_LOGIC；

q10：out STD_LOGIC；

q11：out STD_LOGIC；

q12：out STD_LOGIC；

q13：out STD_LOGIC；

q14：out STD_LOGIC；

q15：out STD_LOGIC

)；

end fdd16pre；

architecture Behavioral of fdd16pre is

begin

process(c，pre，d)

begin

if(pre＝′1′)then

q0＜＝′1′；

q1＜＝′1′；

q2＜＝′1′；

q3＜＝′1′；

q4＜＝′1′；

q5＜＝′1′；

q6＜＝′1′；

q7＜＝′1′；

q8＜＝′1′；

q9＜＝′1′；

q10＜＝′1′；

q11＜＝′1′；

q12＜＝′1′；

q13＜＝′1′；

q14＜＝′1′；

q15＜＝′1′；

elsif(c′event and c＝′1′)then

q0＜＝d(0)；

q1＜＝d(1)；

q2＜＝d(2)；

q3＜＝d(3)；

q4＜＝d(4)；

q5＜＝d(5)；

q6＜＝d(6)；

q7＜＝d(7)；

q8＜＝d(8)；

q9＜＝d(9)；

q10＜＝d(10)；

q11＜＝d(11)；

q12＜＝d(12)；

q13＜＝d(13)；

q14＜＝d(14)；

q15＜＝d(15)；

end if；

end process；

end Behavioral；

(9)读操作

读操作是把从光耦输入信号，经过缓存，发送到数据线，操作的控制由译码后的地址(RADn)完成。另外还有一组读数据，是从写操作的锁存器输出的中间变量DOn(m)，作为回读反馈给数据线，检测写入的数据经过锁存器是否有干扰被引入或者是否存在其他错误，保证输出信号无误。

为了简化操作和对IO空间操作的准确性和可观测性，把读锁存器输出的数据的地址设置位和写同一个地址。读操作需要4-16译码器来完成地址译码。图形输入方法和写操作基本相同。当A15～A12和控制信号nRD，nIS只有全为0时，译码器使能，才能进行译码。比如当RAD3有效时，读的地址是0X0300。

读操作只要把读入的数据缓存，就可以直接输出到数据线D(15:0)，因此只要用一个缓存器就可以实现功能。缓存器的控制端T连接读地址译码器输出信号RADn，当RADn低有效时输入的信号被读入数据线。如果读地址没有被选中，即RADn为高电平，数据线上输出的是高阻。

读和写都是在IO空间进行，所以必须选中nIS这个控制信号，具体读和写则由nRD和nWR来控制，地址线来决定所要选择的每位地址，只有这些信号同时起作用才能完成设定的功能。

Claims

1.一种基于DSP和CPLD的1553B总线远程终端接口电路，其特征在于：包括DSP芯片、CPLD芯片、电源复位芯片、1553B总线协议芯片、时钟源、光耦回测电路和时序驱动电路，外部电源通过瞬态抑制二极管为DSP芯片、时钟源、电源复位芯片和1553B总线协议芯片供电，时钟源为DSP芯片和1553B总线协议芯片提供时钟信号，电源复位芯片为DSP芯片、CPLD芯片和1553B总线协议芯片提供复位信号，DSP芯片和1553B总线协议芯片之间通过数据总线、地址总线连接，DSP芯片输出的控制信号经CPLD芯片输出给1553B总线协议芯片，CPLD芯片经时序驱动电路输出驱动信号，同时该驱动信号通过光耦回测电路返回至CPLD芯片，CPLD芯片通过数据总线将驱动信号输送至DSP芯片进行处理，处理结果送入1553B总线协议芯片供1553B总线控制器进行读取，1553B总线协议芯片通过两个变压器与1553B总线的A、B通道相连接。

2.根据权利要求1所述的一种基于DSP和CPLD的1553B总线远程终端接口电路，其特征在于：所述光耦回测电路包括测试输入接口电路和光耦测试输出电路，所述的测试输入接口电路包括限流电阻R1、电阻R2和电容C1，电阻R2和电容C1并联组成RC滤波器，RC滤波器与限流电阻R1串联后组成测试输入接口电路；所述的光耦测试输出电路包括光电耦合器U1和电阻R3，光电耦合器U1的两个输入端分别与RC滤波器的两端相连，光电耦合器U1的输出正端与电阻R3串联后接电源Vcc，光电耦合器U1的输出负端接地，光电耦合器U1的输出正端引出作为测试信号输出至CPLD芯片供DSP芯片读取。

3.根据权利要求1所述的一种基于DSP和CPLD的1553B总线远程终端接口电路，其特征在于：所述时钟源为16M时钟源。

4.根据权利要求2所述的一种基于DSP和CPLD的1553B总线远程终端接口电路，其特征在于：所述光电耦合器U1选用GH281-4型光电耦合器，光电耦合器U1的导通电流为1-20mA，导通电压为1.0-1.5V，光电耦合器U1导通后输出导通压降为0.1～0.3V。

5.根据权利要求2所述的一种基于DSP和CPLD的1553B总线远程终端接口电路，其特征在于：所述电阻R2的阻值为200Ω，电容C1的容值为0.047μF，限流电阻R1的阻值为1800Ω。