CN114660383A - 一种通用载荷管理器地检测试板卡 - Google Patents

Abstract

本发明公开了一种通用载荷管理器地检测试板卡，部署在上位机和待测设备的载荷管理器之间，用于对不同任务型号的载荷管理器的常用功能接口进行测试，其特征在于，所述测试板卡包括：载荷配置管理模块和常用功能接口模块；其中，所述载荷配置管理模块，用于将上位机发送的载荷格式配置表存储在外部载荷配置表Flash中；用于读取预先存储在外部载荷配置表Flash中的配置信息，并根据上位机发送的命令进行相应处理；用于将生成的科学数据、控制信号和采集信号发送至外部常用功能接口模块，还用于将地检测试板卡的执行结果发送至上位机；所述常用功能接口模块，用于实现与载荷管理器的常用功能接口的连接电路。

Description

一种通用载荷管理器地检测试板卡

技术领域

本发明涉及航空、航天电子综合化技术领域，尤其涉及一种通用载荷管理器地检测试板卡。

背景技术

在进行星上产品研发的同时，还需要购买或者设计相应的地面检测设备(简称地检)对星上产品进行功能和性能检测，确保星上产品满足任务要求。

由于每个任务中卫星平台和载荷的接口、协议等各不相同，卫星会配置一个载荷管理器，用于卫星和载荷之间的通信。这就导致不同型号任务的载荷管理器的功能和接口也各不相同，因此不同型号任务的载荷管理器的地检的硬件和软件也需要进行针对性设计。载荷管理器地检的通用性一直是地检的设计难点。

卫星平台对外电接口一般包括供配电接口、总线接口、科学数据输入接口、直接遥测输入接口、遥控输出接口、秒脉冲输出接口等。载荷对外电接口一般包括供配电接口、总线接口、科学数据输出接口、直接遥测输出接口、遥控输入接口、秒脉冲输入接口等。载荷管理器既连接卫星平台也连接多台载荷，所以载荷管理器接口分为对平台和对载荷接口。按照电接口传输速率分类，可以分为高速接口和低速接口；高速接口一般是几百Mbps至几Gbps，一般是同轴电缆或者光纤接口；低速接口速率一般小于100Mbps，以及一些分立的遥测遥控接口。

星上总线接口一般有1553B总线、CAN总线、RS422总线、RS485总线等，星上低速科学数据接口一般包括是单线制或者三线制的LVDS接口或者RS422接口。

通常载荷管理器地检方案采购工控机和PCIE接口的1553B板卡、RS422板卡、LVDS板卡、模拟量采集板卡、OC板卡等货架产品，每个板卡上有可编程器件FPGA，需要在在工控机进行上位机的界面设计和与每个板卡FPGA接口和逻辑设计。这种方案的缺点是成本较高、软件设计复杂、需要编程的FPGA数量多、通用性差。

发明内容

本发明的目的在于克服现有技术缺陷，提出了一种通用载荷管理器地检测试板卡。

为了实现上述目的，本发明提出了一种通用载荷管理器地检测试板卡，部署在上位机和待测设备的载荷管理器之间，用于对不同任务型号的载荷管理器的常用功能接口进行测试，所述测试板卡包括：载荷配置管理模块和常用功能接口模块；其中，

所述载荷配置管理模块，用于将上位机发送的载荷格式配置表存储在外部载荷配置表Flash中；用于读取预先存储在外部载荷配置表Flash中的配置信息，并根据上位机发送的命令进行相应处理；用于将生成的科学数据、控制信号和采集信号发送至外部常用功能接口模块，还用于将地检测试板卡的执行结果发送至上位机；

所述常用功能接口模块，用于实现与载荷管理器的常用功能接口的连接电路。

作为上述板卡的一种改进，所述配置信息包括：科学数据格式、载荷指令格式、工程应答格式、通信协议选择及配置、常用功能接口模块的配置和载荷配置管理模块的配置。

作为上述板卡的一种改进，所述载荷配置管理模块基于FPGA和非易失闪存技术NOR Flash实现，具体包括：配置接口单元、配置控制单元、科学数据功能单元、指令/工程功能单元和控制逻辑单元；其中

所述配置接口单元，用于接收上位机发送的命令和载荷格式配置表，并发送至配置控制单元；还用于将地检测试板卡的执行结果发送至上位机；

所述配置控制单元，用于接收上位机的命令和/或载荷格式配置表，进行相应解析并将解析后的命令写入相应的寄存器，将解析后的配置信息写入外部载荷配置表Flash，还用于从寄存器中读取命令至指令/工程功能单元，从外部载荷配置表Flash读取配置信息至科学数据功能单元和控制逻辑单元；

所述科学数据功能单元，用于根据配置信息产生相应格式的科学数据；

所述指令/工程功能单元，用于根据命令产生相应格式的载荷指令；

所述控制逻辑单元，用于根据配置信息实现外部功能芯片的控制逻辑，并寄存结果，所述结果包括AD采集结果、脉冲检测结果、GPIO检测结果和秒脉冲。

作为上述板卡的一种改进，所述科学数据功能单元包括16个通道，通过寄存器选择输出不同的数据格式以及不同的输出电平，所述数据格式包括UART、8b/10b编码和三线制，所述输出电平包括RS422电平和LVDS电平。

作为上述板卡的一种改进，所述指令/工程功能单元包括16个通道，对应不同的数据格式，所述数据格式包括UART、双工和半双工总线模式，默认采用UART。

作为上述板卡的一种改进，所述载荷配置表Flash按照载荷管理模块设定的单元各自对应的寄存器进行地址空间的预先分配。

作为上述板卡的一种改进，所述常用功能接口模块基于接口芯片实现，所述接口芯片包括RS422发送/接收芯片、LVDS发送/接收芯片、AD芯片、DA芯片、OC门和总线缓冲器芯片。

作为上述板卡的一种改进，所述测试板卡与上位机之间采用串行通信，包括半字写操作、半字读操作、连续写操作和连续读操作；其中，

所述半字写操作包括：1字节写命令、3字节写地址和2字节写数据，采用高字节序；

所述半字读操作包括：1字节读命令、3字节读地址和2字节FPGA的响应数据，采用高字节序；

所述连续写操作包括：1字节写命令、3字节起始写地址、3字节写数据个数和写数据；

所述连续读操作包括：1字节读命令、3字节起始读地址、3字节读数据个数和FPGA的响应数据。

与现有技术相比，本发明的优势在于：

1、本发明设计的板卡减少了板卡和可编程FPGA数量，减轻了开发人员的负担，降低了设计成本，保证任务的研制进度；

2、本发明设计的板卡可重配置，可重用，能够适应不同的型号任务；

3、本发明设计的板卡数据格式可配置，能够适应不同的型号任务。

附图说明

图1是本发明的通用载荷管理器地检测试板卡的系统设计方案；

图2是本发明的通用载荷管理器地检测试板卡的软件工作流程；

图3是本发明的通用载荷管理器地检测试板卡的载荷配置表Flash地址划分；

图4是本发明的通用载荷管理器地检测试板卡的指令/工参功能单元设计框图；

图5是本发明的通用载荷管理器地检测试板卡的科学数据功能单元设计框图；

图6是本发明的通用载荷管理器地检测试板卡的地检PC机与地检FPGA之间串行通信协议定义。

具体实施方式

通用载荷管理器地检测试板卡，部署在上位机和待测设备的载荷管理器之间，用于对不同任务型号的载荷管理器的常用功能接口进行测试，测试板卡包括：载荷配置管理模块和常用功能接口模块；其中，

所述载荷配置管理模块，用于将上位机发送的载荷格式配置表存储在外部载荷配置表Flash中；用于读取预先存储在外部载荷配置表Flash中的配置信息，并根据上位机发送的命令进行相应处理；用于将生成的科学数据、控制信号和采集信号发送至外部常用功能接口模块，还用于将地检测试板卡的执行结果发送至上位机；

所述常用功能接口模块，用于实现与载荷管理器的常用功能接口的通信。

载荷配置管理模块基于FPGA和非易失闪存技术NOR Flash实现，具体包括：配置接口单元、配置控制单元、科学数据功能单元、指令/工程功能单元和控制逻辑单元；其中

所述配置接口单元，用于接收上位机发送的命令和载荷格式配置表，并发送至配置控制单元；还用于将地检测试板卡的执行结果发送至上位机；

所述配置控制单元，用于接收上位机的命令和/或载荷格式配置表，进行相应解析并将解析后的命令写入相应的寄存器，将解析后的配置信息写入外部载荷配置表Flash，还用于从寄存器中读取命令至指令/工程功能单元，从外部载荷配置表Flash读取配置信息至科学数据功能单元和控制逻辑单元；

所述科学数据功能单元，用于根据配置信息产生相应格式的科学数据；

所述指令/工程功能单元，用于根据命令产生相应格式的载荷指令；

所述控制逻辑单元，用于根据配置信息实现外部功能芯片的控制逻辑，并寄存结果，所述结果包括AD采集结果、脉冲检测结果、GPIO检测结果和秒脉冲。

下面结合附图和实施例对本发明的技术方案进行详细的说明。

实施例1

本发明提出一种通用载荷管理器地检测试板卡的系统设计方案，如图1所示，硬件由一块载荷管理器地检板卡组成，地检板卡连接地检PC上位机和待测设备载荷管理器。用于对不同任务型号的载荷管理器的常用功能接口进行测试。

地检PC机配置有总线板卡，如1553B板卡、CAN总线板卡、RS422板卡或LVDS板卡；平台总线和高速数据接口采用传统方案直接连接到模拟平台的地检PC机上，由上位机对载荷管理进行测试。而载荷管理器的其他常用功能接口，如遥测遥控输入输出接口、载荷科学数据接口、载荷指令/工程应答接口由本发明的通用载荷管理器地检测试板卡完成。

本发明的通用载荷管理器地检测试板卡，实现的功能包括：与PC上位机通信的配置接口功能、对各功能模块进行配置的配置控制功能、对模拟载荷科学数据输出功能、模拟载荷指令应答功能、模拟载荷模拟量输出功能、模拟平台AD采集功能、模拟平台OC控制功能、模拟载荷脉冲检测功能、模拟平台秒脉冲产生功能、GPIO输入输出功能。

本发明的通用载荷管理器地检测试板卡，其特征在于，所述设计功能的硬件实现平台由地检FPGA、载荷配置表FLASH、和各种常用功能接口芯片组成，其中地检FPGA实现上述功能的数字逻辑；载荷配置表Flash用于存储FPGA内各功能单元的配置信息；各种常用功能接口芯片用于板卡接口功能的硬件接口，如RS422发送/接收芯片、LVDS发送/接收芯片、AD芯片、DA芯片、OC门、总线缓冲器SN74LVTH162245等芯片。

本发明的通用载荷管理器地检测试板卡，其特征在于，其通用性的设计由地检FPGA和载荷配置表Flash实现：具体型号任务应用时需根据平台和载荷的接口的类型、数量、数据格式对地检FPGA的寄存器进行配置，并将这些信息按照预先的地址定义存放到载荷配置表Flash中；后续上电不需要地检PC机重新配置，由地检FPGA自动从载荷配置表Flash将配置信息读到各功能模块进行配置。

本发明的通用载荷管理器地检测试板卡的具体软件工作流程如图2所示：针对具体的型号任务，载荷指令和科学数据格式确定，根据该格式形成载荷指令和科学格式配置表；上位机通过串口，将载荷指令和科学格式配置表发送给FPGA，由FPGA写入到载荷配置表Flash中。后续FPGA上电后，首先检查载荷配置表Flash的地址0，验证配置Flash中的数据是否可用：如果可用，则按照载荷配置表Flash中的数据配置各功能单元的寄存器组，然后等待上位机的启动命令，根据上位机的命令响应处理结果；若不可用，进入等待配置命令模式。

本发明的通用载荷管理器地检测试板卡，其特征在于，载荷配置表Flash存储的配置信息按Flash硬件地址空间进行索引，配置信息包括：科学数据格式、指令和工程应答格式、通信协议选择和配置、外部接口芯片选择、AD/DA/OC/GPIO等模块的配置信息等。

如图3所示是载荷配置表Flash的地址划分，系统寄存器地址为0x00-0x1f，AD采集控制寄存器为0x20-0x3f，OC控制寄存器地址为0x40-0x5f，DA控制寄存器地址为0x60-0x7f，脉冲检测寄存器地址为0x80-0x9f，GPIO控制寄存器地址为0xa0-0xbf，用于后续功能扩展的保留地址为0xc0-0xfff。科学数据发送配置地址为0x1000-0x1fff，其中通道1地址为0x1000-0x10ff，通道2地址为0x1100-0x11ff，每个通道占256个地址；指令工参配置地址为0x2000-0x2fff，其中通道1地址为0x2000-0x20ff，通道2地址为0x2100-0x21ff，每个通道占256个地址。

本发明的通用载荷管理器地检测试板卡，其特征在于，所述地检FPGA设计由配置接口单元1、配置控制单元2、科学数据功能单元3、指令/工程功能单元4、DA控制单元5、AD采集单元6、OC控制单元7、脉冲检测单元8、GPIO控制单元9、秒脉冲产生单元10；其中

1)所述配置接口单元1，用于实现与PC机进行通信的串行总线协议，如USB或者串口UART；

2)所述配置控制单元2，用于实现PC机命令和配置信息的解析，写到相应的寄存器和外部载荷配置表Flash中，读寄存器和外部载荷配置表Flash数据输出；系统寄存器在这个模块中；

3)所述科学数据功能单元3，如图4所示，，用于根据PC机配置信息产生相应格式的科学数据，共有16个通道，可以设成不同的格式，数据格式存在每个通道的RAM中，由寄存器选择输出数据的格式，如UART、8b/10b编码或者三线制，由寄存器选择输出电平为RS422电平或者LVDS电平；

4)所述指令/工程功能单元4，如图5所示，用于根据PC机配置信息产生相应格式的载荷指令，共有16个通道，可以设成不同的格式，数据格式存在每个通道的RAM中，默认输出数据的格式为UART，输出可配成双工或者半双工总线模式；

5)所述DA控制单元5、AD采集单元6、OC控制单元7、脉冲检测单元8、GPIO控制单元9、秒脉冲产生单元10，用于根据配置信息实现外部功能芯片的控制逻辑，并将结果寄存。

本发明的通用载荷管理器地检测试板卡，其特征在于，所述地检PC机通过串行总线(USB或者串口)与地检FPGA进行通信：地检PC机发送配置信息或者命令给地检FPGA，比如发送科学数据、启动一次AD采集、发送某路OC、修改某路DA参数；地检FPGA将执行结果反馈给地检PC机，由PC机进行解析并显示，执行结果包括：AD采集结果、脉冲检测结果、GPIO检测结果等。

如图6所示的是地检PC机与地检FPGA之间串行通信协议定义以下四种，外部载荷配置表Flash采用的是24根地址线位宽为16位的NOR Flash(是一种非易失闪存技术)，也可以采用地址空间小的Flash，操作的原理一样。地检PC机与地检FPGA之间串行通信协议定义如下：

1)半字写操作：写命令+写地址+写数据，其中写命令1字节，定义为0xE2；写地址3字节，地址顺序定义为A[23:16]、A[15:8]、A[7:0]；写数据2字节，字节顺序为D[15:8]、D[7:0]。

2)半字读操作：读命令+读地址，等待FPGA发送响应数据；其中读命令1字节，定义为0xD2；读地址3字节，地址顺序定义为A[23:16]、A[15:8]、A[7:0]；FPGA发送响应数据2字节，字节顺序为D[15:8]、D[7:0]。

3)连续写操作：写命令+写起始地址+写数据个数+写数据，其中写命令1字节，定义为0xEE；起始写地址3字节，地址顺序定义为A[23:16]、A[15:8]、A[7:0]；写数据个数为3字节，最多可以写2²⁴个数据；写数据按地址从低到高顺序，先写半字的高8位再写低8位。

4)连续读操作：读命令+读地址+读数据个数，等待FPGA发送响应数据；其中读命令1字节，定义为0xDD；起始读地址3字节，地址顺序定义为A[23:16]、A[15:8]、A[7:0]；读数据个数为3字节，最多可以读2²⁴个数据；FPGA发送响应数据，读数据按地址从低到高顺序，先读半字的高8位再读低8位。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (8)

1.一种通用载荷管理器地检测试板卡，部署在上位机和待测设备的载荷管理器之间，用于对不同任务型号的载荷管理器的常用功能接口进行测试，其特征在于，所述测试板卡包括：载荷配置管理模块和常用功能接口模块；其中，

所述载荷配置管理模块，用于将上位机发送的载荷格式配置表存储在外部载荷配置表Flash中；用于读取预先存储在外部载荷配置表Flash中的配置信息，并根据上位机发送的命令进行相应处理；用于将生成的科学数据、控制信号和采集信号发送至常用功能接口模块，还用于将地检测试板卡的执行结果发送至上位机；

所述常用功能接口模块，用于实现与载荷管理器的常用功能接口的连接电路。

2.根据权利要求1所述的通用载荷管理器地检测试板卡，其特征在于，所述配置信息包括：科学数据格式、载荷指令格式、工程应答格式、通信协议选择及配置、常用功能接口模块的配置和载荷配置管理模块的配置。

3.根据权利要求1所述的通用载荷管理器地检测试板卡，其特征在于，所述载荷配置管理模块基于FPGA和非易失闪存技术NOR Flash实现，具体包括：配置接口单元、配置控制单元、科学数据功能单元、指令/工程功能单元和控制逻辑单元；其中

所述配置接口单元，用于接收上位机发送的命令和载荷格式配置表，并发送至配置控制单元；还用于将地检测试板卡的执行结果发送至上位机；

所述配置控制单元，用于接收上位机的命令和/或载荷格式配置表，进行相应解析并将解析后的命令写入相应的寄存器，将解析后的配置信息写入外部载荷配置表Flash，还用于从寄存器中读取命令至指令/工程功能单元，从外部载荷配置表Flash读取配置信息至科学数据功能单元和控制逻辑单元；

所述科学数据功能单元，用于根据配置信息产生相应格式的科学数据；

所述指令/工程功能单元，用于根据命令产生相应格式的载荷指令；

所述控制逻辑单元，用于根据配置信息实现外部功能芯片的控制逻辑，并寄存结果，所述结果包括AD采集结果、脉冲检测结果、GPIO检测结果和秒脉冲。

4.根据权利要求3所述的通用载荷管理器地检测试板卡，其特征在于，所述科学数据功能单元包括16个通道，通过寄存器选择输出不同的数据格式以及不同的输出电平，所述数据格式包括UART、8b/10b编码和三线制，所述输出电平包括RS422电平和LVDS电平。

5.根据权利要求4所述的通用载荷管理器地检测试板卡，其特征在于，所述指令/工程功能单元包括16个通道，对应不同的数据格式，所述数据格式包括UART、双工和半双工总线模式，默认采用UART。

6.根据权利要求5所述的通用载荷管理器地检测试板卡，其特征在于，所述载荷配置表Flash按照载荷管理模块设定的单元各自对应的寄存器进行地址空间的预先分配。

7.根据权利要求1所述的通用载荷管理器地检测试板卡，其特征在于，所述常用功能接口模块包括RS422发送/接收芯片、LVDS发送/接收芯片、AD芯片、DA芯片、OC门和总线缓冲器芯片。

8.根据权利要求1所述的通用载荷管理器地检测试板卡，其特征在于，所述测试板卡与上位机之间采用串行通信，包括半字写操作、半字读操作、连续写操作和连续读操作；其中，

所述半字写操作包括：1字节写命令、3字节写地址和2字节写数据，采用高字节序；

所述半字读操作包括：1字节读命令、3字节读地址和2字节FPGA的响应数据，采用高字节序；

所述连续写操作包括：1字节写命令、3字节起始写地址、3字节写数据个数和写数据；

所述连续读操作包括：1字节读命令、3字节起始读地址、3字节读数据个数和FPGA的响应数据。

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