JPH02895A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はリバース表示等のアトリビュートコードを用い
て文字等をＣＲＴデイスプレィに表示させる表示制御装
置に関する。

［従来の技術］ 従来アトリビュートコードを用いて文字等を表示を行う
場合は、例えば特開昭６０−３２０９２号公報に示され
るように、文字等のコードのコードメモリとその属性を
決定するアトリビュートコードのコードメモリとを別々
のエリアに設け、１個の文字コードに１個のアトリビュ
ートコードを対応させて、ＣＰＵよりリード・ライトす
るときには文字コードメモリとアトリビュートコードメ
モリとを別々にアクセスし、画面表示の際にコードメモ
リとアトリピートメモリを同時にアクセスしていた。

［発明が解決しようとする課題］ しかし、上述の従来技術では、画面表示の際に文字コー
ドメモリとアトリビュートコードメモリとを同時に読み
出すため、ビット数の多いバスを使用しなければならず
、装置が複雑になってしまうという問題点があった。

本発明は、上記の問題点を解消し、簡単な構成でアトリ
ビュートコードを使用できるようにした表示制御装置を
得ることを目的とする。

［課題を解決するための手段］ 本発明に係る表示制御装置は、文字等のコードと該文字
等に属性を付加するアトリビュートコードとを格納する
記憶手段と、該記憶手段より前記文字等のコードと前記
アトリビュートコードとを時分割で読み出す手段とを有
する（請求項１）。

そして、読み出し手段として、記憶手段から読み出した
文字等のコードを記憶する第１のレジスタと、該第１の
レジスタの出力をパターンデータに変換するキャラクタ
ジェネレータと、キャラクタジェネレータの出力を直列
データに変換するシフトレジスタと、記憶手段から読み
出したアトリビュートコードを記憶する第２のレジスタ
と、第２のレジスタの出力をデコードするデコーダとを
有し、更に、シフトレジスタの出力と、その出力に対応
する該デコーダの出力とが同時に入力される属性付加回
路を有する（請求項２）。

更に、同一のアトリビュートが続く文字数がセットされ
、キャラクタクロックを計数するプリセットカウンタと
、このプリセットカウンタの出力に基づいて第２のレジ
スタに供給するラッチパルスの発生タイミングを制御す
るラッチパルス生成器とを有する（請求項３）。

また、本発明に係る表示制御装置は、記憶懐手段から読
み出した文字等のコード及びアトリビュートコードを交
互に記憶する第３のレジスタと、第３のレジスタのコー
ド出力をキャラクタパターンに変換するキャラクタジェ
ネレータと、キャラクタジェネレータの出力を直列デー
タに変換するシフトレジスタと、第３のレジスタのアト
リビュートコードをデコードするデコーダと、デコーダ
の出力をキャラクタクロックによりラッチするアトリビ
ュートラッチ回路とを有し、更に、前記シフトレジスタ
の出力と、その出力に対応する該アトリビュートラッチ
回路の出力とが同時に入力する属性付加回路を有する（
請求項４）。

［作用］ 本発明においては、記憶手段より文字等のコードとアト
リビュートコードとが時分割で読み出される。

［実施例］ 第１図は本発明の一実施例の概要を示すブロック図であ
る。ここにおいて、ＣＰ　Ｕ　（１）の演算制御により
Ｖ　ＲＡ　Ｍ　（２）に文字等のキャラクタコード（以
下、コードと略す。）及びアトリビュートコード（以下
、アトリビュートと略す。）をそれぞれ書き込む。また
、当然書き込まれた全規格データはＣＰ　Ｕ　（１）に
より読み出すこともできる。

一方、Ｖ　ＲＡ　Ｍ　（２）に格納されたコード及びア
トリビュートは、表示制御回路（３１）により読み出さ
れて表示データとして図示しない表示装置に送出されて
表示される。

ここで、Ｖ　ＲＡ　Ｍ　（２）は、まず１つのデータが
下位バイト（２ａ）と上位バイト（２ｂ）により構成さ
れており、且つアドレスにより２つのエリア（２１）。

（２２）に分割されている。この場合、エリア（２１）
にはアトリビュートが格納され、エリア（２２）にはコ
ードが格納されている。即ち、同一のＶＲＡＭ（２）上
の異なるエリアにアトリビュート及びコードがそれぞれ
格納されている。更に、エリア（２１）の上位バイト側
は未使用であり、下位バイト側だけにアトリビュートが
格納されている。これはアトリビュートがそれ程多くの
ビット数を必要としないためである。

そして、表示制御回路（３１）がＶ　ＲＡ　Ｍ　（２）
よりデータを読み出す場合は、コード（２００）とアト
リビュート（２０１）とを時分割で交互に読み出す。

第２図は、第１図の実施例を更に詳細に示した回路構成
図である。

分周回路（１１）は、ドツトクロック（１０３）を分周
してキャラクタクロック（１００）等のクロック信号を
生成する。また、ラッチパルス生成回路（１２）は、分
周回路（１１）からのクロック信号に基づき、アトリビ
ュートレジスタ（１５）にアトリビュートをラッチする
ためのアトリビュートレジスクラッチパルス（以下、ラ
ッチパルスと略す。）　（１０２）　、及びコードレジ
スタ（１６）にコードをラッチするためのコードレジス
タラッチパルス（以下、ラッチパルスと略す。）　（１
０１）を生成する。このラッチパルス生成回路（１２）
は、図示のように、インバータ（１２１）（１２４）、
ナンド回路＜１２２）　、否定論理和回路（１２３）（
１２５）、及びフリップフロップ回路（１２Ｂ）（１２
７）により構成されている。

アドレスカウンタ（１３）は、キャラクタクロック（１
００）を計数して、Ｖ　Ｒｐ、　Ｍ　（２）をアクセス
する際のアドレス信号（１２０）を出力する。アドレス
マルチプレクサ（１４）は、アドレスカウンタ（１３）
から出力されたアドレス信号（１２０）と、ＣＰ　Ｕ　
（１）から出力されたアドレス信号（１３０）とを切り
替えて何れか一方のアドレス信号をＶ　ＲＡ　Ｍ　（２
）に供給する。この、アドレスマルチプレクサ（１４）
の切換えは、アービタ（４１）からの制御信号によって
制御される。データバッファ（４２）は、ＣＰ　Ｕ　（
１）がＶＲＡ　Ｍ　（２）にデータを読み書きする際に
使用されるバッファである。

これらのＣＰ　Ｕ　（１）からのアドレス信号及びデー
タバッファ（４２）は、ここでは例えばＶＲＡＭ（２）
にコード（２００）及びアトリビュート（２０１）を書
き込む際に使用される。以下の説明では、ＶＲＡ　Ｍ　
（２）に必要なデータが既に格納されており、アドレス
マルチプレクサ（１４）がアドレス信号（１２０）側に
切換えられている場合について説明する。

アトリビュートレジスタ（１５）は、Ｖ　ＲＡ　Ｍ　（
２）より読み出されたアトリビュートをラッチパルス（
１０２）の入力によりラッチする。コードレジスタ（１
Ｇ）は、Ｖ　ＲＡ　Ｍ　（２）より読み出されたコード
・をラッチパルス（１０１）の入力によりラッチする。

アトリビュートデコーダ（１７）は、アトリビュートレ
ジスタ（１５）にラッチされたアトリビュートをデコー
ドし、アトリビュート信号（１０４）を属性付加回路（
２０）に出力し、ある特定のアトリビュートの付加を指
示する。フードレジスタ（１６）にラッチされたコード
はキャラクタジュネレータ（以下、ＣＧと略す。）　（
１８）によりパターンデータに変換され、更にシフトレ
ジスタ（１９）にラッチされる。その後属性付加回路（
２０）で特定のアトリビュートが付加され、表示データ
として図示しない表示装置に送られる。

次に、第２図の回路の動作を第３図のタイムチャートを
用いながら説明する。ここで、Ｔｏは１キヤラクタの区
間を示し、更にキャラクタクロック（ｉｏｏ）がハイレ
ベル（以下Ｈという）になっている区間Ｔ１が、ＶＲＡ
Ｍ（２）よりコードが読ろ出されている区間である。一
方、キャラクタクロック（１００）がロウレベル（以下
りという）になっている区間ではＶ　ＲＡ　Ｍ　（２）
よりアトリビュートが読み出されている。

ここで、第２図のアドレスマルチプレクサ（１４）のア
ドレス端子にはキャラクタクロック（１００）が入力さ
れており、キャラクタクロックＢｏｏ）のＨＬによって
、アクセスされるＶ　ＲＡ　Ｍ　（２）のアドレスが切
り替えられる。このアドレスの切り替えによって第１図
のＶ　ＲＡ　Ｍ　（２）のエリア（２１）。

（２２）が選択され、コード又はアトリビュートが時分
割で読み出される。

また、Ｖ　ＲＡ　Ｍ　（２）より読み出されたコードは
、ラッチパルス（１０１）のエツジ（時刻１１）でコー
ドレジスタ（１６）にラッチされる。一方、ＶＲＡＭ（
２）より読み出されたアトリビュートは、う・ソチパル
ス（１０２）のエツジ（時刻ｔ２）でアトリビュートレ
ジスタ（１５）にラッチされる。この時刻ｔ２において
は、更に、ＣＧ　（１８）より出力されたパターンデー
タがシフトレジスタ（１９）にラッチされる。

そして、時刻ｔ２でシフトレジスタ（１９）にラッチさ
れたパターンデータは、直列データに変換された後属性
付加回路（２０）に供給され、そこでアトリビュートデ
コーダ（１７）からのアトリビュート信号により属性が
付加され、表示データ（１５０）として図示しない表示
装置へ送られる。

第４図は属性付加回路（２０）の−例を示した回路図で
、排他的論理和回路（２１）から構成され、属性として
リバース表示を付加する場合について示されている。シ
フトレジスタ（１９）からの直列データに変換されたパ
ターンデータ（１６０）とアトリビュートデコーダ（１
７）からのアトリビュート信号（１０４）とが排他的論
理和回路（２１）に入力され、ここで、排他的論理和が
とられて表示データとして送出される。

第５図は本発明の他の実施例に係る表示制御装置の回路
構成図である。なお、この回路構成図では第２図のＣＰ
Ｕ（１）　、ＶＲＡＭ（２）　、アドレスカウンタ（１
３）、マルチプレクサ（１４）、アービック（４１）及
びバッファメモリ（４２）の図示は省略しであるが、新
たにプリセットカウンタ（１２ｇ）　、インバータ（１
２９）　、アンド回路（１４１）及びフリップフロップ
回路（１４１）が付加されている。

この実施例では、同じアトリビュートが複数の文字に渡
って続くとき、アトリビュートにその情報を予め入れて
おくことにより、アトリビュートを１文字毎に読み出す
必要をなくしたものである。

第６図はアトリビュートのデータ構成図で、アトリビュ
ートの空きビットにそのアトリビュートを付加する文字
数を与えるようにしたものであり、アトリビュートの上
位４ビツトに、文字数として例えば１〜１６（ＦＨ〜Ｏ
Ｈ）の文字数が必要に応じて与えられる。

プリセットカウンタ（１２８）はＶ　ＲＡ　Ｍ　（２）
からのアトリビュートの上位４ビツトを読み込んで、文
字数をプリセットする。インバータ（１２９）は、プリ
セットカウンタ（１２８）の出力を帰還して次のキャラ
クタクロック（１００）の入力のタイミングで、プリセ
ットカウンタ（１２８）にプリセット動作をさせる。

ラッチパルス生成回路（１２ａ）のアンド回路（１４０
）は、カウンタ（１２ｇ）の出力（１０５）と否定論理
和回路（１２３）の出力とのアンド論理を求め、その出
力をフリップフロップ回路（１４１）に送出する。

このフリップフロップ回路（１４１）はそのラッチパル
ス（１０Ｂ）をシフトレジスタ（１５）に送出する。

第７図は第５図の回路の動作を示したタイムチャートで
ある。Ｖ　ＲＡ　Ｍ　（２）の出力は、フリップフロッ
プ回路（１２７）からのラッチパルス（１０１）により
例えば″コード１“がレジスタ（１６）にラッチされ、
フリップフロップ回路（１４１）からのラッチパルス（
１０６）により例えば“アトリビュート１”がレジスタ
（１５）にセットされる。このとき、プリセットカウン
タ（１２８）は“アトリビュート１”の上位４ビツトを
読み込んで、その値をプリセットする。この“アトリビ
ュート１″の上位４ビツトにセット、されている文字数
は「２」に設定されているものとする。

コードレジスタ（１６）にラッチされたコードはＣＧ　
（１８）でパターンデータに変換されてシフトレジスタ
（１９）に送出され、シフトレジスタ（１９）はフリッ
プフロップ回路（１２Ｂ）からのラッチパルス（１０２
）によりそのパターンデータをラッチし、直列データに
変換して属性付加回路（２０）に送り出す。

アトリビュートレジスタ（１５）も同様にしてアトリビ
ュートデコーダ（１７）を介して“アトリビュート１″
を属性付加回路（２０）に送り出し、そので属性が付加
されて表示データ（１５０）として送出される。

次に、再びフリップフロップ回路（１２７）のラッチパ
ルス（１０１）が送り出されると、例えば“コード２′
がコードレジスタ（１６）にセットされる。このとき、
プリセットカウンタ（１２８）はキャラクタクロック（
１００）を２個計数しているしているので、出力（１０
５）をアンド回路（１４０）に送出する。フリップフロ
ップ（１４１）はアンド回路（１４０）の出力を入力す
るので、その出力であるラッチパルス（ＩＨ）は図示の
ようにＨのままとなり、アトリビュートレジスタ（１５
）はラッチ状態が解除されていないのでその出力は“ア
トリビュート１″のままとなっている。このため、属性
付加回路（２０）には“コード２”のパターンデータの
直列データと、“コード１”のときと同じ“アトリビュ
ート１゛のアトリビュート信号とが供給され、“コード
２”にはその属性として“アトリビュート１′のアトリ
ビュート信号が付加されることになる。

次に、キャラクタクロック（１００）がプリセットカウ
ンタ（１２８）に再び入力すると、その出力（１０５）
はリセットされるので、Ｖ　ＲＡ　Ｍ　（２）からの次
のデータ、即ち“コード３゛及び“アトリビュート３“
がそれぞれレジスタ（１６）及び（１５）にラッチされ
て、上記と同様に属性付加回路（２０）に送出される。

以上のように同一のアトリビュートが続く場合には、最
初のアトリビュートのその文字数を書き込めば、複数の
コードに対して１個のアトリビュートを書き込めばよく
、このためＣＰ　Ｕ　（１）からのアクセスの回数が減
り、表示内容の更新を高速に行うことができる。

第８図は本発明の他の実施例に係る表示制御装置の回路
構成図である。この実施例は、コード用のレジスタとア
トリビュート用のレジスタとを１個のレジスタで兼用す
るように構成したものである。

第９図は第８図の回路の動作を示したタイムチャートで
ある。

コード用とアトリビュート用とを兼用したレジスタ（３
０）ｉ、：はＶ　ＲＡ　Ｍ　（２）　ノテー　タカ供給
サレ、またラッチパルスとしてキャラクタクロック（１
００）の２倍の周波数のクロック信号（１００ａ）が分
周器（１１）から供給される。従って、１キヤラクタ区
間にコードとアトリビュートがそれぞれ時分されてセッ
トされ、所定の時間遅れをもって出力信号（１０８）と
して送り出される。ＣＧ　（１８）はコードをパターン
データに変換してシフトレジスタ（１９）に送り出し、
アトリビュートデコーダ（１７）はアトリビュートをデ
コードする。

アトリビュートラッチ（３１）はアトリビュートデコー
ダ（１７）の出力を入力し、キャラクタクロック（１０
０）がラッチパルスとして入力され、アトリビュートを
ラッチする。ラッチパルス生成回路（１２ｂ）のフリッ
プフロップ回路（１２６）からラッチパルス（１０２）
がシフトレジスタ（１９）に入力すると、コードをラッ
チして直列データに変換し、属性付加回路（２０）に送
り出す。このとき、アトリビュートも同様なタイミング
でアトリビュートラッチ（３１）から属性付加回路（２
０）に送り出される。

上記の実施例では、例えばアトリビュートが反転表示の
場合のように（第４図の例）１ビツトしか必要ない場合
には、アトリビュートラッチ（３１）は１ビツトの容量
のもので済み、実装面積や部品のコストの削減が期待で
きる。

ところで、上記の実施例では、いずれも１キヤラクタに
ついてまずコードをラッチしているが、アトリビュート
を先にラッチするようにしてもよい。また、上記実施例
では、Ｖ　ＲＡ　Ｍ　（２）のアトリビュートの上位側
を未使用としたが、下位及び上位の両側を使ってアトリ
ビュートを格納してもよい。また逆に、コードを下位側
或いは上位側の一方にのみ格納するようにしてもよい。

［発明の効果］ 以上のように本発明によれば、同−記憶手段内に格納さ
れた文字等のコードとアトリビュートコードとを時分割
で読み出すようにしたので、ビット数の少ないバスを使
用でき、装置の大幅な簡略化が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る表示制御装置の概略を
示すブロック図、第２図は第１図の回路を更に詳細に示
した回路構成図、第３図は第２図の回路の動作を示すタ
イムチャートで、第４図は第２図の属性付加回路の一例
を示す回路図である。 第５図は本発明の他の実施例に係る表示制御装置の回路
構成図、第６図はアトリビュートデータの構成図、第７
図は第５図の回路の動作を示したタイムチャートである
。 第８図は本発明の他の実施例に係る表示制御装置の回路
構成図、第９図は第８図の回路の動作を示したタイムチ
ャートである。

Claims (4)

【特許請求の範囲】
1. （１）文字等のコードと該文字等に属性を付加するアト
   リビュートコードとを格納する記憶手段と、該記憶手段
   から文字等のコードとアトリビュートコードとを時分割
   で読み出す手段と を有することを特徴とする表示制御装置。
2. （２）記憶手段から読み出した文字等のコードを記憶す
   る第１のレジスタと、該第１のレジスタの出力をパター
   ンデータに変換するキャラクタジェネレータと、該キャ
   ラクタジェネレータの出力を直列データに変換するシフ
   トレジスタと、 記憶手段から読み出したアトリビュートコードを記憶す
   る第２のレジスタと、該第２のレジスタの出力をデコー
   ドするデコーダと、 前記シフトレジスタの出力と、当該出力に対応する該デ
   コーダの出力とが同時に入力される属性付加回路と、 を有することを特徴とする請求項１記載の表示制御装置
   。
3. （３）同一のアトリビュートコードが続く文字数が記憶
   され、キャラクタクロックを計数するプリセットカウン
   タと、プリセットカウンタの出力に基づいて第２のレジ
   スタに供給するラッチパルスの発生タイミングを制御す
   るラッチパルス生成器とを有することを特徴とする請求
   項２記載の表示制御装置。
4. （４）記憶手段から読み出した文字等のコード及びアト
   リビュートコードを交互に記憶する第３のレジスタと、
   該第３のレジスタのコードをパターンデータに変換する
   キャラクタジェネレータと、該キャラクタジェネレータ
   の出力を直列データに変換するシフトレジスタと、 前記第３のレジスタのアトリビュートコードをデコード
   するデコーダと、デコーダの出力をキャラクタクロック
   によりラッチするアトリビュートラッチ回路と、 前記シフトレジスタの出力と、当該出力に対応する該ア
   トリビュートラッチ回路の出力とが同時に入力される属
   性付加回路と、 を有する請求項１記載の表示制御装置。