KR0146201B1 - 데이타 입출력 제어 회로 - Google Patents

데이타 입출력 제어 회로

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KR0146201B1 KR1019950018270A KR19950018270A KR0146201B1 KR 0146201 B1 KR0146201 B1 KR 0146201B1 KR 1019950018270 A KR1019950018270 A KR 1019950018270A KR 19950018270 A KR19950018270 A KR 19950018270A KR 0146201 B1 KR0146201 B1 KR 0146201B1
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Abstract

이 발명은 데이타 입출력 제어회로에 관한 것으로서, 제어신호나 데이타가 출력되거나 입력되는 중앙처리장치, 데이타가 읽기나 쓰기가 되는 메모리, 메모리 액세스 클럭(MACKL)을 클럭으로 하고, 상위 레벨 데이타를 입력으로 하여 제1 제어신호(WORD3LSB)를 발생시키고, 모드 선택 입력핀(MSI)반전 신호를 입력으로 하여 제2 제어신호(PMACKL), 제3 제어신호(WORD3MSB)를 발생시키는 제어신호 발생장치. 상기 제어신호 발생장치의 멀티플렉서에서 출력되는 신호와 메모리 액세스 클럭 및 발진 신호(OSC)를 입력으로 하여 메모리에서 중앙처리장치로 데이타를 인터페이스 시키고, 메모리 어드레스 신호와 모드 선택 입력핀 신호를 이용하여 스왑과 노스왑 신호를 만들어 메모리에서 중앙처리장치로 데이타를 인터페이스 시키는 수단, 메모리 라이트 인에이블 제어신호(MWEIL), 제3 제어신호(WORD3MSB)를 입력으로 하여 중앙처리장치에서 메모리와 데이타를 인터페이스시키는 수단으로 구성되어, 한번의 명령으로 외부 한개의 메모리로 16비트 중앙처리장치와의 데이타 입출력을 가능하게 하여 외부 메모리의 갯수나 프로그램의 길이를 줄이는 효과를 가져올 수 있도록 구현한 데이타 입출력 제어회로에 관한 것이다.

Description

데이타 입출력 제어 회로
제1도는 종래의 데이타 입력 회로도이고,
제2도는 종래의 데이타 출력 회로도이고,
제3도는 이 발명의 실시예에 따른 데이타 입력 제어 회로도이고,
제4도는 이 발명의 실시예에 따른 데이타 출력 제어 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 중앙처리장치 20 : RAM
50 : 제어신호발생장치 60 : 데이타 입력 인터페이스 회로
70 : 데이타 출력 인터페이스 회로
이 발명은 중앙처리장치와 외부 메모리와의 데이타 입출력 제어회로에 관한 것으로서, 더욱 상세하게 말하자면 외부 메모리를 한개 사용할 때 하나의 명령으로 메모리와 16비트 중앙처리장치간의 데이타 입출력을 할 수 있도록 구현한 데이타 입출력 제어회로에 관한 것이다.
종래의 16비트 중앙처리장치는 외부 메모리와 인터페이스(interface)시켜 사용자가 원하는 동작을 할 수 있게 구현하였다. 이때 외부 메모리는 데이타가 16비트로 구성되어 있지만, 보통의 메모리 모듈은 데이타 입출력이 8비트로 구성되어 있어서 2개의 메모리를 사용하여야 한다.
그러나 외부 메모리의 용량의 작아도 될 경우에는 중앙처리장치와 인터페이스하기 위해 2개의 메모리를 사용한다는 것은 낭비가 된다.
그리고, 하나의 메모리를 사용하여 바이트 모드(8비트 모드)로 동작시켜 중앙처리장치와 메모리간에 16비트 데이타를 주고 받으려면 두번의 명령어를 수행해야 한다. 이 경우 프로그램의 길이가 길어져 2배가 되므로 프로그램 롬(ROM)의 용량이 커야한다.
이하, 첨부된 도면을 참조로 하여 종래의 16비트 중앙처리장치와 외부 메모리와의 인터페이스에 대하여 설명한다.
제1도는 종래의 데이타 입력 회로도이다.
제1도에 나타낸 바와 같이, 종래의 데이타 입력 회로의 구성은, 중앙처리장치(10)가 메모리(20)로부터 데이타를 읽는 리드 데이타 바이트 스와퍼(read data byte swapper)로서 바이트 신호를 입력으로 하여 반전 신호를 출력하는 인버터(31), 바이트 신호의 반전 신호와 메모리 어드레스 신호(MA)를 입력으로 하여 스왑(swap) 신호를 출력하는 NOR 게이트(32), 상기 NOR 게이트의 출력을 입력으로 하여 노스왑(no swap) 신호를 출력하는 인버터(33), 메모리(20) 상위 8비트 데이타를 입력으로 하여 중앙처리장치(10)의 상위 8비트로 출력하는 버퍼(34), 스왑 신호에 의해 도통되어 메모리(20) 상위 8비트 데이타를 중앙처리장치(10)의 하위 8비트로 출력하는 3상태 버퍼(35), 노스왑 신호에 의해 도통되어 메모리 하위 8비트 데이타를 중앙처리장치 하위 8비트로 출력하는 3상태 버퍼(36)로 이루어져 있다. 제2도는 종래의 데이타 출력 회로도이다.
제2도에 나타낸 바와 같이, 종래의 데이타 출력 회로의 구성은, 중앙처리장치(10)에서 메모리(20)로 데이타를 쓰는 라이트 데이타 바이트 스와퍼(write data byte swapper)로서 메모리 라이트 인에이블 신호(MWE L)를 입력으로 하여 반전 신호를 출력하는 인버터(41), 중앙처리장치(10)의 하위 8비트 데이타를 입력으로 하여 메모리(20)의 하위 8비트로 출력하는 버퍼(42), 메모리 라이트 인에이블 신호의 반전 신호에 의해 도통되어 중앙처리장치(20)의 상위 8비트 데이타를 메모리(20)의 상위 8비트로 출력시키는 3상태 버퍼(43), 메모리 라이트 인에이블 신호에 의해 도통되어 중앙처리장치(10)의 하위 8비트 데이타를 메모리(20)의 상위 8비트로 출력시키는 3상태 버퍼(44)로 이루어져 있다.
상기한 구성에 의한, 종래의 데이타 입출력 회로의 동작은 다음과 같다.
메모리와 중앙처리장치간에 데이타 입출력이 어떻게 이루어지는지를 살펴보면, 먼저, 메모리(20)에서 중앙처리장치(10)로 데이타를 입력할 때 워드 모드(word mode)를 사용하는 경우 메모리 어드레스 신호에 관계없이 노스왑 신호가 인에이블되어 3상태 버퍼(36)를 도통시켜 메모리(20)의 하위 8비트 데이타가 중앙처리장치(10)의 하위 8비트로 입력되고, 메모리(20)의 상위 8비트 데이타는 버퍼(34)를 통해 중앙처리장치(10)의 상위 8비트로 입력된다.
또한, 바이트 모드(byte mode)로 사용할 경우, 16비트 데이타는 2개의 8비트로 데이타로 분할되는데 중앙처리장치(10)는 하위 8비트 데이타만 사용하도록 되어 있다. 즉 메모리 어드레스 신호가 하위 레벨(low level)이면 스왑 신호가 인에이블되어 3상태 버퍼(35)를 통해 메모리(10)의 상위 8비트 데이타가 중앙처리장치(20)의 하위 8비트로 입력되고, 메모리 어드레스 신호가 상위 레벨(high level)이면 메모리(20)의 하위 8비트 데이타는 3상태 버퍼(36)를 통해 중앙처리장치(10)의 하위 8비트로 입력된다.
중앙처리장치(10)에서 메모리(20)로 데이타 입력시 워드 모드 일때는 중앙처리장치(10)의 하위 8비트 데이타가 버퍼(42)를 거쳐 메모리(20)의 하위 8비트로 입력되고 또한 워드 모드일 때는 메모리 라이트 인에이블 신호가 활성하위 레벨(active low level)로 인에이블되어 그 반전 신호가 3상태 버퍼(43)를 도통시켜 중앙처리장치(10)의 상위 8비트 데이타가 메모리(20)의 상위 8비트로 입력된다.
바이트 모드일 때는 메모리 어드래스 신호가 하위 레벨이면 메모리 라이트 인에이블 신호가 상위 레벨이 되어 제어신호가 3상태 버퍼(44)를 도통시켜 중앙처리장치(10)의 하위 8비트 데이타가 메모리(20)의 상위 8비트로 입력된다. 메모리 어드레스 신호가 상위 레벨이면 중앙처리장치(10)의 하위 8비트 데이타가 버퍼(42)를 통해 메모리(20)의 하위 8비트로 입력된다.
따라서, 바이트 모드로 하나의 메모리를 사용하여 중앙처리장치와 메모리간에 16비트 데이타를 주고 받으려면 두번의 명령을 사용해야 하는데 이렇게 되면 프로그램의 길이가 2배가 되어 메모리의 용량이 커야 하기 때문에 외부 한개의 메모리로 한번의 명령을 사용하여 메모리와 중앙처리장치간에 데이타 입출력을 가능하게 하여 외부 메모리의 갯수를 줄이거나 프로그램의 길이를 줄여야 할 필요가 있게 된다.
종래의 데이타 입출력 회로는 외부 한개의 메모리를 사용하여 한번의 명령으로 메모리와 중앙처리장치간에 데이타 입출력을 제어할 수 없는 단점이 있었다.
따라서 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 한번의 명령으로 외부 한개의 메모리로 중앙처리장치와의 데이타 입출력을 가능하게 하여 외부 메모리의 갯수를 줄이거나 또한 프로그램의 길이를 줄이는 효과를 가져올 수 있는 데이타 입출력 제어회로를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 제어신호나 데이타가 출력되거나 입력되는 중앙처리장치, 데이타가 읽기(read)나 쓰기(write)가 되는 메모리, 메모리 액세스 클럭(MACKL)을 클럭으로 받아들이고 상위 레벨 데이타를 입력으로 하여 제1 제어신호(WORD3LSB)를 발생시키고, 모드 선택 입력핀(MSI, Mode Select Input pin)의 반전 신호를 입력으로 하여 제2 제어신호(PMACKL)와 제3 제어신호(WORD3MSB)를 발생시켜, 메모리와 중앙처리장치간에 데이타 입출력을 제어해주는 제어신호 발생수단, 상기 제어신호 발생수단의 멀티플렉서에서 출력되는 신호와 메모리 액세스 클럭(MACKL) 및 발진 신호(OSC)를 입력으로 하여 메모리에서 중앙처리장치로 데이타를 인터페이스 시키고, 메모리 어드레스 신호와 모드 선택 입력핀 신호를 이용하여 스왑과 노스왑 신호를 만들어 메모리에서 중앙처리장치로 데이타를 인터페이스 시키는 수단, 메모리 라이트 인에이블 신호 및 제어신호(MWEIL)와 제3 제어신호(WORD3MSB)를 입력으로 하여 중앙처리장치에서 메모리로 데이타를 인터페이스시키는 수단으로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제3도는 이 발명의 실시예에 따른 데이타 입력 제어회로이다.
제3도에 도시되어 있듯이 이 발명의 실시예에 따른 데이타 입력 제어회로의 구성은, 중앙처리장치(10), 메모리(20), 메모리(20)와 중앙처리장치(10)간에 데이타 입출력을 제어해주는 제어신호 발생장치(50), 메모리(20)에서 중앙처리장치(10)로 데이타를 입력 시켜주는 데이타 입력 인터페이스 회로(60)로 이루어진다.
여기서 상기한 제어신호 발생장치(50)는 메모리 액세스 클럭(MACKL)을 클럭으로 하고 상위 레벨(high level) 데이타를 입력으로 하여 제1 제어신호(WORD3LSB)를 발생시키는 D-플립플롭(51), 그리고 상기 D-플립플롭(51)의 출력반전 신호와 모드 선택 입력핀(MSI)의 반전 신호를 입력으로 하는 2-입력 AND 게이트(52), 상기 2-입력 AND 게이트(52)의 출력과 메모리 액세스 클럭 신호를 입력으로 하여 제2 제어신호(PMACKL)를 발생시키는 2-입력 OR 게이트(53), 상기 D-플립플릅(51) 및 모드 선택 입력핀의 반전신호를 공급받아 제3 제어신호(WORD3MSB)를 발생시키는 2-입력 AND 게이트(54), 모드 선택 입력핀의 반전 신호를 선택 신호로 접속하고 전원(Vss) 및 제3 제어신호(WORD3LSB)를 입력으로 하는 멀티플렉시(55)로 구성 되어 있다.
상기 메모리(20)에서 중앙처리장치(10)로 데이타를 입력시키는 데이타 입력 인터페이스 회로(60)는 상기 제어신호 발생장치의 멀티플렉시(55)에서 출력되는 신호와 메모리 액세스 클럭 및 발진 신호(OSC)를 3-입력 NOR 게이트(61)로 접속하여 이 게이트의 출력을 클럭으로 하고 메모리(20)에서 출력되는 데이타를 입력으로 하는 래치(62), 그리고 상기 래치(63)의 출력을 입력으로 접속한 버퍼OR(63), 메모리 어드래스 신호와 모드 선택 입력핀의 반전 신호를 입력으로 하여 스왑 신호를 발생시키는 2-입력 OR 게이트(64), 스왑신호와 스왑 신호의 반전 신호인 노스왑 신호를 각각 제어신호로 받아들여 메모리(20)의 데이타를 중앙처리장치(10)로 입력시키는 2개의 3상태 버퍼(65)(66)로 이루어져 있다.
제4도는 도시되어 있듯이 이 발명의 실시예에 따른 데이타 출력 제어회로의 구성은, 중앙처리장치(10), 메모리(20), 중앙처리장치(10)에서 메모리(20)로 데이타를 입력시키는 데이타 입력 인터페이스 회로(70)로 이루어진다.
상기한 중앙처리장치(10)에서 메모리(20)로 데이타를 입력시키는 데이타 입력 인터페이스 회로(70)는 메모리 라이트 인에이블 신호의 반전신호를 제어신호로 하는 3상태 버퍼(71), 메모리 라이트 인에이블 신호의 반전신호와 제어신호(MWEIL)의 반전신호를 입력으로 하는 2-입력 AND 게이트(72), 상기 2-입력 AND 게이트(72)의 출력신호(WRWORD)와 상기 제어신호 발생장치(50)에서 출력된 제3 제어신호(WORD3MSB)를 입력으로 하는 멀티플렉서(73), 상기 멀티플렉서(73)의 출력(MWRWORD)을 제어신호로 받아들여 중앙처리장치(10)의 데이타를 메모리(20)로 입력시키는 3상태 버퍼(74), 메모리 라이트 인에이블 신호 및 제어신호(MWEIL)의 반전신호를 입력으로 하는 2-입력 AND 게이트(75), 상기 2-입력 AND 게이트(75)의 출력신호(WRMSB)와 상기 제어신호 발생장치(50)에서 출력된 제3 제어신호(WORD3MSB)의 반전신호를 입력으로 하는 멀티플렉서(76), 상기 멀티플렉서(76)의 출력(MWRMSB)을 제어신호로 받아들여 중앙처리장치(10)의 데이타를 메모리(20)로 입력시키는 3상태 버퍼(77)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 데이타 입출력 제어회로의 작용은 다음과 같다.
이 발명의 동작은 외부 메모리를 한개 사용하여 한번의 명령으로 메모리(20)와 중앙처리장치(10)간에 입출력이 가능하게 되어 있다.
바이트 모드로 동작시는 메모리 액세스 클럭이 인에이블 될 때마다 명령이 이루어지며 워드 모드로 동작시는 16비트 데이타를 처리해야 하므로 첫번째 메모리 액세스 클럭이 인에이블 되면 8비트 데이타만 처리하고(이때 상기 제어신호 발생장치(50)에서 출력된 제2 제어신호(PMACKL)가 인에이블되면 8비트만 처리하고 다음 명령으로 넘어가 버리므로 제2 제어신호(PMACKL)은 비활성(not active)를 유지하도록 되어 있다) 그 다음 메모리 액세스 클럭이 인에이블 될때 나머지 8비트 데이타를 처리하면서 제2 제어신호(PMACKL)가 인에이블되어 다음 명령을 수행한다.
이 발명의 상세한 동작은 메모리(20)에서 중앙처리장치(10)로 데이타를 입력할시 바이트 모드로 동작을 하면 모드 선택 입력핀은 상위 레벨이므로 멀티플렉서(55)의 출력이 하위 레벨로 되어 메모리 액세스 클럭이 인에이블 될때 메모리(20)의 상위 8비트 데이타가 버퍼(63)를 통해 중앙처리장치(10)의 상위 8비트로 입력되는데 이는 중앙처리장치(10)에서 사용되어지지 않는다.
그리하여 모드 선택 입력핀의 반전신호가 하위 레벨이므로 메모리 어드레스 신호가 하위 레벨일 때 2-입력 OR 게이트(64)의 출력이 하위 레벨이 되어 노스왑 신호가 인에이블되어 메모리(20)의 하위 8비트 데이타가 중앙처리장치(10)의 하위 8비트로 입력되고, 메모리 어드레스 신호가 상위 레벨일때 2-입력 OR 게이트(64)의 출력이 상위 레벨이므로 스왑 신호가 인에이블되어 3상태 버퍼(65)을 도통시켜 메모리(20)의 상위 8비트 데이타가 중앙처리장치(10)의 하위 8비트로 입력되는데 이는 사용되어지지 않는다.
그리고, 워드 모드로 동작할 때는 모드 선택입력핀 신호가 하위 레벨이므로 리세트가 걸릴 때 상기 제어신호 발생장치(50)의 D-플립플롭(51)에서 발생된 제1 제어신호(WORD3LSB)가 하위 레벨로 되어 리세트가 풀리면서 멀티플렉서의 출력이 하위 레벨로 된다. 이때 메모리 액티브 클럭이 활성 하위 레벨(active low)로 인에이블 되면 메모리(20)의 상위 8비트 데이타가 버퍼(63)를 통해 중앙처리장치(10)의 상위 8비트로 입력되고 또한 메모리 어드레스신호에 관계없이 모드 선택 입력핀이 하위 레벨이므로 2-입력 OR 게이트(64)의 출력이 상위 레벨이 되어 이 신호가 스왑 신호를 인에이블시켜 3상태 버퍼(65)를 통해 메모리(20)의 상위 8비트 데이타가 중앙처리장치(10)의 하위 8비트로 입력된다.
다음은 중앙처리장치(10)에서 메모리(20)로 데이타를 입력할 경우 바이트 모드로 동작하면 상기 제어신호발생장치(50)의 2-입력 AND 게이트(54)에서 출력된 제3 제어신호(WORD3MSB)가 항상 하위 레벨이 되고 메모리 어드레스 신호가 하위 레벨이면 바이트 모드에서 메모리 라이트 인에이블 신호가 상위 레벨, 제어신호(MWEIL)가 하위 레벨이 된다. 따라서 메모리 라이트 인에이블 신호와 제어신호(MWEIL)의 반전신호를 입력으로 하는 AND 게이트(75)의 출력이 상위 레벨이 되어 3상태 버퍼(77)를 통해 중앙처리장치(10)의 하위 8비트 출력이 상위 레벨이 되어 3상태 버퍼(77)를 통해 중앙처리장치(10)의 하위 8비트 데이타가 메모리(20)의 상위 8비트로 입력된다.
메모리 어드레스가 상위 레벨이면 메모리 라이트 인에이블 신호가 상위 레벨, 제어신호(MWEIL)이 하위 레벨이 되도록 되어 있으므로 마찬가지로 멀티플렉서(76)의 출력 신호(MWRMSB)가 인에이블 되어 중앙처리장치(10)의 하위 8비트 데이터가 메모리(20)의 상위 8비트로 입력된다.
그리고 워드모드로 동작되는 경우에는 상기 제어신호 발생장치(50)의 2-입력 AND 게이트(54)에서 출력된 제3 제어신호(WORD3MSB)가 첫번째 메모리 액세스 클럭(MACKL)이 인에이블 될 때 상위 레벨, 메모리 라이트 인에이블 신호가 상위 레벨, 제어신호(MWEIL)가 하위 레벨이 되어 3상태 버퍼(74)을 통해 중앙처리장치(10)의 상위 8비트 데이타가 메모리(20)의 상위 8비트로 입력되고 또한 두번째 메모리 액세스 클럭(MACKL)이 인에이블 될 때 제3 제어신호(WORD3MSB)가 하위 레벨이 되어 3상태 버퍼(77)을 통해 중앙처리장치(10)의 하위 8비트 데이타가 메모리(20)의 상위 8비트 데이타로 입력된다.
이상에서와 같이 이 발명의 실시예에서, 한번의 명령으로 외부 메모리 한개를 사용하여 메모리 데이타 8비트롤 각각 중앙처리장치의 상하위로 입력시키면 하나의 가상 워드로 동작을 수행하는 것과 같아서 결국 메모리의 갯수를 줄일 수 있고 또한 프로그램의 길이를 줄이는 효과를 가진 데이타 입출력회로를 제공할 수 있다.
이 발명의 이러한 효과는 16비트 중앙처리장치의 내장제품 분야에 이용될 수 있다.

Claims (4)

  1. 제어신호나 데이타가 출력되거나 입력되는 중앙처리장치, 제어신호에 따라 데이타 읽기(read)나 쓰기(write)가 되는 메모리, 상기 중앙처리장치와 메모리간에 한번의 명령으로 데이타 입출력을 가능하게 하여 외부 메모리의 갯수를 줄이거나 프로그램의 길이를 줄이는 효과를 가져오는 제어신호를 발생시키는 제어신호 발생장치, 상기 제어신호 발생장치에서 출력된 제어신호를 입력으로 하여 상기 메모리에서 중앙처리장치로 데이타를 입력시키는 데이타 입력 인터페이스 회로, 상기 제어 신호 발생장치에서 출력된 제어 신호를 입력으로 하여 상기 메모리에서 중앙처리장치로 데이타를 출력시키는 데이타 출력 인터페이스 회로로 이루어지는 것을 특징으로 하는 데이타 입출력 제어회로.
  2. 제1항에 있어서, 상기 제어신호 발생장치는, 제1 제어신호(WORD3LSB)를 출력하는 D플립플롭, 제2 제어신호(PMAKL)를 출력하는 OR 게이트, 제3 제어신호(WORD3MSB)를 출력하는 AND 게이트, 멀티플렉서로 이루어지는 것을 특징으로 하는 데이타 입출력 제어회로.
  3. 제2항에 있어서, 상기 데이타 입력 인터페이스 회로는, 래치에 클럭을 공급하는 NOR 게이트, 메모리에서 출력되는 데이타를 유지하는 래치, 래치의 데이타를 중앙처리장로 공급하는 버퍼, 스왑 신호를 발생시키는 OR 게이트, 스왑 신호와 노 스왑 신호에 다라 메모리의 데이타를 중앙처리장치로 공급하는 2개의 3상태 버퍼로 이루어지는 것을 특징으로 하는 데이타 입출력 제어 회로.
  4. 제1항에 있어서, 메모리 라이트 인에이블 신호의 반전신호를 제어 신호로 하여 중앙처리장치의 데이타를 메모리로 공급하는 3상태 버퍼, 멀티플렉서로 제어 신호를 공급하는 2개의 AND 게이트, 제어 신호로 3상태 버퍼를 도통시키는 2개의 멀티플렉서, 중앙처리장치의 데이타를 메모리로 공급하는 2개의 3상태 버퍼로 이루어지는 것을 특징으로 하는 데이타 입출력 제어 회로.
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