KR920002661B1

KR920002661B1 - 어드레스수식회로

Info

Publication number: KR920002661B1
Application number: KR1019890001454A
Authority: KR
Inventors: 마사히코 가시마
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-02-09
Filing date: 1989-02-09
Publication date: 1992-03-31
Also published as: EP0327950B1; EP0327950A3; KR890013561A; US5179676A; DE68926541D1; EP0327950A2; JPH01204147A; DE68926541T2

Abstract

내용 없음.

Description

어드레스 수식회로

제1도는 종래의 어드레스수식회로를 나타낸 블록도.

제2도는 본 발명에 따른 어드레스수식회로의 일례를 나타낸 블록도.

제3도는 제2도에 나타낸 어드레스수식회로가 내장된 마이크로컴퓨터부의 블록도.

제4도(A)내지 제4도(C)는 제2도와 제3도에 나타낸 제어비트데이커검출회로의 실제적인 구성을 나타낸 도면.

제5도는 제2도와 제3도에 나타낸 데이터입력게이트의 실제적인 구성을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 프로그램 ROM 12 : 어드레스수식명령

12-1 : 제어비트부 12-2 : m비트오퍼랜드부

13 : 제1데이터입력게이트 14 : m비트어드레스카운터

15 : 어드레스수식회로 16 : 제어비트데이터검출회로

16A : 제1디코더 16B : 제2디코더

16C : 제3디코더 17 : 제2데이터입력게이트

18 : k비트어드레스카운터 19 : ALU

20 : 내부버스 21 : 누산기

22 : 데이터버퍼 23 : RAM, 24-1,24-2 : 레지스터

25 : 어드레스버퍼 26-1, 26-2 : 신호선

27 : 인버터 28 : 입력신호선

29 : 출력신호선 30 : NAND게이트

SA : 제1제어신호 SB : 제2제어신호

Tr : 트랜지스터

[적용분야]

본 발명은 예컨대 마이크로컴퓨터시스템등이 LSI(largescale intergrated circuit)내부에 포함된 프로그램 ROM의 어드레스를 수식하기 위한 어들레스수식회로에 관한 것이다.

[종래 기술 및 그 문제점]

마이크로컴퓨터시스템에 있어서, LSI내부에 포함된 제어프로그램과 더불어 독출전용데이터가 기억된 프로그램 ROM의 어드레스를 수식하기 위해 어드레스수식회로가 사용되는데, 종래에는 제1도에 나타낸 바와 같이 구성되어 있었다.

즉 프로그램 ROM(11)에서 독출된 n비트명령어 중 상기 프로그램 ROM(11)의 어드레스를 수식하기 위한 어드레스수식명령(12)은 제어비트부(12-1)와 m비트(m〈n)오퍼랜드부(12-2; 이하 오퍼랜드부로 칭함)로 구성되는바, 여기서 제어비트부(12-1)는 제어비트데이터를 포함하고, 오퍼랜드부(12-2)는 어드레스수식데이터를 포함하는데, 상기 오퍼랜드부(12-2)에 포함되는 프로그램 ROM(11)에 대한 어드레스수식 데이터는 m비트의 길이로 이루어진다. 또 데이터입력게이트(13)는 상기 제어비트부(12-1)내의 제어비트데이터에 의해 제어되는 바, 상기 데이터입력게이트(13)가 제어비트데이터에 의해 제어되어 이네이불상태로 되면 오퍼랜드부(12-2)내이 어드레스수식데이터가 데이터입력게이트(13)를 통해 m비트어드레스카운터(14)로 로드되고, 이에 따른 m비트어드레스카운터(14)의 병렬출력비트(어드레스 출력)가 어드레스데이터로서 프로그램 ROM(11)에 인가된다.

그러나 제1도에 나타낸 어드레스수식회로는 m비트보다 큰 다수비티의 어드레스를 수식할 수 없는 바, 즉 오퍼랜드부(12-2)의 비트수에 제한이 있게 되면, 그에 따라 수식할 수 있는 어드레스데이터의 비트수가 결정되기 때문에 오퍼랜드부(12-2)의 비트수 보다 긴 비트수를 갖는 어드레스데이터용 프로그램의 작성이 불가능하였다. 만일 오퍼랜드부(12-2)가 원하는 비트수(m′)로 확장 된다면 프로그램 ROM(11)의 출력명령의 비투수가 ＂m′-m″비트만큼 증가하게 되어 데이터버스의 신호선의 수와 명령레지스트의 비트수가 상응하게 증가하게 됨으로써 LSI내의 프로그램 ROM(11)의 점유면적이 증가하게 된다.

일본국 특허공개공보 소61-48174호에서는 프로그램 ROM에 저장된 내용이 반도체메모리내에서 수식되어 어드레스수식데이터를 발생하도록 된 데이터장치가 발표되었는바, 이 데이터저장장치는 어드레스수식데이터용 메모리 뿐만 아니라 주메모리도 갖추고 있어서, 이 주메모리로 부터 독출된 데이터가 수식데이터메모리로 부터 독출된 데이터에 의해 수식의 대상이 된다.

한편 상기 일본국 특허공개공부에 발표된 데이터장치에 의하며, 예비수식데이터메모리가 필요로 되면서 수식데이터메모리내의 수식데이터가 복잡한 데이터수식을 위해 증가되어야만 하므로 반도체칩영역의 불필요한 증가를 초래하게 된다.

[발명의 목적]

본 발명은 상기한 점을 감안해서 발명된 것으로, 반도체 칩의 면적을 증가시키지 않으면서 어드레스수식명령의 오퍼랜드부 보다 더 큰 비트수의 어드레스를 수식할 수 있는 어드레스수식회로를 제공하는데 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은 반도체메모리장치의 어드레스를 수식하기 위한 어드레스수식회로에 있어서, 제이비트부내의 제어비트데이터가 어드레스수식을 위한 명령일 경우 제1제어신호를 발생시키고 수식될 어드레스의 비트수가 ＂m+1＂비트이상일 경우 제2제어신호를 발생시키기 위해 제어비트부와 m비트(n〉m)오퍼랜드부를 갖춘 n비트어드레스수식명령중 제어비트부의 데이터를 수신하도록 접속된 제어비트데이터검출수단과, 상기오퍼랜드부에 저장된 어드레스수식데이터와 더불어 로드된 제1제어신호에 응답하는 제1m비트어드레스카운터수단 및, 상기 검출수단에 의해 검출되는 수식될 어드레스의 비트길이가 ＂m+1＂비트이상일 경우 어드레스수식데이터로서 제어비트부내의 데이터 일부와 더불어 로드된 제2제어신호에 응답하는 제2k비트(k≤m)어드레스카운터수단으로 구성되어 상기 제1및 제2어드레스카운터수단(13,14,17,18)으로 부터 ＂m+k＂비트어드레스출력을 얻을 수 있도록 된 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은 , 제어비트부내에 k예비비트가 어드레스수식데이터로서 사용되므로 오퍼랜드부내의 비트수를 확장시키지 않고 m비트를 초과하는 ＂k+m＂비트어드레스를 수식할 수 있게 된다. 이 경우 어드레스수식이 한 단계의 프로그램으로 이루어지므로 동작속도가 저하되지 않게 되고, 오퍼랜드부의 비트길이를 m비트로 유지할 수 있게 되며, 또 특별히 수식데이터메모리를 설치하지 않고 명령을 저장하고 있는 프로그램 ROM에다 어드레스수식데이터를 공급할 수 있게 된다.

따라서 반도체칩영역의 증가를 야기시키지 않고 어드레스수식명령의 오퍼랜드부보다 비트수가 더 큰 어드레스를 수식할 수 있는 어드레스수식회로를 제공할 수 있다.

[실시예]

이하 예시도면에 의거해서 본 발명의 1실시예를 상세히 설명한다.

제2도는 본 발명에 따른 어드레스수식회로의 일례를 나타낸 블록도로서, 이어드레스수식회로(15)는 제어비트데이터검출회로(16)와 제1데이터입력게이트(13), m비트어드레스카운터(14), 제2데이터입력게이트(17) 및 k비트(k≤m)어드레스카운터 (18)로 구성되어 있다. 또 프로그램 ROM(11)으로 부터 독출된 n비트 명령어중 프로그램 ROM(11)의 어드레스를 수식하게 되는 어드레스수식명령(12)은 제어비트부(12-1)와 m비트(m〈n)오퍼랜드부(12-2)로 구성되는바, 상기 제어비트부(12-1)는 어드레스수식데이터를 포함하면서 상기 제어비트부(12-1)는 어드레스수식데이터를 포함하면서 상기 제어비트부(12-1)내의 제이비트데이터는 j비트 길이로 이루어지는 한편, 예비비트위치, 예컨대 제어비트부(12-1)의 k하위비트위치(일반적으로 0이 기록됨)중 프로그램 ROM(11)의 어드레스를 수신하기 위해 사용되는 데이터는 k비트길이로 이루어진다. 한편 오퍼랜드부(12-2)에 있어서, 프로그램 ROM(11)의 어드레스를 수식하기 위한 데이터는 m비트길이로 이루어지기 때문에 제어비트부(12-1)의 비트길이는 ＂n-m＂비트로 되면서 n-m=j+k로 된다.

상기 제어비트데이터검출회로(16)는 프로그램 ROM(11)에서 독출된 n비트어드레스수식명령(12)중 n-m비트로 이루어지는 제어비트데이터를 공급받음으로써 제1 및 제2제어신호(SA,SB)를 발생시킴과 더불어 어드레스수식을 위해 사용되는 k비트데이터를 출력시키고, 상기 제어비트부(12-1)내의 제어비트데이터가 어드레스수식명령인가의 여부와 어드레스수식을 위한 범위가 ＂m+1＂비트이상인가의 여부를 결정하는 기능을 갖추고 있다. 한편 어드레스수식명령(12)중 m비트어드레스수식데이터는 어드레스카운터(14)에 기록된다.

상기 데이터 입력게이트(13)는 상기 제어비트데이터검출회로(16)가 어드레스수식명령(12)을 검출한 경우, 상기 제어비트데이터검출회로(16)에서 발생된 제1제어신호(SA)에 의해 제어되어 상기 어드레스수식명령(12)중 오퍼랜드부(12-2)에 포함된 어드레스수식데이터를 m비트어드레스카운터(14)에다 전송시킨다. 또 상기 데이터입력게이트(17)는 상기 제어비트데이터검출회로(16)가 프로그램 ROM(11)에서 독출된 명령을 어드레스수식명령이면서 어드레스수식데이터의 길이가 ＂m+1＂비트이상임을 검출할 경우, 상기 제어비트 데이터검출회로(16)로 부터 발생된 제2제어신호(SB)에 의해 제어됨으로써 이네이불상태로 되어 제어비트부(12-1)에 포함된 어드레스수식용 k비트데이터를 k비트어드레스카운터(18)에다 전송시킨다.

상기 동작을 살펴보면, 먼저 프로그램 ROM(11)에서 n비트명령이 독출되고, 이 n비트명령내의 제어비트데이터가 제어비트데이터검출회로(16)에 인가된 다음, 이 제어비트데이터검출회로(16)가 n비트명령에 의해 어떤 명령의 형태가 지정되었는가를 해독하게 된다. 즉 제어비트데이터검출회로(16)에 의해 n비트명령이 어드레스수식을 위한 명령인지의 여부와 어드레스수식을 위한 비트범위가 ＂m+1＂비트인지의 여부가 결정되게 된다 .만약 상기 제어비트데이터검출회로(16)가 n비트명령이 어드레스수식을 위한 것이면서 어드레스수식범위가 ＂m+1＂비트이하인 것으로 판단하게 되면, 그때 데이터입력게이트(13)가 이네이불상태로 됨에 따라 오퍼랜드부(12-2)내의 어드레스수식데이터가 데이터입력게이트(13)를 통해 어드레스카운터(14)에 기록되고, 상기 어드레스카운터(14)에 기록된 어드레스는 어드레스수식데이터로서 프로그램 ROM(11)에 전송된다.

하편 상기 제어비트데이터검출회로(16)에 의해 n비트명령이 어드레스수식을 위한 명령이면서 어드레스수식범위가 ＂m+1＂비트이상으로 판단되는 경우, 데이터입력게이트(13,17)가 각각 제어신호(SA,SB)에 의해 이네이블상태로 됨으로써 오퍼랜드부(12-2)내의 어드레스수식데이터가 데이터입력게이트(13)를 통해 어드레스카운터(14)로 기록됨과 동시에 제어비트부(12-1)내의 k하위비트가 어드레스수식데이터로서 데이터입력 게이트(17)를 통해 어드레카운터(18)에 기록되고, 상기 어드레스카운터(14,18)에 기록된 ＂k+m＂비트데이터는 어드레스수식데이터로서 프로그램 ROM(11)에 전송된다.

상기한 어드레스수식회로(15)에 의하면, 제어비트부(12-1)내의 k예비비트가 어드레스수식데이터로서 사용되므로 오퍼랜드부(12-2)의 비트길이를 확장시키지 않고 ＂k+m＂비트로 되는 어드레스를 수식할 수 있게 된다. 이러한 경우 어드레스수식이 한 단계의 프로그램으로 이루어지게 되므로 동작속도의 저하를 방지할 수 있고, 또 오퍼랜드부(12-2)의 비트길이를 변경시키지 않아도 된다. 더욱이 어드레스수식데이터는 수식데이터용의 메모리를 별도로 설치할 필요없이 명령을 저장하는 프로그램 ROM(11)에 공급될 수 있으므로 반도체칩영역의 증가를 야기시키지 않고 어드레스수식명령(12)의 오퍼랜드부(12-2)보다 비트길이가 더 긴 어드레스를 수식할 수 있게 된다. 만일 상기한 어드레스수식회로(15)와 프로그램 RAM(11)이 대규모 반도체칩에 함께 직접된다면 ROM의 점유면적과 LSI동작속도의 제한을 저하시키지 않고 고성능프로그램제어기능을 갖춘 LSI를 실현 할 수 있게 된다.

제3도는 프로그램 ROM(11)의 내장되어 프로그램제어기능을 갖추고 있는 마이크로컴퓨터등과 같은 LSI부의 구성을 개략적으로 나타낸 것으로서, 여기서 ALU(19 ; arithmeticlogic unit)는 내부버스(20)에 접속된 제1 및 제2입력을 갖추고 있고, 누산기(21)의 입력은 ALU(19)의 출력에 접속되면서 출력이 내부버스(20)에 접속되어 있으며, 데이터버퍼(22)의 입력은 내부버스(20)에 접속되면서 출력이 외부출력핀에 접속되어 있다. 또 상기 내부버스(20)에 접속된 ROM(23; random access memory)에서는 어드레스와 데이터가 기록되고 독출된다. 또 레지스터(24-1,24-2)의 입력은 내부버스(20)에 접속되면서 출력이 어드레스버퍼(25)에 접속되어 있고, 이 어드레스버퍼(25)의 출력은 외부출력핀에 접속되어 있다.

또 프로그램 ROM(11)의 n비트출력선중 m비트선(오퍼랜드부에 대응하는 비트선)은 상기 내부버스(20)에 접속되고, ＂n-m＂비트선(제어비트부에 대응하는 비트선)은 제어비트데이터검출회로(16)의 입력선에 접속되어 있다. 또 상기 데이터입력게이트(13)는 상기 내부버스(20)와 상기 m비트어드레스카운터(14)사이에 접속되어 있는데, 상기 데이터입력게이트(13)의 제어입력단과 제이비트데이터검출회로(16)중 하나의 제어신호출력단사이에는 제어비트데이터검출회로(16)에서 데이터입력게이트(13)로 제어신호(SA )를 전송하기 위한 신호선(26-1)이 접속되어 있다. 또 상기 데이터입력게이트(17)는 제어비트데이터검출회로(16)의 k비트출력선과 k비트어드레스카운터(18)의 입력선사이에 접속되어 있는데, 상기 데이터입력게이트(17)의 제어입력단과 제어비트데이터 검출회로(16)의 다른 하나의 제어신호출력단사이에는 제어비트데이터검출회로(16)에서 데이터입력게이트(17)로 제어신호(SB)를 전송하기 위한 신호선(26-2)이 접속되어 있다. 한편 프로그램 ROM(11)의 어드레스입력선은 어드레스카운터(14,18)의 출력선에 접속되어 있다.

상기한 바와같은 구성에 의하면, 마이크로컴퓨터의 내부와 외부에 접속된 다양한 장치가 프로그램 ROM(11)에 저장된 데이터를 기초로 해서 제어의 대상이 되는바, 이 프로그램 ROM(11)의 어드레스수식은 실직적으로 제2도에 나타낸 회로와 동일한 방법으로 수행되는데, 제3도의 구성의 프로그램 ROM(1!)에서 독출된 명령중 오퍼랜드부(12-2)내의 데이터가 내부버스(20)를 경유해서 데이터입력게이트(13)에 인가되는 것이 제2도와 다른 점이다. 따라서 제3도의 구성은 동작과 이용면에 있어서 제2도와 도일하게 이해되어 질수 있다.

제4도(A) 내지 제4도(C)는 제2도와 제3도에 나타낸 제어비트데이터검출회로(16)의 실제적인 구성을 나타낸 것으로, 제4도(A)의 구성에 있어서, 제어비트데이터검출회로(16)는 디코더(마스크 ROM)의 형태로 구성되어 있는데, 상기 디코더는 제어비트부(12-1)의 제어비트(j 상위비트)가 어드레스수식을 위한 명령을 지정하는지의 여부와 어드레스수식을 위한 영역이 ＂m+1＂비트인지의 여부를 결정하여 제어신호(SA,SB)를 발생시키도록 구성되어 있다. 이 디코더는 제어비트가 인가됨과 동시에 인버터(27)를 통해 반전된 제어비트가 인가되는 복수의 병렬입력선(28)를 갖추고 있고, 출력신호선(29)은 상기 입력신호선(28)과 교차되도록 형성되어 있으며, 각 출력신호선(29)의 일단은 전원공급기(V)에 접속되어 있다.

또 트랜지스터(Tr)는 입력신호선(28)과 출력신호선(29)의 선택된 교차점에 형성되어 있는데, 각 트랜시스터(Tr)는 게이트에서 제어비트 또는 반전된 제어비트를 수신할 수 있도록 접속되어 있으며, 동일행에 존재하는 모든 트랜지스터(동일 출력선에 접속된 트랜지스터)가 턴온될 경우 전원 공급기(V)의 ＂H＂레벨전압이 도통상태의 트랜지스터를 통해 전송되어 제어신호(SA,SB)가 ＂H＂레벨로 됨으로써 데이터입력게이트(13,17)가 이네이불상태로 된다. 따라서 어드레스수식을 위해 사용되는 k하위비트가 디코더를 통해 데이터입력게이트(17)에 공급된다.

제4도(B)에 나타낸 제어비트데이커검출회로(16)는 제어신호(SA,SB)에 부가된 도시되지 않은 주변회로를 제어하기 위한 제어신호(SC,SD)를 발생시키기 위해 채택된 것으로, 상기 제어비트데이터검출회로(16)는 제어신호(SA,SB)를 발생시키기 위해 채택된 제1디코터(16A; 마스크 ROM)와 제어신호(SC,SD)를 발생시키기 위해 채택된 제2디코더(16B; 마스크 ROM)로 구성되는데, 상기 제1디코더(16A)는 제4도(A)에 나타낸 회로와 동일하게 구성되어 있다. 여기서 제어신호(SC,SD)는 j비트제어데이터와 k비트데이터를 디코더함으로써 발생되는데, 어드레스수식을 위해 사용되는 k비트데이터는 제2디코더(16B)를 경유해서 데이터입력게이트(17)에 공급된다.

제4도(A)와 제4도(B)에 나타낸 회로에 있어서, 제어비트부(12-1)의 k하위비트는 직접 어드레스수식을 위해 사용되는 반면 제4도(c)에 나타낸 회로는 K비트어드레스수식데이터를 발생시키기 위해 ＂j+k＂비트데이터를 디코드하도록 구성되어 있다. 특히 제4도(C)에 나타낸 제어비트데이터검출회로(16)는 제어신호(SA,SB)를 발생시키기 위한 제1디코더(16A; 마스크 ROM)와 제어신호(SC,SD)를 발생시키기 위한 제2디코더(16B; 마스크 ROM) 및 어드레스수식데이터를 발생시키기 위한 제3디코더(16C; 마스크 ROM)로 구성되어 있는데, 여기서 상기 제어신호(SA,SB,SC,SD)는 제4도(B)에 나타낸 회로에서 설명한 바와같이 동일하게 발생되고, K비트어드레스수식데이터는 제3디코더(16C)내의 j제어비트와 k비트를 디코드함으로써 발생된다. 따라서 발생된 어드레스수식데이터는 데이터입력게이트(17)를 통해 어드레스카운터(18)에 공급된다.

한편, 제4도(C)에 나타낸 회로에 있어서, 제2디코더(16B)는 도시되지 않는 주변회로를 제어하기 위한 제어신호(SC,SD)를 발생시키기 위해 채택되었는데, 각 출력신호선(29)은 디코드출력을 얻기 위해 전원공급기(V)에 연결된 일단을 갖추고 있다. 반면 각 출력신호선(29)이 접지점에 접속된 일단과 부하를 통해 전원공급기(V)에 연결된 일단을 갖추고 있다 반면 각 출력신호선(29)이 접지점에 접속된 일단과 부하를 통해 전원공급기(V)에 접속된 타단을 갖추고 있는 경우라도 동일출력신호선(29)에 직렬로 접속된 전류로를 갖춘 모든 트랜지스터가 턴온되었을 때 제어신호(SA,SB)가 ＂L＂레벨로 된다. 즉 최소한 하나의 트랜지스터라도 오프상태일 경우 제어신호는 ＂H＂레벨을 유지하게 된다.

더구나 제4도(C)의 회로에 있어서, 제3디코더(16C)는 어드레스수식을 위해 사용되는 j비트제어데이터와 k비트데이터를 디코드하는데, 이에 대해서는 어드레스수식을 위해 사용되는 데이터만을 디코드하게 되고, 상기와 같은 데이터는 k출력비트가 얻어지는 한 k비트길이가 필요치 않게 된다.

제5도는 제2도와 제3도의 회로에 나타낸 데이터입력게이트(13,17)의 실제적인 구성을 나타낸 것으로, 데이터입력게이트(13)는 m개의 낸드게이트(30)로 구성되는데, 각 NAND게이트(30)의 제1입력은 프로그램 ROM(11)에서 독출된 명령중 m비트오퍼랜드부(12-2)내의 어드레스수식데이터에 대응하는 비트를 수신하기 위해 접속되어 있고, 제2입력은 통상적으로 제어신호(SA)를 수신하기 위해 접속되어 있다. 그러므로 데이터입력게이트(13)는 제어신호(SA)가 ＂H＂레벨일 경우 반전동작을 수행하고, ＂L＂레벨일 경우 대응하는 입력비트의 레벨에 관계없이 각 MAND게이트(30)는 ＂H＂레벨출력을 제공할 수 있게 된다.

상기한 바와같이 데이터입력게이트(17)는 k개의 NAND게이트(30)로 구성되는바, 이 경우 각 NAND게이트(30)의 제1입력은 제어비트데이터검출회로(16)에서 출력된 k비트어드레스수식데이터에 대응하는 비트를 수신하기 위해 접속되어 있고, 제2입력은 통상적으로 제어신호(SB)를 수신하기 위해 접속되어 있다.

[발명의 효과]

상기한 바와같이 본 발명에 의하면, 반도체칩영역을 증가시키지 않고 어드레스수식명령의 오퍼랜드부보다 비트수가 큰 어드레스를 수식할 수 있는 어드레스수식회로를 제공할 수 있다.

Claims

반도체메모리장치의 어드레스를 수식하기 위한 어드레스수식회로에 있어서, 제어비트부(12-1)내의 제어비트데이터가 어드레스수식을 위한 명령으로 검출될 경우 제1제어신호(SA)를 발생시키고 수식될 어드레스의 비트수가 ＂m+1＂비트이상으로 검출될 경우 제2제어신호(SB)를 발생시키기 위해 제어비트부(12-1)와 m비트(n〉m)오퍼랜드부(12-2)를 갖춘 n비트어드레스수식명령(12)중 상기 제어비트부(12-1)의 데이터를 수신하도록 접소된 검출수단(16)과, 상기 오퍼랜드부(12-2)에 저장된 어드레스수식데이터와 더불어 로드된 제1제어신호(SA)에 응답하는 제1m비트어드레스카운터수단(13,14)및, 상기 검출수단(16)에 의해 검출되는 수식될 어드레스의 비트길이가 ＂m+1＂비트 이상일 경우 어드레스수식데이터로서 제어비트부(12-1)내의 데이터의 일부와 더불어 로드된 제2제어신호(SB)에 응답하는 제2k비트(k〈m)어드레스카운터수단(17,18)으로 구성되어 상기 제1 및 제2어드레스카운터수단(13,14,17,18)으로부터 ＂m+k＂비트어드레스출력을 얻을 수 있도록 된 것을 특징으로 하는 어드레스수식회로.
제1항에 있어서, 어드레스수식명령(12)이 프로그램 ROM(11)으로 부터 독출되도록 된 것을 특징으로 하는 어드레스수식회로.
제1항에 있어서, 상기 검출단(16)이 상기 제어비트부(12-1)내의 제어비트데이터를 디코드하기 위한 디코더수단
을 포함하는 것을특징으로 하는 어드레스수식회로.
제3항에 있어서, 상기 디코더수단
이 마스크 ROM을 포함하는 것을 특징으로 하는 어드레스수식회로.
제1항에 있어서, 상기 검출수단(16)이 상기 제어비트부(12-1)내의 제어비트데이터를 디코드하는 디코더수단(16A,16B)과 상기 제어비트부(12-1)에 포함되면서 어드레스수식을 위해 사용되는 데이터를 상기 제2어드레스카운터수단(17,18)으로 전송시키기 위한 전송수단을 포함하는 것을 특징으로 하는 어드레스수식회로.
제5항에 있어서, 상기 디코더수단(16A,16B)이 마스크 ROM을 포함하는 것을 특징으로 하는 어드레스수식회로.
제1항에 있어서, 상기 검출수단(16)이 상기 제어비트부(12-1)내의 제어비트데이터를 디코드하기 위한 제1디코더수단(16A)과 상기 제어비트부(12-1)에 포함된 어드레스수식을 위해 사용되는 데이터를 디코드하면서 디코드된 출력을 상기 제2어드레스카운터수단(17,18)에 공급하기 위한 제2디코더수단(16C)을 포함하는 것은 특징으로 하는 어드레스수식회로.
제7항에 있어서, 상기 각 제1 및 제2디코더수단(16A,16C)이 마스크 ROM을 포함하는 것을 특징으로 하는 어드레스수식회로.
제1항에 있어서, 상기 제1어드레스카운터수단(13,14)이 m비트어드레스카운터(14)와, 상기 오퍼랜드부(12-2)내의 어드레스수식데이터를 상기 m비트어드레스카운터(14)로 공급하기 위해 상기 검출수단(16)으로 부터의 제1제어신호(SA)에 응답하는 데이터입력게이트(13)를 구비해서 이루어진 것을 특징으로 하는 어드레스수식회로.
제1항에 있어서, 상기 제2어드레스카운터수단(17,18)이 k비트어드레스카운터(18)와, 상기 제어비트(12-1)내의 데이터부분을 어드레스수식데이터로서 상기 k비트어드레스카운터(18)에 공급하기 위해 상기 검출수단(16)으로 부터의 제2제어신호(SB)에 응답하는 데이터입력게이트(17)를 구비해서 이루어진 것을 특징으로 하는 어드레스수식회로.
프로그램 ROM(11)의 어드레스를 위한 어드레스수식회로에 있어서, 제어비트부(12-1)내의 제어비트데이터가 어드레스수식을 위한 명령으로 검출될 경우 제1제어신호(SA)를 발생시키고 수식될 어드레스의 비트수가 ＂m+1＂비트이상으로 검출될 경우 제2제어신호(SB)를 발생시키기 위해 제어비트부(12-1)와 m비트(n〉m)오퍼랜드부(12-2)를 갖춘 프로그램 ROM(11)으로부터 독출된 n비트어드레스수식명령(12)중 상기 제어비트부(12-1)의 데이터를 수신하도록 접속된 검출수단(16)과, 어드레스수식명령(12)중 오퍼랜드부(12-2)의 어드레스수식데이터가 기록되어지는 제1m비트어드레스카운터수단(14), 상기 검출수단(16)이 어드레스수식명령을 검출할 경우 오퍼랜드부(12-2)에 저장된 어드레스수식데이터를 상기 제1m어드레스카운터 수단(14)에 공급하기 위해 상기 검출수단(16)으로 부터의 제1제어신호(SA)에 응답하는 제1데이터입력게이트수단(13), 어드레스수식데이터로서 제어비트부(12-1)내의 데이터부분이 기록되는 제2어드레스카운터수단(18), 및, 상기 검출수단(16)이 어드레스수식명령을 검출하면서 그 비트길이가 ＂m+1＂비트이상인것을 검출할 경우 제어비트부(12-1)내의 데이터부분을 상기 제2어드레스카운터수단(18)에 공급하기 위해 상기 검출수단(16)으로 부터의 제2제어신호(SB)에 응답하는 제2데이터입력게이트수단(17)으로 구성되어 상기 제1 및 제2어드레스카운터수단(14,18)으로 부터 ＂m+k＂비트어드레스출력이 얻어지면서 ＂m+k＂출력비트가 동시에 상기 프로그램 ROM(11)에 공급되도록 된 것을 특징으로 하는 어드레스수식회로.
제11항에 있어서, 상기 검출수단(16)이 제어비트부(12-1)내의 제어비트데이터를 디코드하기 위한 디코더수단
을 포함하는 것을 특징으로 하는 어드레스수식회로.
제12항에 있어서, 상기 디코더수단
이 마스크 ROM을 포함하는 것을 특징으로 하는 어드레스수식회로.
제11항에 있어서, 상기 검출수단(16)이 제어비트부(12-1)내의 제어비트데이터를 디코드하기 위한 디코더수단(16A,16B)과, 제어비트부(12-1)에 포함되면서 어드레스수식을 위해 사용되는 데이터를 상기 제2어드레스카운터수단(18)에 전송시키기 위한 전송수단을 포함하는 것을 특징으로 하는 어드레스수식회로.
제14항에 있어서, 상기 디코더수단(16A,16B)이 마스크 ROM을 포함하는 것을 특징으로 하는 어드레스수식회로.
제11항에 있어서, 상기 검출수단(16)이 상기 제어비트부(12-1)내의 제어비트데이터를 디코드하기 위한 제1디코더수단(16A)과 상기 제어비트부(12-1)내에 포함된 어드레스수식을 위해 사용되는 데이터를 디코드하면서 디코드된 출력을 상기 제2어드레스카운터수단(18)에 공급하기 위한 제2디코더수단(16C)을 포함하는 것을 특징으로 하는 어드레스수식회로.
제16항에 있어서, 상기 각 제1및 제2디코더수단(16A,16C)이 마스크 ROM을 포함하는 것을 특징으로 하는 어드레스수식회로.