JPH09120392A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 汎用の入出力ポート部を用いて、外部記憶装
置のデータ書き込み、データ読み出し制御を行う。 【解決手段】 入出力ポート部に設けられた入出力切り
替えラッチ回路３２が、データバスに出力される外部Ｒ
ＡＭのアドレス信号をラッチし、ポートＰＹより出力す
る。データ書き込みの場合、入出力ポート部のポートデ
ータラッチ回路３０が、アドレス信号の次にデータバス
に出力されるデータ信号をラッチし、ポートＰＹより出
力する。アドレス信号は、ポートＰＸより出力されるＡ
ＬＥ信号によりアドレスラッチ回路にラッチされ、これ
により外部ＲＡＭのアドレスが指定され、指定アドレス
にデータが書き込まれる。データ読み出しの場合、出力
したアドレス信号に基づいて指定されたアドレスからデ
ータを読み出し、このデータ信号を入力データラッチ回
路５０がラッチしてデータバスに出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】外部記憶装置に対するデータの書
き込み若しくはデータの読み出しを行うデータ処理装置
に関する。

【０００２】

【従来の技術】データ処理装置として、メモリに格納さ
れた命令を順次取り出し、デコードして実行する制御マ
イクロコンピュータが知られている。例えば、図８に示
すような一般的な制御マイクロコンピュータは、プログ
ラムカウンタ（ＰＣ：ProgramCounter ）１０、ＲＯＭ
１２、ＰＬＡ（Program Logic Arriy ）１４、内部ＲＡ
Ｍ１６、入出力ポート部１８を有する。この構成におい
て、プログラムカウンタ（以下ＰＣという）１０が動作
命令を発生すると、ＲＯＭ１２から動作命令に対応した
プログラムデータが読み出され、ＰＬＡ（Program Logi
c Arriy ）１４に供給される。ＰＬＡ１４は得られたプ
ログラムデータをデコードし、内部ＲＡＭ１６等に格納
されたデータをデータバスにのせる。このため、データ
バスに接続された入出力ポート部１８にデータバスを介
し、データ信号が供給される。

【０００３】入出力ポート部１８は、内部にポートデー
タ出力ラッチ回路と、データ入出力切り替えラッチ回路
及び入力データラッチ回路とを有する。データ入出力切
り替えラッチ回路は、データの入出力方向を管理し、デ
ータ出力時には、ポートデータ出力ラッチ回路がデータ
バスを介して供給されるデータ信号をラッチして、これ
を入出力ポート部１８の端子ＰＸ，ＰＹ・・に接続され
る外部の周辺回路に出力する。また、データ入力時に
は、入力データラッチ回路が、周辺回路から供給される
データ信号をラッチし、これをデータバスに出力する。

【０００４】図８のように同一ＬＳＩ上に各ブロックが
設けられているマイクロコンピュータでは、そのデータ
処理量の増大等に伴って作業データ等を格納する内部Ｒ
ＡＭの記憶容量を増加することが要求されることがあ
る。しかし、ＬＳＩ上の内部ＲＡＭ１６の空間に制限が
ある場合がある。

【０００５】そこで、更に記憶装置として例えば外部Ｒ
ＡＭを用い、これを内部ＲＡＭ１６と共に利用すること
が考えられている。

【０００６】

【発明が解決しようとする課題】しかしながら、外部Ｒ
ＡＭは、一般的にその記憶容量及びアドレス空間が大き
く、マイクロコンピュータ内で外部ＲＡＭを例えば内部
ＲＡＭと全く同様に制御することができない場合も多
い。更に、外部ＲＡＭは、通常マイクロコンピュータと
異なるタイミングで動作することが多く、外部ＲＡＭと
のデータのやり取りのためには、外部ＲＡＭのアドレス
信号とデータ信号とを分離し、タイミングを調整するた
めにレジスタ等を必要とする。従って、データ信号の入
出力を行う機能しか有していない従来の入出力ポート部
をそのまま外部ＲＡＭのアクセスに利用することはでき
ない。

【０００７】また、例えば、入出力ポート部よりアドレ
ス信号を出力し、外部ＲＡＭの状態を監視して、外部Ｒ
ＡＭが入出力許可状態になった後ソフトウェア的な制御
方法を用いて、外部ＲＡＭに対するアクセスを行う事も
考えられる。しかし、ソフトウェアによる制御は、外部
ＲＡＭのアクセスまでに時間がかかり、処理速度の面て
問題となる場合がある。

【０００８】本発明は、この課題を解消するためになさ
れ、汎用の入出力ポート部を用いて、外部記憶装置に対
するデータの書き込み、外部記憶装置のデータ読み込み
を制御するデータ処理装置を提供することを目的とす
る。

【０００９】

【問題を解決するための手段】上記目的を達成するため
に、本発明に係るデータ処理装置は以下のような特徴を
有する。

【００１０】即ち、データバスに接続された入出力ポー
ト部を介して外部記憶装置を接続可能なデータ処理装置
であって、前記入出力ポート部は、データ信号の入出力
を行う入出力端子と、前記外部記憶装置のアドレス信号
のラッチを命令するアドレスラッチ命令信号を出力する
ラッチ命令出力端子と、を有する。

【００１１】そして、上記入出力端子より、データバス
を介して前記入出力ポート部に供給される外部記憶装置
のアドレス信号を出力し、更に、前記ラッチ命令出力端
子より、前記アドレス信号のラッチ命令信号を出力す
る。

【００１２】以上のような構成とすることにより、従来
外部の周辺回路等に対するデータ信号の入出力を行う入
出力ポート部を用いて、外部記憶装置のアドレスを指定
して、外部記憶装置へのデータ書き込み又は外部記憶装
置からのデータ読み出しを行うことが可能となる。

【００１３】また、上記構成データ処理装置において、
更に、前記入出力ポート部を汎用ポート又は外部記憶装
置制御ポートのいずれかのポートモードに切り替える切
り替え手段を有する。前記入出力ポート部は、前記切り
替え手段からの外部記憶装置制御モード信号に基づき、
前記外部記憶装置に対するデータ書き込み又は外部記憶
装置からのデータ読み出しを行う。よって、データ処理
装置の使用目的に応じて切り替え手段を制御することに
より、入出力ポート部を汎用ポート又は外部記憶装置制
御ポートのいずれにも使用することができる。

【００１４】更に、前記入出力ポート部は、ポート入出
力切り替えラッチ手段と、ポートデータ出力用ラッチ手
段と、を有する。このポート入出力切り替えラッチ手段
は、外部記憶装置のアドレス信号をラッチしてこれを入
出力端子に出力し、一方、ポートデータ出力用ラッチ手
段は、前記外部記憶装置へ書き込むデータ信号をラッチ
してこれを入出力端子に出力する。

【００１５】更に、前記外部記憶装置へのデータ信号の
書き込み、又は前記外部記憶装置からのデータ信号の読
み出しを制御するための専用命令が設定されている。

【００１６】

【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。

【００１７】実施形態１： ［全体構成］本実施形態のマイクロコンピュータは、従
来の構成に加え、図１に示すように切り替えレジスタ２
２及び制御信号発生回路２４を有し、更に、図２に示す
ように所定の論理回路を有する入出力ポート部２０を含
んで構成されている。

【００１８】入出力ポート部２０は、上記切り替えレジ
スタ２２の切り替え制御に基づき、従来同様の汎用の入
出力ポート（汎用モード）だけでなく外部ＲＡＭ制御ポ
ート（外部ＲＡＭ制御モード）としても機能する。この
外部ＲＡＭ制御モードは、入出力ポート部２０に外部Ｒ
ＡＭ２６が接続される場合に、外部ＲＡＭ２６のアドレ
スを指定し、外部ＲＡＭ２６に書き込みデータ信号を出
力したり、外部ＲＡＭ２６からデータ信号を読み出すモ
ードである。一方、汎用モードは、入出力ポート部２０
に周辺回路が接続される場合に、従来の入出力ポート部
１８と同様に、入出力ポート部２０が入出力データ信号
をラッチし、入出力インタフェースとして機能するモー
ドである。

【００１９】このように、本実施形態のマイクロコンピ
ュータは、同一の構成により、汎用モード動作だけでな
く、入出力ポート部２０を用いて外部記憶装置（例えば
外部ＲＡＭ２６）に対してアドレス指定を行い、外部Ｒ
ＡＭ２６へのデータ書き込み又は外部ＲＡＭからのデー
タ読み出し制御を行うことが可能となっている。特に、
外部ＲＡＭ２６へのアクセスは、ＰＣ１０の動作クロッ
クであるシステムクロックに基づいて実行できる。従っ
て、本実施形態では、外部ＲＡＭ２６へのアクセスをマ
イクロコンピュータ内部の動作と同様に制御することが
できる。

【００２０】本実施形態のマイクロコンピュータを用い
て外部ＲＡＭ２６を制御する場合には、図１に示すよう
に、入出力ポート部２０の中のＰＹポート部の出力端子
であるポートＰＹ０〜７に、外部ＲＡＭ２６のデータ端
子ＴＤ０〜７が接続される。また、ポートＰＹ０〜７と
外部ＲＡＭ２６のデータ端子ＴＤ０〜７との接続経路に
は、アドレス信号ＡＤＤＲをラッチするためのアドレス
ラッチ回路２８が接続される（但し、外部ＲＡＭ２６に
アドレスラッチ回路２８が内蔵されている場合は、外部
ＲＡＭ２６のアドレス端子ＴＡＤＤＲ０〜ｍ若しくはア
ドレスラッチ端子に直接接続される）。

【００２１】入出力ポート部２０内のＰＸポート部の出
力端子の１つであるポートＰＸ０には、アドレスラッチ
回路２８のアドレスラッチ制御端子が接続され、このア
ドレスラッチ制御端子にポートＰＸ０より出力されるア
ドレスラッチ命令信号ＡＬＥが供給される。更に、ポー
トＰＸ１〜ｎには、外部ＲＡＭ２６の読み出し制御端子
ＲＤ、チップセレクト端子ＣＳ、書き込み制御端子ＷＲ
等の制御端子が対応して接続される。

【００２２】切り替えレジスタ２２は、ＰＬＡ１４の命
令に基づいて切り替え信号ＥＲＡＭを発生し、入出力ポ
ート部２０における上記モードの切り替えを制御する。
なお、本実施形態では、切り替え信号［ＥＲＡＭ］は、
その「Ｌ」レベルが外部ＲＡＭ制御モードを示し、
「Ｈ」レベルが汎用モードを示すこととしている。

【００２３】制御信号発生回路２４は、切り替えレジス
タ２２からＬレベルの切り替え信号［ＥＲＡＭ］が供給
され、更にＰＬＡ１４から動作命令が供給されると、こ
れらに基づいて後述する様々な外部ＲＡＭ制御用の制御
信号を作成し、これを入出力ポート部２０に供給する。

【００２４】なお、切り替えレジスタ２２及び制御信号
発生回路２４は、ＰＬＡ１４内部に形成することも可能
である。

【００２５】（入出力ポート部２０の構成）図２は、図
１の入出力ポート部２０のＰＹポート部の構成につい
て、１つのポートＰＹに対応する部分を例にとって説明
した図であり、実際には、図２に示す構成が各ポートＰ
Ｙ（０〜ｎ：ここではｎ＝７）に対応して０〜ｎ（例え
ばｎ＝７）まで設けられている。

【００２６】ＰＹポート部は、ポートデータラッチ回路
３０、ポートの入出力切り替えラッチ回路３２、及びポ
ートＰＹからの入力データをラッチする入力データラッ
チ回路５０の３種類のラッチ回路を有している。

【００２７】外部ＲＡＭ制御モードにおいて、このＰＹ
ポート部は、外部ＲＡＭ２６のアドレス端子ＴＡＤＤＲ
に対してアドレス信号を出力し、また外部ＲＡＭ２６の
データ端子ＴＤに対して書き込みデータ信号を出力し若
しくは外部ＲＡＭ２６から読み出したデータ信号の取り
込みを行う。

【００２８】一方、汎用モードにおいては、ＰＹポート
部の入出力切り替えラッチ回路３２がデータの入出力方
向を管理する。そして、外部周辺回路に対するデータ出
力時において、ポートデータラッチ回路３０がデータバ
スを介して供給されるデータ信号をラッチして、これを
ポートＰＹに接続される周辺回路に出力する。また、デ
ータ入力時には、入力データラッチ回路５０が、周辺回
路から供給されるデータ信号をラッチし、これをデータ
バスに出力する。

【００２９】上記の入出力切り替えラッチ回路３２及び
ポートデータラッチ回路３０は、その入力端子ＳＬに、
対応するデータバスＤＢ（０〜７）のいずれかが接続さ
れている。そして、各クロック端子Ｃに、図１のＰＬＡ
１４からアドレス信号ラッチ命令信号［ＸＢ２ＰＹＤＤ
Ｔ］、データ信号ラッチ命令信号［ＸＢ２ＰＹＤＡＴ］
がクロックとして供給されると、これに応じてデータバ
ス上のアドレス信号又はデータ信号を入力端子ＳＬから
取り込んでラッチする。なお、アドレス信号ラッチ命令
信号［ＸＢ２ＰＹＤＤＴ］は、汎用モードにおいて、デ
ータの入出力方向を決定する信号（Ｈレベルがデータ出
力、Ｌレベルがデータ入力）として入出力切り替えラッ
チ回路３２に供給される。

【００３０】入出力切り替えラッチ回路３２の出力端子
Ｑには、アンド回路３６、４０のそれぞれ一方の入力端
子が接続されている。このため、入出力切り替えラッチ
回路３２がアドレス信号ラッチ命令信号［ＸＢ２ＰＹＤ
ＤＲ］に基づいてラッチしたデータ（外部ＲＡＭ制御モ
ードにおいては外部ＲＡＭ２６のアドレス信号）が、２
つのアンド回路３６、４０の入力端子に供給される。

【００３１】アンド回路４０の他方の端子には、反転さ
れたＥＲＡＭ信号が供給され、アンド回路４０の出力
は、ノア回路４２に供給される。そこで、このノア回路
４２において、アンド回路４０の出力と、ポートＰＹ０
〜７からの信号出力を許可するＥＲＡＭＤＤＲ信号との
論理和がとられ、演算結果がノア回路４４、ナンド回路
４６及びナンド回路４８の各入力端子にそれぞれ供給さ
れる。

【００３２】また、ポートデータラッチ回路３０は、デ
ータ信号ラッチ命令信号［ＸＢ２ＰＹＤＡＴ］に基づ
き、例えば、アドレス信号の次にデータバスＤＢ（０〜
７）上に出力される外部ＲＡＭへの書き込みデータ信号
をラッチする。ポートデータラッチ回路３０の出力端子
Ｑには、アンド回路３４の一方の入力端子が接続されて
おり、ポートデータラッチ回路３０よりラッチしたデー
タ信号が、このアンド回路３４に供給される。

【００３３】アンド回路３４の他方の入力端子には、デ
ータバス上のデータがアドレス信号であるか否かを示す
ＥＲＡＭＤＡＴ信号（アドレス信号の場合には「Ｌ」レ
ベル、データ信号の場合には「Ｈ」レベル）が反転して
供給される。また、ＥＲＡＭＤＡＴ信号の反転信号は、
インバータを介してアンド回路３６の他方の入力端子に
も供給されている。アンド回路３４においてラッチデー
タと反転ＥＲＡＭＤＡＴ信号との論理積が行われ、得ら
れた結果は、オア回路３８の一方の入力端子に供給され
る。

【００３４】アンド回路３６は、入出力切り替えラッチ
回路３２からのラッチデータ（アドレス信号）と、ＥＲ
ＡＭＤＡＴ信号との論理積を取る。得られた論理演算結
果はオア回路３８の他方の入力端子に供給され、オア回
路３８において、この論理演算結果と、上記アンド回路
３４からの論理演算結果との論理和が求められる。そし
て、オア回路３８で得られた論理演算結果は、次に、ノ
ア回路４４、ナンド回路４６及び４８にの一方の入力端
子にそれぞれ出力される。

【００３５】ノア回路４４は、ノア回路４２からの論理
演算結果と、オア回路３８からの論理演算結果との論理
和を取り、結果をｎチャンネルのトランジスタＴｒ１の
ゲートに出力する。トランジスタＴｒ１はそのソースが
接地されており、ドレインはポートＰＹ（０〜７）に接
続され、ノア回路４４からの出力が「Ｈ」となるとオン
して電流をグランドに向かって引き込む。

【００３６】また、ナンド回路４８は、ノア回路４２か
らの論理演算結果の反転信号とオア回路３８からの論理
演算結果との論理積をとって、結果をｐチャンネルのト
ランジスタＴｒ２のゲートに出力する。トランジスタＴ
ｒ２のソースは高圧側の電源に接続され、ドレインはト
ランジスタＴｒ１のドレインに接続されている。よっ
て、ナンド回路４８からの出力が「Ｌ」となるとトラン
ジスタＴｒ２はオンしてポートＰＹに電流を流し出す。

【００３７】更に、ナンド回路４６は、反転ＥＲＡＭ信
号、ノア回路４２からの論理演算結果及びオア回路３８
からの論理演算結果の３つの信号の論理積をとり、ｐチ
ャンネルのトランジスタＴｒ３のゲートに結果を出力す
る。トランジスタＴｒ３のソースは高圧側の電源に接続
され、ドレインは抵抗を介してポートＰＹに接続されて
いる。このトランジスタＴｒ３は、図１の入出力ポート
部を通常のデータ信号の入出力のみを制御する汎用モー
ドの場合にポートＰＹのプルアップとして用いられ、汎
用モードの場合にはゲートに「Ｈ」が供給される。

【００３８】また、ポートＰＹ（０〜７）には、入力デ
ータラッチ回路５０の入力端子ＳＬが接続されている。
この入力データラッチ回路５０は、外部ＲＡＭ２６等よ
りポートＰＹ（０〜７）にデータ信号が入力された場合
に、データ取り込み信号［ＤＡＴＡＩＮ］をクロックと
して、入力データをラッチし、これを出力端子Ｑから順
次３つのアンド回路５２の内の一つのアンド回路の入力
端子に供給する。

【００３９】データ入力（データ読み出し）の際には、
アンド回路５２の他の入力端子には「Ｈ」が供給されて
おり、入力データラッチ回路５０からの出力がそのまま
ノア回路５４及びインバータを介し、ノア回路５６の一
方の入力端子に供給される。データ読み出し時には、ノ
ア回路５６の他方の入力端子にＰＬＡ１４より供給され
る制御信号［ＰＹ２ＸＢ＃］は、「Ｌ」レベルに固定さ
れ、これにより、ラッチした入力データ信号の「Ｈ」
「Ｌ」に対応して、ノア回路５６から「Ｌ」「Ｈ」が出
力される。ノア回路５６の出力側にはｎチャンネルのト
ランジスタＴｒ４のゲートが接続されており、ノア回路
５６から「Ｌ」「Ｈ」が出力されると、これに応じてト
ランジスタＴｒ４が「オフ」、「オン」動作する。これ
により、データバスＤＢ（０〜７）には、ポートＰＹ
（０〜７）からの入力データに対応した「Ｈ」「Ｌ」レ
ベルの信号が出力される。

【００４０】（制御信号発生回路の構成）図３に示すよ
うに、制御信号発生回路２４には、図１の切り替えレジ
スタ２２より、外部ＲＡＭ制御モードの場合に「Ｌ」レ
ベル、汎用モードの場合に「Ｈ」レベルとなるＥＲＡＭ
信号が供給される。また、ＰＬＡ１４からは、外部ＲＡ
Ｍ２６へのデータ書き込みトリガ信号［ＳＴ−ＷＲＩＴ
Ｅ］、データ読み込みトリガ信号［ＳＴ−ＲＥＡＤ］が
供給される。更に、制御信号発生回路２４には、装置の
基準クロックであるクロックＳ３Ｅクロック及びＰＨ２
クロックが供給され、制御信号発生回路２４は、これら
のクロック信号に基づいてシステムクロックＳ１，Ｓ
２，Ｓ３を発生する（Ｓ３Ｅは、Ｓ３よりも１／２位相
の進んだクロック信号）。

【００４１】制御信号発生回路２４は、供給されるこれ
ら命令信号及びクロック信号に基づいて、外部ＲＡＭ２
６へのデータ（アドレス信号又は書き込みデータ信号）
出力タイミングを制御する信号［ＥＲＡＭＤＤＴ］、入
出力データがアドレス信号又はデータ信号のいずれかを
示す信号［ＥＲＡＭＤＡＴ］を出力し、この信号は図２
のＰＹポート部に供給される。更に、制御信号発生回路
２４は、ＰＹポート部に対して、外部ＲＡＭ２６から読
み出したデータの取り込みを制御する信号［ＤＡＴＡＩ
Ｎ］を供給する。

【００４２】また、外部ＲＡＭ２６に制御信号を出力す
るためのＰＸポート部に対しては、アドレス信号ラッチ
命令［ＡＬＥ］、外部ＲＡＭ２６に対するデータ書き込
み命令［ＷＲ（バー）］、外部ＲＡＭ２６からのデータ
読み出し命令［ＲＤ（バー）］等を出力する。そして、
これらの制御信号は、図１のようにＰＸポート部の所定
のポートＰＸからアドレスラッチ回路２８又は外部ＲＡ
Ｍ２６の対応する制御端子に供給される。

【００４３】［マイクロコンピュータの動作］まず、図
１のように入出力ポート部２０に外部ＲＡＭ２６が接続
される場合には、ＰＬＡ１４から固定的に外部ＲＡＭ制
御モードへの切り替え命令が出力され、切り替えレジス
タ２２は、これに応じて「Ｌ」レベルのＥＲＡＭ信号を
発生する。ＥＲＡＭ信号は、制御信号発生回路２４及び
入出力ポート部２０に供給され、制御信号発生回路２４
は、「Ｌ」レベルのＥＲＡＭ信号が供給されると、外部
ＲＡＭ２６の制御のための各種制御信号を発生する。ま
た、入出力ポート部２０は、このＬレベルのＥＲＡＭ信
号により外部ＲＡＭ制御モードに移行する。

【００４４】以下、この外部ＲＡＭ制御モードにおける
マイクロコンピュータの動作について図１〜図５を用い
て説明する。

【００４５】（外部ＲＡＭ書き込みモード）図４は、外
部ＲＡＭ２６へのデータ書き込み動作を示している。

【００４６】期間（ａ）において、ＰＣ１０が所定のＲ
ＯＭアドレスを発生すると、これに応じて、外部ＲＡＭ
２６の書き込みアドレス信号（ＤＡＴＡ）を所定アドレ
ス『ＡＤＤＲ Ｗ』のＰＹポート部から出力する命令
［ＭＯＶ（ＡＤＤＲ Ｗ＜ＤＡＴＡ］がＲＯＭ１２から
ＰＬＡ１４に供給される。ＰＬＡ１４は、これに応じて
内部ＲＡＭ１６に格納された外部ＲＡＭ２６の書き込み
アドレス信号（ＤＡＴＡ）を読み出し、これがデータバ
ス上に出力される。

【００４７】データバス上でアドレス信号が確定すると
（例えば期間（ａ）のＳ３後半）、指定されたアドレス
『ＡＤＤＲ Ｗ』のＰＹポート部（例えばＰＹ０〜７の
いずれか）の入出力切り替えラッチ回路３２のクロック
端子Ｃに「Ｈ」レベルのＸＢ２ＰＹＤＤＲ信号が供給さ
れる。指定されたアドレスの入出力切り替えラッチ回路
３２は、これに応じてデータバス上のアドレス信号をラ
ッチする。

【００４８】また、ＰＣ１０は、外部ＲＡＭ書き込みモ
ードであれば、アドレス信号の書き込み命令［ＭＯＶ
（ＡＤＤＲ Ｗ＜ＤＡＴＡ）］の出力期間（ａ）の次の
期間（ｂ）に、次のＲＯＭアドレスを発生する。これに
より、外部ＲＡＭ２６へ書き込むデータ信号（ＤＡＴ
Ａ）を所定アドレス『ＰＹ−ＬＡＴ』のＰＹポート部か
ら出力する命令［ＭＯＶ（ＰＹ−ＬＡＴ＜ＤＡＴＡ）］
が、ＲＯＭ１２からＰＬＡ１４に供給される。

【００４９】ＰＬＡ１４は、これ応じて内部ＲＡＭ１６
より書き込みデータ信号を読み出し、これをデータバス
上に出力する。データバス上で書き込みデータ信号が確
定すると（例えば、期間（ｂ）Ｓ３後半）、指定された
アドレス『ＰＹ−ＬＡＴ』のＰＹポート部（例えばＰＹ
０〜７のいずれか）のポートデータラッチ回路３０のク
ロック端子Ｃに対し、「Ｈ」レベルのＸＢ２ＰＹＤＡＴ
信号が供給される。これにより、指定されたアドレスの
ポートデータラッチ回路３０は、データ信号をラッチす
る。

【００５０】また、命令［ＭＯＶ（ＰＹ−ＬＡＴ＜ＤＡ
ＴＡ）］がＰＬＡ１４に供給されると、これに応じてＰ
ＬＡ１４は期間（ｂ）Ｓ３において、データ書き込みト
リガ信号［ＳＴ−ＷＲＩＴＥ］を発生する。

【００５１】トリガ信号［ＳＴ−ＷＲＩＴＥ］の発生に
より、外部ＲＡＭ２６に対する実際の書き込み動作がス
タートし、まず、制御信号発生回路２４がＥＲＡＭＤＤ
Ｒ信号をＨレベルに立ち上げ、ＥＲＡＭＤＡＴ信号をＨ
レベルからＬレベルに立ち下げる。これにより、アドレ
ス『ＡＤＤＲ Ｗ』のＰＹ（０〜７）ポート部でラッチ
されたアドレス信号は、図２の論理演算回路を経て、ポ
ートＰＹ（０〜７）より出力される。なお、外部ＲＡＭ
２６のアドレス信号は、ＰＹポート部から出力可能なビ
ット数に対し、より上位のビットを有することが多い
（例えばＰＹポート（０〜７）に対し、アドレス信号が
１６ビットの場合）。この場合、例えば、本実施形態で
は、外部ＲＡＭ２６のアドレス信号の上位ビット（９〜
１６ビット）について、図示しない他のＰＺポート部の
ポートＰＺ等より出力することにより対応している。

【００５２】更に、各ポートＰＹ，ＰＺより出力された
アドレス信号が確定するタイミング、例えば期間（ｃ）
Ｓ１において、制御信号発生回路２４からＰＸポート部
のポートＰＸ０を経て、アドレスラッチ回路２８にＨレ
ベルのアドレスラッチ命令［ＡＬＥ］が供給される。ア
ドレスラッチ回路２８は、このＡＬＥ信号のＨレベル期
間に各ポートＰＹ，ＰＺから出力されたアドレス信号を
ラッチする。

【００５３】期間（ｃ）Ｓ２になると、制御信号発生回
路２４がＥＲＡＭＤＡＴ信号をＨレベルとし、更にＥＲ
ＡＭＤＤＲ信号をＨレベルに立ち上げる。そして、これ
に応じてポートデータラッチ回路３０よりラッチされて
いたデータ信号が、図２の論理演算回路を経て、ポート
ＰＹ（０〜７）より出力される。また、制御信号発生回
路２４では、外部ＲＡＭ２６に対するＬレベルのデータ
書き込み命令［ＷＲ（バー）］が形成され、これがポー
トＰＸ１より外部ＲＡＭ２６に供給される。そして、ア
ドレスラッチ回路２８は、これらデータ書き込み命令
［ＷＲ（バー）］及びデータ信号の出力タイミングにあ
わせて、ラッチしたアドレス信号に基づいて、外部ＲＡ
Ｍ２６のアドレスを指定する。

【００５４】以上のようにして、外部ＲＡＭ２６の所定
アドレスにデータ信号が書き込まれる。

【００５５】（外部ＲＡＭ読み出しモード）図５は、外
部ＲＡＭ２６からのデータ読み出し動作を示している。

【００５６】期間（ａ）において、ＰＣ１０がＲＯＭア
ドレスを発生すると、外部ＲＡＭ２６の読み出しアドレ
ス信号（ＤＡＴＡ）を所定アドレス『ＡＤＤＲ Ｒ』の
ＰＹポート部から出力する命令［ＭＯＶ（ＡＤＤＲ Ｒ
＜ＤＡＴＡ）］がＲＯＭ１２から出力される。ＰＬＡ１
４は、これに応じて内部ＲＡＭ１６に格納された外部Ｒ
ＡＭ２６のアドレス信号を読み出し、これがデータバス
上に出力される。

【００５７】また、上記命令が供給されると、ＰＬＡ１
４は、読み出しトリガ信号［ＳＴ−ＲＥＡＤ］を発生
し、これに応じて外部ＲＡＭ２６からの実際のデータ信
号読み出し動作がスタートする。

【００５８】まず、データバス上でアドレス信号が確定
する例えば図５の期間（ａ）のＳ３後半において、ＰＬ
Ａ１４が所定のアドレス『ＡＤＤＲ Ｒ』の入出力切り
替えラッチ回路３２を指定し、そのクロック端子Ｃに
「Ｈ」レベルのＸＢ２ＰＹＤＤＲ信号を供給する。これ
により、指定された入出力切り替えラッチ回路３２は、
データバス上の読み出しアドレス信号をラッチする。

【００５９】なお、入出力切り替えラッチ回路３２は、
書き込み又は読み出しモードにおいて、それぞれ外部Ｒ
ＡＭ２６に対する書き込みアドレス信号、読み出しアド
レス信号をラッチする。そこで、この入出力切り替えラ
ッチ回路３２には異なる２つのアドレス、例えば『ＡＤ
ＤＲ Ｗ（××０）』、『ＡＤＤＲ Ｒ（××１）』が
割り付けられている。従って、例えば、書き込みモード
の場合にはアドレス『ＡＤＤＲ Ｗ』が指定され、また
読み出しモードの場合に『ＡＤＤＲ Ｒ』が指定されて
も、物理的には同一アドレスの入出力切り替えラッチ回
路３２がアクセスされる。

【００６０】また、期間（ａ）のＳ３後半において、読
み出しアドレス信号のラッチと同時に、ラッチ信号の出
力を許可するＥＲＡＭＤＤＲ信号がＨレベルに立ち上が
り、ＥＲＡＭＤＡＴ信号がＨレベルからＬレベルに立ち
下がる。従って、ラッチされた読み出しアドレス信号
は、図２の論理演算回路を介してポートＰＹ（０〜７）
から出力され、ポートＰＸ０から出力されるＡＬＥ信号
の立上がりにより、アドレスラッチ回路２８にラッチさ
れる。なお、読み出しの場合も書き込みと同様に、アド
レス信号の上位ビットは、別途設けられたＰＺポート部
のポートＰＺより出力させることができる。

【００６１】アドレスラッチ回路２８から出力されるア
ドレス信号により外部ＲＡＭ２６のアドレスが指定さ
れ、また、期間（ｂ）のＳ２において、制御信号発生回
路２４が外部ＲＡＭ２６に対するＬレベルのデータ読み
出し命令［ＲＤ（バー）］を発生し、これがポートＰＸ
２より外部ＲＡＭ２６に供給される。すると、この読み
出し命令［ＲＤ（バー）］に応じて、アドレス信号が指
定する外部ＲＡＭ２６のアドレスからデータ信号が読み
出される。

【００６２】読み出されたデータ信号は、ポートＰＹ
（０〜７）に供給される。この時、ＥＲＡＭＤＤＲ信号
はＬレベルとなっておりポートＰＹ（０〜７）からの信
号出力は禁止されている。一方、読み出しデータの取り
込みを制御するＤＡＴＡＩＮ信号がＨレベルに立ち上が
り、これに応じて外部ＲＡＭ２６からの入力データ信号
が図２の入力データラッチ回路５０にラッチされ、この
ラッチ信号が図２の論理演算回路を経てデータバスＤＢ
（０〜７）へと出力される。

【００６３】実施形態２：本実施形態の特徴は、入出力
ポート部２０を用いての外部ＲＡＭ２６の制御に関する
専用命令［ＳＴＸ］，［ＬＤＸ］が設けられていること
である。上述の実施形態１では、汎用モードでの制御命
令と同一の命令を用いて入出力ポート部２０を制御し、
外部ＲＡＭ２６の制御を行っている。このため、実施形
態１では、例えば外部ＲＡＭ２６へのデータ書き込みに
際し、書き込みアドレス信号の出力命令［ＭＯＶ（Ａ
ＤＤＲ Ｗ＜ＤＡＴＡ）］、書き込みデータ信号のラ
ッチ命令［ＭＯＶ（ＰＹ−ＬＡＴ＜ＰＹ−ＬＡＴ）］）
という、ＲＯＭ１２から供給される２つの命令をデコー
ドして実行しなければならない。

【００６４】本実施形態２では、上記のように専用命令
を設けることにより、外部ＲＡＭへの書き込みモード及
び読み出しモードにおいて、それぞれ１つの命令［ＳＴ
Ｘ］，［ＬＤＸ］の実行により外部ＲＡＭの制御が可能
となっている。

【００６５】以下、この実施形態２について説明する。

【００６６】［全体構成］この実施形態のマイクロコン
ピュータの全体構成及び入出力ポート部の構成は、実施
形態１で説明した図１及び図２と同様である。外部ＲＡ
Ｍへの書き込み命令［ＳＴＸ］、外部ＲＡＭからの読み
出し命令［ＬＤＸ］は、それぞれ専用命令として作成さ
れ、図１のＲＯＭ１２に格納されている。そして、図１
のＰＣ１０がＲＯＭアドレスを発生すると、これに基づ
いて書き込み命令［ＳＴＸ］又は読み出し命令［ＬＤ
Ｘ］がＲＯＭ１２より読み出され、ＰＬＡ１４に供給さ
れる。

【００６７】書き込み専用命令［ＳＴＸ］が供給された
場合、ＰＬＡ１４は、アドレス信号ラッチ命令［ＱＡＬ
ＬＡＴ］を発生し、次にデータ信号ラッチ命令［ＱＤＬ
ＡＴ］を発生する。

【００６８】また、読み出し専用命令［ＬＤＸ］が供給
された場合、ＰＬＡ１４は、まずアドレス信号ラッチ命
令［ＱＡＬＬＡＴ］を発生し、次に、外部ＲＡＭ２６か
ら読み出したデータ信号のラッチ命令［ＱＤＧＥＴ］を
発生する。

【００６９】また、本実施形態においては、各専用命令
［ＳＴＸ］，［ＬＤＸ］は２バイトからなる間接命令方
式によって構成されており、専用命令［ＳＴＸ］，［Ｌ
ＤＸ］のオペランドのデータに内部ＲＡＭ１６の所定ア
ドレスが割り付けられている。そして、このオペランド
データによって指定される内部ＲＡＭのアドレスには、
外部ＲＡＭ２６のアドレス信号が格納されている。

【００７０】よって、ＰＬＡ１４は、各命令［ＳＴ
Ｘ］，［ＬＤＸ］に基づいて、内部ＲＡＭ１６から外部
ＲＡＭ２６のアドレス信号、書き込みデータ信号を読み
出し、これらの信号は所定の入出力切り替えラッチ回路
３２若しくはポートデータラッチ回路３０に供給され
る。

【００７１】制御信号発生回路３４には、実施形態１と
同様のクロック信号Ｓ３Ｅ，ＰＨ２と、ＰＬＡ１４から
のアドレス信号ラッチ命令［ＱＡＬＬＡＴ］及びデータ
信号ラッチ命令［ＱＤＬＡＴ］が供給される。そして、
これらのクロック信号及びラッチ命令に基づき、実施形
態１と同様、ＰＹポート部にＥＲＡＭＤＡＴ信号、ＥＲ
ＡＭＤＤＴ信号、ＤＡＴＡＩＮ信号を供給する。また、
ＰＸポート部に対しては、ＡＬＥ信号、ＷＲ（バー）信
号、ＲＤ（バー）信号、ＣＳ（バー）信号を供給する。

【００７２】［動作］次に、図６及び図７を用いて、本
実施形態における動作を説明する。

【００７３】（外部ＲＡＭ書き込みモード）期間Ｃ１
に、図１のＰＣ１０の指令に基づきＲＯＭ１２から書き
込み専用命令［ＳＴＸ］が供給される。これに応じてＰ
ＬＡ１４は、図７の期間Ｃ２のＳ１，Ｓ２のタイミング
で、内部ＲＡＭ１６より読み出した、外部ＲＡＭ２６の
下位ビット、中位ビットのアドレス信号をデータバスに
出力する。また、これに続く期間Ｃ２のＳ３のタイミン
グでＡＬＵより読み出した外部ＲＡＭ２６の最上位ビッ
トのアドレス信号をデータバスに出力する。更に、ＰＬ
Ａ１４は、書き込み専用命令［ＳＴＸ］に基づき、期間
Ｃ２に外部ＲＡＭ２６の（書き込み）アドレス信号ラッ
チ命令［ＱＡＬＬＡＴ］を発生する。

【００７４】また、ＰＬＡ１４は、所定のアドレスの入
出力切り替えラッチ回路３２のクロック端子Ｃに対し
て、実施形態１と同様に「Ｈ」レベルのＸＢ２ＰＹＤＤ
Ｒ信号を供給する。これにより、所定アドレスの入出力
切り替えラッチ回路３２が、データバス上のアドレス信
号をラッチする。

【００７５】制御信号発生回路３５は、クロックＳ３Ｅ
に基づき期間Ｃ３のＳ１のタイミングで、図４と同様に
ＥＲＡＭＤＤＲ信号を「Ｈ」レベルに立ち上げ、ポート
ＰＹからの信号出力を許可する。また、出力信号がアド
レス信号であることを示すＥＲＡＭＤＡＴ信号を「Ｌ」
レベルとする。これにより、図２に示すような論理演算
回路を介して所定のポートＰＹ（０〜７）若しくは、更
に他のポート部のポート（例えばポートＰＺ）より外部
ＲＡＭ２６のアドレス信号が出力される。なお、上述の
外部ＲＡＭ２６のアドレス信号の下位、中位、上位（最
上位）ビットは、それぞれ所定ビット数（例えば８ビッ
ト）に設定されている。このため、アドレス信号が例え
ば１６ビットである場合には、下位８ビット、中位８ビ
ットの出力期間中に、それぞれ対応するビットのアドレ
ス信号がデータバス上に出力され、上位ビットについて
は出力されない構成とすることができる。更に、実施形
態１同様に、アドレス信号のビット数がＰＹポート部か
ら出力可能なビット数（例えば８ビット）以上の場合に
は、ＰＹポート部と同様な構成を有する他のポート部
（ＰＺポート部）を設け、このポート部に、より上位ビ
ットのアドレス信号をラッチさせ、出力することとす
る。

【００７６】また、制御信号発生回路３５は、同時に、
ＡＬＥ信号を「Ｈ」レベルに立ち上げ、図１のアドレス
ラッチ回路２８は、ＡＬＥ信号の立ち上がりに基づい
て、ポートＰＹ（０〜７）から出力されたアドレス信号
をラッチする。

【００７７】更に、期間Ｃ３において、ＰＬＡ１４はデ
ータ信号ラッチ命令［ＱＤＬＡＴ］を発生し、外部ＲＡ
Ｍ２６への書き込みデータ信号が、アキュムレータから
読み出されてデータバスにのる。図示しないＸＢ２ＰＹ
ＤＡＴ信号に基づいて、ＰＬＡ１４が指定するアドレス
のポートデータラッチ回路３０がデータバス上のデータ
信号をラッチする。

【００７８】データ信号ラッチ後、期間Ｃ４には、制御
信号発生回路３５はＥＲＡＭＤＡＴ信号をＨレベルと
し、かつＥＲＡＭＤＤＲ信号をＨレベルに立ち上げ、こ
れよってデータ信号が実施形態１と同様にポートＰＹ
（０〜７）より出力される。更に、制御信号発生回路３
５が「Ｌ」レベルの書き込み命令［ＷＲ（バー）］を発
生し、これがポートＰＸ１を介して外部ＲＡＭ２６に供
給されると、アドレス信号によって指定される外部ＲＡ
Ｍ２６の所定のアドレスに、出力されたデータ信号が書
き込まれる。

【００７９】（外部ＲＡＭ読み出しモード）読み出し専
用命令ＬＤＸが供給された場合、ＰＬＡ１４は、外部Ｒ
ＡＭ書き込みモードと同様、期間Ｃ２に外部ＲＡＭ２６
のアドレス信号を下位ビット、中位ビット、上位ビット
の順にデータバス上に出力し、また、読み出し）アドレ
ス信号ラッチ命令［ＱＡＬＬＡＴ］を発生する。期間Ｃ
３には、ポートＰＹ（０〜７）より、ラッチされた外部
ＲＡＭ２６の読み出しアドレス信号が出力され、対応す
る外部ＲＡＭ２６のアドレスが指定される。

【００８０】更に、期間Ｃ４には、ポートＰＸ２を介し
て外部ＲＡＭ２６に「Ｌ」レベルの読み出し命令［ＲＤ
（バー）］が供給され、これにより指定された外部ＲＡ
Ｍ２６のアドレスからデータ信号が読み出され、ポート
ＰＹ（０〜７）に入力される。

【００８１】期間Ｃ４のＳ２には、ＰＬＡ１４が入力デ
ータ取り込み命令［ＱＤＧＥＴ］を発生し、これに応じ
て、制御信号発生回路３４が図５と同様に「Ｈ」レベル
のデータ取り込み信号［ＤＡＴＡＩＮ］を発生する。入
力データラッチ回路５０のクロック端子Ｃにこのデータ
取り込み信号［ＤＡＴＡＩＮ］が供給されると、入力デ
ータラッチ回路５０は、その入力端子ＳＬよりポートＰ
Ｙ（０〜７）に入力された読み出しデータ信号をラッチ
し、このラッチデータ信号が所定のタイミングでデータ
バスに出力されアキュムレータに書き込まれる。

【００８２】

【発明の効果】本発明の構成によれば、データ信号の入
出力を行う汎用の入出力ポート部を用いて、外部記憶装
置のアドレスを指定して、外部記憶装置へのデータ書き
込み又は外部記憶装置からのデータ読み出しを行うこと
が可能となる。汎用の入出力ポート部を外部記憶装置の
専用制御ポート部としても使用できるため、簡単な回路
の付加により、外部記憶装置に対して短時間でアクセス
可能とすることが容易である。

【００８３】また、切り替え手段を設け、データ処理装
置の使用目的に応じてこの切り替え手段を制御すること
により、入出力ポート部を汎用ポート又は外部記憶装置
制御ポートのいずれにも使用することができる。

【図面の簡単な説明】

【図１】 本発明の実施形態に係るマイクロコンピュー
タの概略構成を示す図である。

【図２】 図１の入出力ポート部２０のＰＹポート部の
構成を示す図である。

【図３】 実施形態１の制御信号発生回路の機能を示す
図である。

【図４】 実施形態１の外部ＲＡＭ書き込みモードにお
ける動作を示す図である。

【図５】 実施形態１の外部ＲＡＭ読み出しモードにお
ける動作を示す図である。

【図６】 実施形態２の制御信号発生回路の機能を示す
図である。

【図７】 実施形態２の外部ＲＡＭ書き込みモード及び
読み出しモードにおける動作を示す図である。

【図８】 従来のマイクロコンピュータの構成を示す図
である。

【符号の説明】

１０ ＰＣ、１２ ＲＯＭ、１４ ＰＬＡ、１６ 内部
ＲＡＭ、２０ 入出力ポート部、２２ 切り替えレジス
タ、２４，３５ 制御信号発生回路、２６ 外部ＲＡ
Ｍ、２８ アドレスラッチ回路、３０ ポートデータラ
ッチ回路、３２入出力切り替えラッチ回路、３４，３
６，４０，５２ アンド回路、４６，４８ナンド回路、
３８ オア回路、４２，４４，５４，５６ ノア回路、
５０ 入力データラッチ回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データバスに接続された入出力ポート部
   を介して外部記憶装置を接続可能なデータ処理装置であ
   って、 前記入出力ポート部は、 データ信号の入出力を行う入出力端子と、 前記外部記憶装置のアドレス信号のラッチを命令するア
   ドレスラッチ命令信号を出力するラッチ命令出力端子
   と、 を有し、 前記入出力端子より、前記データバスを介して前記入出
   力ポート部に供給される外部記憶装置のアドレス信号を
   出力し、更に、前記ラッチ命令出力端子より、前記アド
   レス信号のラッチ命令信号を出力することによって、前
   記外部記憶装置に対するデータ書き込み又は前記外部記
   憶装置からデータ読み出しを行うことを特徴とするデー
   タ処理装置。
2. 【請求項２】 請求項１に記載のデータ処理装置におい
   て、 更に、前記入出力ポート部を汎用ポート又は外部記憶装
   置制御ポートのいずれかのポートモードに切り替える切
   り替え手段を有し、 前記入出力ポート部は、前記切り替え手段からの外部記
   憶装置制御モード信号に基づき、前記外部記憶装置に対
   するデータ書き込み又は外部記憶装置からのデータ読み
   出しを行うことを特徴とするデータ処理装置。
3. 【請求項３】 請求項１又は２のいずれかに記載のデー
   タ処理装置において、 前記入出力ポート部は、ポート入出力切り替えラッチ手
   段と、ポートデータ出力用ラッチ手段と、を有し、 前記ポート入出力切り替えラッチ手段は、前記外部記憶
   装置のアドレス信号をラッチしてこれを前記入出力端子
   に出力し、 前記ポートデータ出力用ラッチ手段は、前記外部記憶装
   置へ書き込むデータ信号をラッチしてこれを前記入出力
   端子に出力することを特徴とするデータ処理装置。
4. 【請求項４】 請求項１〜３のいずれか一つに記載のデ
   ータ処理装置において、 前記外部記憶装置へのデータ信号の書き込み、又は前記
   外部記憶装置からのデータ信号の読み出しを制御するた
   めの専用命令が設定されていることを特徴とするデータ
   処理装置。