KR100360265B1 - 듀얼포트 램의 제어회로 - Google Patents

듀얼포트 램의 제어회로 Download PDF

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Abstract

본 발명은 듀얼포트 램의 제어회로에 관한 것으로, 종래에는 듀얼포트 램의 좌측포트와 우측포트에서 실제적으로 동일한 어드레스에 대한 제어 데이터의 쓰기와 읽기가 동시에 발생하는 경우가 존재하게 되는데, 이때 듀얼포트 램 내부에 비지신호가 발생되어 듀얼포트 램에 쓰기를 금지시킴에 따라 제어 데이터가 저장되지 못하고 누락되어 전전기 교환기의 동작오류를 발생시키는 문제점이 있었다. 따라서, 본 발명은 좌측포트 및 우측포트에서 동시에 쓰기와 읽기 액세스가 발생할 경우에 듀얼포트 램의 비지신호를 입력받아 좌측포트의 어드레스와 데이터를 래치하는 중재부 및 듀얼포트 램의 비지신호를 인터럽트 신호로 입력받아 중재부의 래치된 신호를 듀얼포트 램에 출력함으로써, 다시 쓰기를 수행할 수 있도록 하는 프로세서를 통해 쓰기 액세스의 누락을 보상함으로써, 전전기 교환기의 동작오류를 방지할 수 있는 효과가 있다.

Description

듀얼포트 램의 제어회로{CONTROLLING CIRCUIT OF DUAL PORT RAM}
본 발명은 듀얼포트 램의 제어회로에 관한 것으로, 특히 듀얼포트 램의 좌측포트(left port) 및 우측포트(right port)에서 동시에 쓰기와 읽기 액세스(access)가 발생할 경우에 쓰기 액세스의 누락을 보상하기에 적당하도록 한 듀얼포트 램의 제어회로에 관한 것이다.
일반적으로, 전전자 교환 시스템(full electric switching system)에서 스위치 블록의 제어 메모리를 구성하기 위해서 좌측포트 및 우측포트로 구분되는 듀얼포트 램을 적용하는데, 이와같은 종래 듀얼포트 램의 제어회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 듀얼포트 램의 제어회로를 보인 블록도로서, 이에 도시한 바와같이 듀얼포트 램(10)의 좌측포트(11)는 프로세서(1)로부터 제어신호를 입력받아 듀얼포트 램(10)에 데이터를 저장할 것인지 또는 듀얼포트 램(10)으로부터 데이터를 출력할 것인지를 결정하는 시스템 제어신호(CE-L,R/W-L,OE-L) 및 듀얼포트 램(10)의 해당 어드레스 신호(ADD-L(0)∼ADD-L(N))를 생성하는 액세스 제어부(2)와; 상기 액세스 제어부(2)의 결정에 따라 프로세서(1)와 듀얼포트 램(10) 사이에 송수신되는 제어 데이터(DATA-L(0)∼DATA-L(N))를 서로에게 적합하도록 변환시키는 데이터 처리부(3)로 구성되며, 상기 듀얼포트 램(10)의 우측포트(12)는 순차적 어드레스(ADD-R(0)∼ADD-R(N))를 듀얼포트 램(10)에 생성하는 바이너리 카운터(4)와; 상기 순차적 어드레스(ADD-R(0)∼ADD-R(N))에 따라 듀얼포트 램(10)으로부터 라운드 로빈 방식으로 제어 데이터(DATA-R(0)∼DATA-R(N))를 읽어서 래치하는 데이터 래치부(5)로 구성된다. 이때, 'N'은 스위치 블록의 용량에 의해서 결정되며, 미설명부호인 비지신호(BUSY-L,BUSY-R)는 듀얼포트 램(10)의 좌측포트(11) 및 우측포트(12)에서 동일한 어드레스 신호에 대한 데이터의 쓰기와 읽기 액세스가 발생되었을 때, 듀얼포트 램(10)에 쓰기를 금지시킨다.
한편, 상기 듀얼포트 램(10) 우측포트(12)의 제어신호(R/W-R,CE-R,OE-R)는 저항(R1,R2)을 통해 전원전압(VDD) 또는 접지에 접속되어 우측포트(12)가 읽기만을 수행할 수 있도록 각각 입력되며, 일반적으로 제어신호(R/W,CE,OE)에 대한 듀얼포트 램(10)의 데이터(DATA(0)∼DATA(N)) 입출력 상태는 아래의 표1과 같다.
R/W CE OE DATA(0)∼DATA(N)
X H X Z
X H X Z
L L X WRITE
H L L READ
H L H Z
상기 표1에서 'H'와 'L'은 각 신호의 고전위와 저전위를 나타내고, 'X'는 'don't care' 상태로 고전위와 저전위 중 하나의 값을 갖더라도, 입출력 상태에 영향을 미치지 않으며, 'Z'는 데이터(DATA(0)∼DATA(N))가 'high impedence'의 출력상태임을 나타낸다.
이하, 상기한 바와같은 종래 듀얼포트 램의 제어회로를 첨부한 도2의 파형도를 일 실시예로 하여 상세히 설명한다.
먼저, 듀얼포트 램(10)의 우측포트(12)에서는 바이너리 카운터(4)로부터 생성되는 순차적 어드레스(ADD-R(0)∼ADD-R(N))에 따라 라운드 로빈 방식으로 제어 데이터(DATA-R(0)∼DATA-R(N))를 읽어 데이터 래치부(5)를 통해 래치시킨다.
이때, 제어 데이터를 듀얼포트 램(10)에 저장하기 위하여 랜덤(random) 액세스에 의해 프로세서(1)로부터 제어신호 및 데이터가 입력되면, 듀얼포트 램(10)의 좌측포트(11)에서는 도2의 파형도에 도시한 바와같이 프로세서(1)의 제어신호를 입력받는 액세스 제어부(2)로부터 시스템 제어신호(CE-L,R/W-L) 및 어드레스(ADD-L(3))가 생성되고, 프로세서(1)의 데이터를 변환하는 데이터 처리부(3)로부터 제어 데이터(DATA-L(3))가 생성되어 듀얼포트 램(10)에 입력된다.
즉, 듀얼포트 램(10)의 좌측포트(11)와 우측포트(12)에서 실제적으로 동일한 어드레스(ADD-L(3),ADD-R(3))에 대한 제어 데이터(DATA-L(3),DATA-R(3))의 쓰기와 읽기가 동시에 발생하는 경우가 존재하게 되는데, 이때 듀얼포트 램(10) 내부에 비지신호(BUSY-L,BUSY-R)가 발생되어 듀얼포트 램(10)에 쓰기를 금지시킨다.
상기한 바와같은 듀얼포트 램(10)의 동작상태를 개략적으로 설명하기 위하여 제어신호(CE-L,CE-R), 어드레스(ADD-L,ADD-R) 및 비지신호(BUSY-L,BUSY-R)에 따른 듀얼포트 램(10)의 동작상태를 아래의 표2에 나타내었다.
CE-L CE-R ADD-L,ADD-R BUSY-L BUSY-R 동작상태
X X NO MATCH H H 정상
H X MATCH H H 정상
X H MATCH H H 정상
L L MATCH L L 쓰기금지
상기 표2에서 'H'와 'L'은 각 신호의 고전위와 저전위를 나타내고, 'X'는'don't care' 상태로 고전위와 저전위 중 하나의 값을 갖더라도, 동작상태에 영향을 미치지 않으며, 'MATCH'는 듀얼포트 램(10)의 좌측포트(11)와 우측포트(12)에 동일한 어드레스(ADD-L,ADD-R)가 입력된 경우를 나타낸다.
그러나, 상기한 바와같은 종래 듀얼포트 램의 제어회로는 듀얼포트 램의 좌측포트와 우측포트에서 실제적으로 동일한 어드레스에 대한 제어 데이터의 쓰기와 읽기가 동시에 발생하는 경우가 존재하게 되는데, 이때 듀얼포트 램 내부에 비지신호가 발생되어 듀얼포트 램에 쓰기를 금지시킴에 따라 제어 데이터가 저장되지 못하고 누락되어 전전기 교환기의 동작오류를 발생시키는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 듀얼포트 램의 좌측포트 및 우측포트에서 동시에 쓰기와 읽기 액세스가 발생할 경우에 쓰기 액세스의 누락을 보상할 수 있는 듀얼포트 램의 제어회로를 제공하는데 있다.
도1은 종래 듀얼포트 램의 제어회로를 보인 블록도.
도2는 도1의 제어회로 동작에 따른 파형도.
도3은 본 발명의 일 실시예를 보인 블록도.
도4는 도3의 동작에 따른 파형도.
***도면의 주요부분에 대한 부호의 설명***
1:프로세서 2:액세스 제어부
3:데이터 처리부 4:바이너리 카운터
5:데이터 래치부 10:듀얼포트 램
11:좌측포트 12:우측포트
20:중재부 21:어드레스 래치부
22:데이터 래치부 23:병렬/직렬 변환부
VDD:전원전압 R1,R2:저항
ADD-L(0)∼ADD-L(N),ADD-R(0)∼ADD-R(N):어드레스
DATA-L(0)∼DATA-L(N),DATA-R(0)∼DATA-R(N):제어 데이터
BUSY-L,BUSY-R:비지신호
INT-SIG:인터럽트 신호
상기한 바와같은 본 발명의 목적을 달성하기 위한 듀얼포트 램의 제어회로는 프로세서로부터 제어신호를 입력받아 듀얼포트 램의 좌측포트에 랜덤 액세스를 구현하도록 시스템 제어신호와 어드레스 신호를 생성하는 액세스 제어부와; 상기 프로세서와 듀얼포트 램의 좌측포트 사이에 송수신되는 데이터를 서로에게 적합하도록 변환 시키는 데이터 처리부와; 상기 듀얼포트 램의 우측포트로부터 라운드 로빈 방식으로 데이터를 읽어내도록 순차적 어드레스를 생성하는 바이너리 카운터와; 상기 순차적 어드레스에 따라 듀얼포트 램의 우측포트로부터 데이터를 읽어서 래치하는 제1데이터 래치부와; 상기 액세스 제어부와 바이너리 카운터의 어드레스가 동일하여 데이터의 쓰기와 읽기 액세스가 동시에 이루어질 경우에 발생되는 듀얼포트 램의 비지신호를 입력받아 액세스 제어부의 어드레스와 데이터 처리부의 데이터를 래치하는 중재부와; 상기 듀얼포트 램의 비지신호를 인터럽트 신호(interrupt signal)로 입력받아 상기 중재부에서 래치된 어드레스와 데이터를 액세스 제어부와 데이터 처리부에 출력함으로써, 듀얼포트 램에 다시 쓰기를 수행하도록 하는 프로세서를 구비하여 구성되는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 듀얼포트 램의 제어회로를 첨부한 도면을 일 실시예로 하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예를 보인 블록도로서, 이에 도시한 바와같이 듀얼포트 램(10)의 좌측포트(11)는 프로세서(1)로부터 제어신호를 입력받아 듀얼포트 램(10)의 데이터 저장/출력을 결정하는 시스템 제어신호(CE-L,R/W-L,OE-L) 및 해당 어드레스(ADD-L(0)∼ADD-L(N))를 생성하는 액세스 제어부(2)와; 상기 액세스 제어부(2)의 시스템 제어신호(CE-L,R/W-L,OE-L)와 해당 어드레스(ADD-L(0)∼ADD-L(N))에 따라 프로세서(1)와 듀얼포트 램(10) 사이에 송수신되는 제어 데이터(DATA-L(0)∼DATA-L(N))를 서로에게 적합하도록 변환시키는 데이터 처리부(3)로 구성되며, 듀얼포트 램(10)의 우측포트(12)는 순차적 어드레스(ADD-R(0)∼ADD-R(N))를 듀얼포트 램(10)에 생성하는 바이너리 카운터(4)와; 상기 순차적 어드레스(ADD-R(0)∼ADD-R(N))에 따라 듀얼포트 램(10)으로부터 라운드 로빈 방식으로 제어 데이터(DATA-R(0)∼DATA-R(N))를 읽어서 래치하는 데이터 래치부(5)로 구성된다. 이와같은 듀얼포트 램(10)의 좌측포트(11) 및 우측포트(12) 구성은 종래와 동일하므로, 이에 대한 상세한 설명을 생략하기로 한다.
한편, 본 발명에서는 도4의 파형도에 도시한 바와같이 상기 액세스 제어부(2)의 어드레스(ADD-L(0)∼ADD-L(N))와 바이너리 카운터(4)의 어드레스(ADD-R(0)∼ADD-R(N))가 실제적으로 동일하여 제어 데이터(DATA-L(0)∼DATA-L(N),DATA-R(0)∼DATA-R(N))의 쓰기와 읽기 액세스가 동시에 이루어질 경우에 발생되는 듀얼포트 램(10)의 비지신호(BUSY-L)를 입력받아 액세스 제어부(2)의 어드레스(ADD-L(0)∼ADD-L(N))와 데이터 처리부(3)의 데이터(DATA-L(0)∼DATA-L(N))를 래치한 다음 프로세서(1)에 출력하는 중재부(20)를 더 포함하여 구성된다.
여기서, 상기 중재부(20)는 상기 듀얼포트 램(10)의 비지신호(BUSY-L)를 입력받아 액세스 제어부(2)의 어드레스(ADD-L(0)∼ADD-L(N))를 래치하는 어드레스 래치부(21)와; 상기 듀얼포트 램(10)의 비지신호(BUSY-L)를 입력받아 데이터 처리부(3)의 데이터(DATA-L(0)∼DATA-L(N))를 래치하는 데이터 래치부(22)와; 상기 어드레스 래치부(21)와 데이터 래치부(22)의 래치된 신호를 직렬형태로 변환시킨 다음 프로세서(1)에 출력하는 병렬/직렬 변환부(23)로 구성되며, 상기 병렬/직렬 변환부(23)에서 신호를 직렬형태로 변환시키는 이유는 신호 전송라인을 최소화하기 위해서이다.
또한, 본 발명에서는 프로세서(1)가 듀얼포트 램(10)의 비지신호(BUSY-L)를 인터럽트 신호(INT-SIG)로 입력받아 상기 중재부(20)에서 래치된 어드레스(ADD-L(0)∼ADD-L(N))와 데이터(DATA-L(0)∼DATA-L(N))를 병렬/직렬 변환부(23)를 통해 입력받아 액세스 제어부(2)와 데이터 처리부(3)에 출력함으로써, 듀얼포트 램(10)에 다시 쓰기를 수행할 수 있도록 한다.
상기한 바와같은 본 발명에 의한 듀얼포트 램의 제어회로는 좌측포트 및 우측포트에서 동시에 쓰기와 읽기 액세스가 발생할 경우에 듀얼포트 램의 비지신호를 입력받아 좌측포트의 어드레스와 데이터를 래치하는 중재부 및 듀얼포트 램의 비지신호를 인터럽트 신호로 입력받아 중재부의 래치된 신호를 듀얼포트 램에 출력함으로써, 다시 쓰기를 수행할 수 있도록 하는 프로세서를 통해 쓰기 액세스의 누락을 보상함으로써, 전전기 교환기의 동작오류를 방지할 수 있는 효과가 있다.

Claims (2)

  1. 프로세서로부터 제어신호를 입력받아 듀얼포트 램의 좌측포트에 랜덤 액세스를 구현하도록 시스템 제어신호와 어드레스 신호를 생성하는 액세스 제어부와; 상기 프로세서와 듀얼포트 램의 좌측포트 사이에 송수신되는 데이터를 서로에게 적합하도록 변환 시키는 데이터 처리부와; 상기 듀얼포트 램의 우측포트로부터 라운드 로빈 방식으로 데이터를 읽어내도록 순차적 어드레스를 생성하는 바이너리 카운터와; 상기 순차적 어드레스에 따라 듀얼포트 램의 우측포트로부터 데이터를 읽어서 래치하는 제1데이터 래치부와; 상기 액세스 제어부와 바이너리 카운터의 어드레스가 동일하여 데이터의 쓰기와 읽기 액세스가 동시에 이루어질 경우에 발생되는 듀얼포트 램의 비지신호를 입력받아 액세스 제어부의 어드레스와 데이터 처리부의 데이터를 래치하는 중재부와; 상기 듀얼포트 램의 비지신호를 인터럽트 신호로 입력받아 상기 중재부에서 래치된 어드레스와 데이터를 액세스 제어부와 데이터 처리부에 출력함으로써, 듀얼포트 램에 다시 쓰기를 수행하도록 하는 프로세서를 구비하여 구성되는 것을 특징으로 하는 듀얼포트 램의 제어회로.
  2. 제 1 항에 있어서, 상기 중재부는 상기 듀얼포트 램의 비지신호를 입력받아 상기 액세스 제어부의 어드레스를 래치하는 어드레스 래치부와; 상기 듀얼포트 램의 비지신호를 입력받아 데이터 처리부의 데이터를 래치하는 제2데이터 래치부와; 상기 어드레스 래치부와 제2데이터 래치부의 래치된 신호를 직렬형태로 변환시킨다음 상기 프로세서에 출력하는 병렬/직렬 변환부로 구성되는 것을 특징으로 하는 듀얼포트 램의 제어회로.
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