JP2891163B2 - アドレス変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されたアドレ
ス信号を他のアドレスのアドレス信号に変換するアドレ
ス変換装置に係わり、特にアクセスアドレスの固定され
ているＩ／Ｏデバイスを任意のアドレス空間に配置して
用いる際に好適なアドレス変換装置に関する。

【０００２】

【従来の技術】コンピュータや中央処理装置（ＣＰＵ）
からアクセスされるＩ／Ｏデバイスや周辺機器には、ア
クセス先の装置を特定するためのアクセスアドレスが割
り付けられている。多数の周辺機器が接続されている場
合には、それらのアクセスアドレスはＩ／Ｏ空間と呼ば
れるメモリマップ上に割り付けられる。

【０００３】周辺機器やＩ／Ｏデバイスの中には、その
アクセスアドレスが固定されているものがあり、コンピ
ュータなどのＩ／Ｏ空間内に装置固有のアクセスアドレ
スが無い場合がある。また、複数の装置のアクセスアド
レスが互いに競合しているような場合もある。このよう
な場合には、Ｉ／Ｏ空間内の空きアドレスを該当する装
置のアクセスアドレスに変換する必要がある。アドレス
変換装置は、このようなアドレス変換を行う際に用いら
れる装置である。

【０００４】特開平３−２７６３５号公報には、アドレ
ス変換に用いる変換情報を予め登録しておき、変換の対
象となるアドレスが入力されたとき予め登録された変換
情報を基にアドレス変換を行うアドレス変換装置が開示
されている。この装置では、入力されたアドレス信号の
うちの一部のビットを変換するようになっており、変換
されるビットの変換後の値、あるいは入力されたアドレ
スに加算する加算値を予めレジスタに登録している。

【０００５】また入力されるアドレスの一部をアドレス
デコーダによってデコードすることによってそれが変換
対象のアドレスであるか否かを検出している。該当する
アドレスが入力されたとき、そのうちの一部のビットを
予め登録しておいた値に置き換えたり、あるいは入力さ
れたアドレスに予め登録してある加算値を加えてアドレ
ス変換を行っている。

【０００６】特開平５−１８９３５２号公報には、入力
アドレスに応じた変換後のアドレス情報を予めＲＡＭ
（ランダム・アクセス・メモリ）に複数記憶するように
したアドレス変換装置が開示されている。この装置で
は、入力されるアドレスが変換対象の範囲内か否かをア
ドレスデコーダによって検出している。そして変換対象
の範囲内のアドレスが入力されると、その一部をＲＡＭ
のアクセスアドレスとして用い、ＲＡＭから読み出され
たアドレス情報でアクセスアドレスとして用いた一部の
アドレスを置き換えるようになっている。

【０００７】

【発明が解決しようとする課題】これら従来から使用さ
れているアドレス変換装置では、入力されたアドレス信
号の一部を、レジスタあるいはＲＡＭに予め登録されて
いるアドレスに置き換えることによってアドレス変換を
行っている。このため、複雑なアドレス変換処理を行う
ことができないという問題がある。

【０００８】たとえば、特開平３−２７６３５号公報に
開示された先行技術では、入力されたアドレスの上位数
ビットの一致により変換対象のアドレスか否かを検出
し、これら上位ビットを予め設定した値に置き換えてい
る。下位のビットについてはコンピュータから入力され
たアドレスをそのまま用いるようになっている。このよ
うな場合には、下位数ビットでアドレス可能な範囲の空
間を、この空間よりも広い飛び飛びのアドレス空間に分
散させたり、その逆に飛び飛びのアドレス空間を、連続
したアドレス空間に写像することができない。

【０００９】また、同一のアドレスを複数回連続して読
み書きすることで、複数ワードのデータを１つのアクセ
スアドレスによって読み書きするＩ／Ｏデバイスがあ
る。このような場合、連続する複数のアドレスが同一の
アクセスアドレスに写像されるようにアドレス変換がで
きれば、ブロック転送命令などによりバースト的にＩ／
Ｏデバイスをアクセスすることができる。しかしなが
ら、入力されたアドレス信号の下位ビットをそのまま用
いる場合には、このような複雑なアドレス変換を行うこ
とはできない。

【００１０】ＲＡＭを用いてアドレス変換を行う場合に
は、入力アドレス情報の全ビットをＲＡＭのアクセスア
ドレスに用いれば任意のアドレスに変換することができ
る。しかしながら、記憶容量の大きなＲＡＭを用いる必
要があり、コストアップにつながるという問題がある。
その上、ＲＡＭを用いる場合には、個々のアドレスごと
にＲＡＭの記憶内容を登録する必要があり、その設定が
煩雑であるという問題がある。

【００１１】また、従来から使用されているアドレス変
換装置では、入力されたアドレス信号が変換対象のアド
レスであるか否かを、アドレスデコーダによって検出し
ている。アドレスデコーダは、ハード的に検出アドレス
が固定されているので、変換対象となるアドレス範囲を
容易に変更することができないという問題がある。

【００１２】そこで本発明の目的は、比較的複雑なアド
レス変換を行うことができ、かつその変換内容を容易に
設定変更することのできる回路構成の簡易なアドレス変
換装置を提供することにある。

【００１３】

【課題を解決するための手段】請求項１記載の発明で
は、入力される複数ビットのアドレス情報と論理積をと
るためのマスクパターンの登録されたマスク情報登録手
段と、マスクパターンと論理積のとられた後のアドレス
情報と一致しているか否かを比較される比較アドレスの
登録された比較アドレス登録手段と、入力されるアドレ
ス情報のビット配置を入れ換える際の入換パターンの登
録された入換パターン登録手段と、ビット配置の入れ換
えられた後のアドレス情報に加算する加算値の登録され
た加算値登録手段と、ビット配置の入れ換えられた後の
アドレス情報に加算値を加算した後の値とこの加算値登
録手段に登録されている加算値のいずれを選択すべきか
を各ビットごとに表わす選択情報の登録された選択情報
登録手段と、アドレス情報が入力されたときそのビット
配置を入換パターンに応じて入れ換えるビット配置入換
手段と、このビット配置入換手段によってビット配置の
入れ換えられた後のアドレス情報に加算値を加算する加
算手段と、加算値とこの加算手段によって加算値の加算
された後のアドレス情報のいずれかを選択情報に応じて
ビットごとに選択する選択手段と、アドレス情報が入力
されたときこれとマスク情報登録手段に登録されている
マスクパターンの対応するビットごとの論理積を演算す
るマスク手段と、このマスク手段によってビットごとの
論理積のとられた後のアドレス情報と比較アドレスとの
一致を検出する比較手段と、この比較手段によって比較
アドレスとの一致が検出されたとき選択手段により選択
されたものを変換後のアドレス情報として出力する変換
アドレス出力手段とをアドレス変換装置に具備させてい
る。

【００１４】すなわち請求項１記載の発明では、入力ア
ドレスと予め設定してあるマスクパターンとの対応する
ビットごとの論理積をとり、その結果が所定の比較アド
レスと一致するか否かによって、変換対象のアドレス範
囲内か否かを判別している。したがって、変換対象のア
ドレス範囲を柔軟に設定することができる。また、入力
アドレスのビット配置を予め登録されている入換パター
ンに応じて入れ換えている。これにより、飛び飛びのア
ドレス空間と連続するアドレス空間との間でアドレス変
換を行うことが可能になる。

【００１５】さらに、入換後のアドレスに予め登録して
ある加算値を加えることで、任意のオフセットを設定す
ることができる。また、加算値を加えた後の値を出力値
とするか加算値自体を出力値とするかを選択できるの
で、入力アドレスに係わらず、出力アドレスの任意のビ
ットを固定値に変換することができる。これらのアドレ
ス変換を組み合わせることにより、比較的複雑なアドレ
ス変換を行うことができる。また、比較アドレスやマス
クパターンなどの登録値を変更することで、容易に変換
内容を設定変更できる。

【００１６】請求項２記載の発明では、入力される複数
ビットのアドレス情報と論理積をとるためのマスクパタ
ーンの登録されたマスク情報登録手段と、マスクパター
ンと論理積のとられた後のアドレス情報と一致している
か否かを比較される比較アドレスの登録された比較アド
レス登録手段と、入力されるアドレス情報のビット配置
を所定ビット数ごとのグループを単位として入れ換える
際の入換パターンの登録された入換パターン登録手段
と、ビット配置の入れ換えられた後のアドレス情報に加
算する加算値の登録された加算値登録手段と、所定ビッ
ト数のグループごとにこの加算値登録手段に登録されて
いる加算値とビット配置の入れ換えられた後のアドレス
情報に加算値を加算した後の値のうちのいずれを選択す
べきかを表わした選択情報の登録された選択情報登録手
段と、アドレス情報が入力されたときそのビット配置を
入換パターンに応じてグループごとに入れ換えるビット
配置入換手段と、このビット配置入換手段によってビッ
ト配置の入れ換えられた後のアドレス情報に加算値を加
算する加算手段と、加算値とこの加算手段によって加算
値の加算された後のアドレス情報のいずれかを選択情報
に応じてグループごとに選択する選択手段と、アドレス
情報が入力されたときこれとマスク情報登録手段に登録
されているマスクパターンの対応するビットごとの論理
積を演算するマスク手段と、このマスク手段によってビ
ットごとの論理積のとられた後のアドレス情報と比較ア
ドレスとの一致を検出する比較手段と、この比較手段に
よって比較アドレスとの一致が検出されたとき選択手段
により選択されたものを変換後のアドレス情報として出
力する変換アドレス出力手段とをアドレス変換装置に具
備させている。

【００１７】すなわち請求項２記載の発明では、ビット
配置の入れ換えおよび加算後の値と加算値自体の選択
を、アドレス信号を所定ビット数ずつの複数に分けたブ
ロック単位に行っている。たとえば、４ビット単位にこ
れらの操作を行うことができる。

【００１８】請求項３記載の発明では、入力される複数
ビットのアドレス情報と論理積をとるためのマスクパタ
ーンの登録されたマスク情報登録手段と、マスクパター
ンと論理積のとられた後のアドレス情報と一致している
か否かを比較される比較アドレスの登録された比較アド
レス登録手段と、入力されるアドレス情報のビット配置
を入れ換える際の入換パターンの登録された入換パター
ン登録手段と、ビット配置の入れ換えられた後のアドレ
ス情報に施されるアドレス変換の内容の登録された変換
内容登録手段と、アドレス情報が入力されたときそのビ
ット配置を入換パターンに応じて入れ換えるビット配置
入換手段と、このビット配置入換手段によってビット配
置の入れ換えられた後のアドレス情報に変換内容登録手
段に登録されているアドレス変換を施すアドレス変換手
段と、アドレス情報が入力されたときこれとマスク情報
登録手段に登録されているマスクパターンの対応するビ
ットごとの論理積を演算するマスク手段と、このマスク
手段によってビットごとの論理積のとられた後のアドレ
ス情報と比較アドレスとの一致を検出する比較手段と、
この比較手段によって比較アドレスとの一致が検出され
たときアドレス変換手段により変換された後のアドレス
情報を有効なアドレスとして出力する有効アドレス出力
手段とをアドレス変換装置に具備させている。

【００１９】すなわち請求項３記載の発明では、入力ア
ドレスのビット配置を予め登録されている入換パターン
に応じて入れ換えた後のアドレス信号に各種のアドレス
変換処理を施している。これにより、オフセット値の加
算や固定アドレスを出力するなどの簡単なアドレス変換
処理を施すだけであっても、飛び飛びのアドレス空間と
連続するアドレス空間との間でアドレス変換を行うなど
の複雑なアドレス変換が可能になる。

【００２０】請求項４記載の発明では、マスク情報登録
手段、比較アドレス登録手段、加算値登録手段および選
択情報登録手段は、それらの登録内容を書き換えること
のできるレジスタである構成されている。

【００２１】すなわち請求項４記載の発明では、変換対
象のアドレス範囲を判別するための登録情報や、アドレ
スを変換する際に用いる登録情報の内容を任意に書き換
えることができるようになっている。これにより、変換
対象のアドレス範囲や、アドレス変換の内容を容易に設
定変更することができ、各種の変換に容易に対応するこ
とができる。

【００２２】請求項５記載の発明では、加算値登録手段
はグループごとに加算値を登録し、加算手段はビット配
置入換手段によってビット配置の入れ換えられた後のア
ドレス情報と加算値の対応するグループどうしを個別に
加算するようになっている。

【００２３】すなわち請求項５記載の発明では、加算値
の加算は、ブロックごとに行われる。他のブロックの加
算による桁上がりを無視しているので、各ブロック内だ
けで加算を行えばよく、演算を高速に行うことができ
る。さらに、桁上がりを考慮する必要がないので、加算
後の値を所望の値にするための加算値の設定を容易に行
うことができる。

【００２４】

【発明の実施の形態】

【００２５】

【実施例】図１は、本発明の一実施例におけるアドレス
変換装置の構成の概要を表わしたものである。アドレス
変換装置１１は、アドレス信号の変換内容を制御するア
ドレス変換制御部１２と、アドレス変換制御部１２の指
示に基づいて入力されたアドレス信号を変換するアドレ
ス変換部１３とを備えている。アドレス変換制御部１２
は、入力されるアドレス信号が、変換対象のアドレス範
囲内であるか否かを検出するアドレス検出部１４と、入
力されたアドレス信号のアドレス範囲に応じて変換すべ
き内容を制御するアドレス制御部１５とから構成され
る。

【００２６】アドレス検出部１４、アドレス制御部１５
およびアドレス変換部１３には、それぞれ図示しないコ
ンピュータ装置から、入力アドレスバス２１を通じてア
ドレス信号２２が入力される。アドレス信号２２は１６
ビット幅であるものとする。アドレス制御部１５には、
１６ビット幅のデータバス２３を通じて変換内容や変換
対象のアドレス範囲を指定するためのデータ２４がコン
ピュータ装置から入力される。

【００２７】さらに、アドレス検出部１４、アドレス制
御部１５には、入力されたアドレス信号や各種データが
有効であるか否かを示すバスコマンド２６がコンピュー
タ装置から制御バス２５を通じて入力される。アドレス
変換部１３の出力する変換後のアドレス信号２７は、Ｉ
／Ｏデバイスにアドレス信号を供給するための出力アド
レスバス２８に送出される。

【００２８】アドレス制御部１５は、変換対象のアドレ
スか否かを判別するために用いる各種の情報のほか、ア
ドレスの変換内容を表わす情報を登録するための各種の
レジスタを備えている。これらレジスタの記憶内容は、
データバス２３を通じてコンピュータ装置から任意に設
定変更できるようになっている。アドレス変換制御装置
は、それらのレジスタをコンピュータ装置から読み書き
するためのアクセスアドレス“００００”ｈ（１６進表
記）と“０００２”ｈを備えている。

【００２９】“００００”ｈのＩ／Ｏポートにライトア
クセスした際のデータバス２３上の値によってアクセス
すべきレジスタの番号が指定される。この値はアドレス
制御部１５の有するインデックスレジスタに保持され
る。この後、“０００２”ｈ番地をライトアクセスした
際のデータバス２３上の１６ビットのワードデータが、
先に設定したインデックスレジスタの示す番号のレジス
タに書き込まれるようになっている。

【００３０】図２は、指定されたレジスタ番号を格納す
るためのインデックスレジスタのデータ構成を表わした
ものである。インデックスレジスタ３１は、１バイトで
構成されており、そのうち、第１ビット〜第４ビットの
４つのビット３２によりレジスタ番号が示される。この
値をインデックスレジスタ値と呼ぶことにする。第０ビ
ット３３および第５ビット〜第７ビット３４は、それぞ
れ未使用のリザーブビットである。ただし、４つのビッ
ト３２は、レジスタ番号を示す情報のうちの第１〜第４
ビットに対応しており、第０ビットは常に“０”に設定
される。このため、“００”ｈから“１Ｅ”ｈまでを２
番地ごとに表わすことができる。

【００３１】図３は、変換対象のアドレスレンジや変換
内容を指定するための情報を記憶するレジスタ群の内容
を表わしたものである。これらレジスタ群を設定レジス
タと呼ぶことにする。設定レジスタ４１は、入力された
アドレス信号の変換に用いる情報をそれぞれ４つのレジ
スタに格納した第１〜第４の設定レジスタ組４２〜４５
を備えている。各設定レジスタ組は、これらを識別すた
めに１番から４番の設定番号が割り振られている。以後
の説明において、設定レジスタ組を識別する際にはこれ
ら識別番号を用いる。

【００３２】各設定レジスタ組は、アドレスマスクレジ
スタ４６と、アドレス比較レジスタ４７と、加算値レジ
スタ４８および制御レジスタ５２を備えている。アドレ
スレマスクレジスタ４６、アドレス比較レジスタ４７お
よび加算値レジスタ４８はそれぞれ１６ビット幅であ
る。制御レジスタ５２のうち、第０ビット〜第３ビット
までの４つのビットは加算制御レジスタ４９として、第
８ビット〜第１５ビットまでの８つのビットはレーン制
御レジスタ５１として用いられる。

【００３３】アドレスマスクレジスタ４６は、入力され
たアドレスとビットごとの論理積をとるためのマスクパ
ターンを記憶するものである。アドレス比較レジスタ４
７は、アドレスマスクレジスタ４６の値と論理積のとら
れた後のアドレス情報の値との比較に用いられる。これ
らが一致したとき入力されたアドレス信号がアドレス変
換の対象範囲内であると識別される。加算値レジスタ４
８は、入力されたアドレス情報に加算するオフセット値
を記憶するためのレジスタである。この値は、加算値と
して用いられるほか、アドレスの一部を固定値に置き換
える際の値としても用いられる。

【００３４】レーン制御レジスタ４９は、入力されたア
ドレス信号のビット配置を変換する際の変換パターンを
登録するものである。ビット配置の変換は、４ビットご
との４つのブロックに分けて行われる。レーン制御レジ
スタ４９は、２ビットずつ４つに分けられており、その
下位２ビットから順に入力アドレスをその最下位側より
４ビットずつに分けた第１のブロック〜第４のブロック
にそれぞれ対応している。また、レーン制御レジスタ４
９の各２ビットの示す値は、ビット配置を変換した後の
ブロック番号を示している。

【００３５】たとえば、レーン制御レジスタ４９の第１
５、第１４ビットの２つのビットは、入力されるアドレ
ス信号の第１５ビット〜第１２ビットで構成される第４
のブロックについてその変換後の配置先のブロック番号
を表わしている。レーン制御レジスタ４９の第１５、第
１４ビットの２つのビットの値が“００”の場合には、
第４のブロックのアドレス信号は第１のブロックの位置
に配置変換されることを表わしている。

【００３６】加算制御レジスタ５１は、加算レジスタ５
１の値を加算した後の値と、加算レジスタ５１の値その
もののいずれを変換後のアドレス信号として出力すべき
かをブロックごとに表わしたものである。加算制御レジ
スタの４つのビットは、それぞれ先に説明した第１〜第
４のブロックに対応しており、各ビットの値が“０”の
ときそのビットに対応するブロックについては加算後の
値を選択することを示している。加算制御レジスタ５１
の各ビットの値が“１”のときはそれに対応するブロッ
クについては加算値そのものを出力することを示してい
る。

【００３７】図４は、図１に示したアドレス検出部の構
成の概要を表わしたものである。第１から第４の論理積
回路６１〜６４は、入力されるアドレス信号２２と、ア
ドレスマスクレジスタの値とのビットごとの論理積を演
算する回路である。第１の論理積回路６１には、設定番
号１番のアドレスマスクレジスタの値が、第２の論理積
回路６２には、設定番号２番のアドレスマスクレジスタ
の値がそれぞれマスクパターンとして入力されている。
同様に第３の論理積回路６３には設定番号３番のもの
が、第４の論理積回路６４には設定番号４番のアドレス
マスクレジスタの値が入力されている。

【００３８】第１〜第４の論理積回路６１〜６４の出力
は、第１〜第４の比較回路６５〜６８に入力されてい
る。第１の比較回路６５には、設定番号１番のアドレス
比較レジスタの値が、第２の比較回路６６には、設定番
号２番のアドレス比較レジスタの値がそれぞれ入力され
ている。同様に第３の比較回路６７には、設定番号３番
のものが、第４の比較回路６８には設定番号４番のアド
レス比較レジスタの値が入力されている。エンコード回
路６９には、各比較回路の比較結果を表わす一致検出信
号７１〜７４が入力されている。また、制御バス２５か
らのバスコマンド２６が入力されている。

【００３９】比較回路６５〜６８の出力する一致検出信
号の値は、それぞれ対応する論理積回路から入力される
マスク後のアドレス信号と、アドレス比較レジスタの値
が一致するとき“真”なり、不一致のとき“偽”とな
る。エンコード回路６９は、バスコマンド２６がＩ／Ｏ
リードあるいはＩ／Ｏライトを表わしているとき“真”
の値となっている一致検出信号が４つのうちのいずれで
あるかを２ビットにエンコードしたエンコード信号７５
を出力する回路である。

【００４０】設定番号“１”の一致検出信号７１が
“真”のとき“００”を、設定番号“２”の一致検出信
号７２が“真”のとき“０１”を、設定番号“３”の一
致検出信号７３が“真”のとき“１０”を、設定番号
“４”の一致検出信号７４が“真”のとき“１１”を出
力する。このようにエンコード信号７５の値は、一致検
出信号が“真”となったものの設定番号の値に対応して
いる。また、エンコード回路６９は、いずれか１つ以上
の一致検出信号が“真”であり、かつＩ／Ｏライトコマ
ンドあるいはＩ／Ｏリードコマンドが入力されていると
き、“真”の値をとるエンコード有効表示信号７６を出
力する。

【００４１】図５は、図１に示したアドレス制御部の構
成の概要を表わしたものである。アドレス制御部１５
は、アドレスマスクレジスタ群８１と、アドレス比較レ
ジスタ群８２と、加算値レジスタ群８３と、レーン制御
レジスタ群８４と加算制御レジスタ分８５を備えてい
る。また、これらのレジスタ群に設定すべき値を書き込
むレジスタライト部８６を有している。各レジスタ群８
１、〜８５は、それぞれ図３に示したように設定番号が
“１”〜“４”の４組分のレジスタを備えている。

【００４２】レジスタライト部８６には、入力アドレス
バス２１と、データバス２３と制御バス２５が接続され
ている。レジスタライト部８６は、図２に示したインデ
ックスレジスタを備えている。Ｉ／Ｏポート“０００
０”ｈへのライトコマンドが入力されると、データバズ
２３上の第１ビット〜第４ビットをインデックスレジス
タの対応するビットに取り込むようになっている。

【００４３】レジスタライト部８６は、Ｉ／Ｏポート
“０００２”ｈへのライトコマンドを受けたとき、イン
デックスレジスタに格納しているレジスタ番号を表わし
たレジスタ番号信号８７と、各レジスタ群への書き込み
を指示するレジスタライト信号８８を出力する。

【００４４】アドレスマスクレジスタ群８１は、設定番
号“１”〜“４”に対応する各１６ビットからなる４つ
のアドレスマスクレジスタを備えている。これらは、レ
ジスタ番号信号８７が、“００”ｈ、“０８”ｈ、“１
０”ｈ、“１８”ｈであってレジスタライト信号８８が
真になったとき、データバス２３上のデータを取り込む
ようになっている。アドレスマスクレジスタ群８１の出
力信号８９はこれら４つのレジスタの並列出力であり、
６４ビット幅になっている。

【００４５】アドレス比較レジスタ群８２は、設定番号
“１”〜“４”に対応する各１６ビットからなる４つの
アドレス比較レジスタを備えている。これらは、レジス
タ番号信号８７が、“０２”ｈ、“０Ａ”ｈ、“１２”
ｈ、“１Ａ”ｈであってレジスタライト信号８８が真に
なったとき、データバス２３上のデータを取り込むよう
になっている。アドレス比較レジスタ群８２の出力信号
９１はこれら４つのレジスタの並列出力であり６４ビッ
ト幅である。

【００４６】加算レジスタ群８３は、設定番号“１”〜
“４”に対応する各１６ビットからなる４つのアドレス
比較レジスタを備えている。これらは、レジスタ番号信
号８７が、“０４”ｈ、“０Ｃ”ｈ、“１４”ｈ、“１
Ｃ”ｈであってレジスタライト信号８８が真のとき、デ
ータバス２３上のデータを取り込むようになっている。
加算値レジスタ群８３の出力信号９２は、これら４つの
レジスタの並列出力であり、６４ビット幅になってい
る。

【００４７】レーン制御レジスタ群８４は、設定番号
“１”〜“４”に対応する各８ビットからなる４つのレ
ーン制御レジスタを備えている。これらは、レジスタ番
号信号８７が、“０６”ｈ、“０Ｄ”ｈ、“１６”ｈ、
“１Ｄ”ｈであってレジスタライト信号８８が真のと
き、データバス２３上の上位８ビットのデータを取り込
むようになっている。レーン制御レジスタ群８４の出力
信号９３は、これら４つのレジスタの並列出力であり３
２ビット幅になっている。

【００４８】加算制御レジスタ群８５は、設定番号
“１”〜“４”に対応する各４ビットからなる４つの加
算制御レジスタを備えている。これらは、レジスタ番号
信号８７が、“０６”ｈ、“０Ｄ”ｈ、“１６”ｈ、
“１Ｄ”ｈであってレジスタライト信号８８が真のと
き、データバス２３上の下位４ビットのデータを取り込
むようになっている。加算制御レジスタ群８５の出力信
号９４は、これら４つのレジスタの並列出力であり１６
ビット幅になっている。

【００４９】第１のレジスタ選択部９５には、図４に示
したエンコード回路６９の出力するエンコード信号７５
と、加算値レジスタ群８３の出力信号９２が入力されて
いる。第１のレジスタ選択部９５は、エンコード信号７
５の示す設定番号に対応する加算値レジスタの値を１つ
選択して出力する。第１のレジスタ選択部９５の出力す
る第１の選択信号９６は、いずれか１つの加算値レジス
タの値であり１６ビット幅である。

【００５０】第２のレジスタ選択部９７には、図４に示
したエンコード回路６９の出力するエンコード信号７５
と、レーン制御レジスタ群８４の出力信号９３が入力さ
れている。第２のレジスタ選択部９７は、エンコード信
号７５の示す設定番号に対応するレーン制御レジスタの
値を１つ選択して出力する。第２のレジスタ選択部９７
の出力する第２の選択信号９８は、いずれか１つのレー
ン制御レジスタの値であり８ビット幅である。

【００５１】第３のレジスタ選択部９９には、図４に示
したエンコード回路６９の出力するエンコード信号７５
と、加算制御レジスタ群８５の出力信号９４が入力され
ている。第３のレジスタ選択部９９は、エンコード信号
７５の示す設定番号に対応する加算制御レジスタの値を
１つ選択して出力する。第３のレジスタ選択部９９の出
力する第３の選択信号１０１は、いずれか１つの加算制
御レジスタの値であり４ビット幅である。

【００５２】このようにアドレス制御手段は、図２に示
した各種の設定値を保持している。さらに、エンコード
回路６９から受け取ったエンコード信号７５の値に応じ
て、設定番号が“１”〜“４”のうちのいずれかの組の
加算値レジスタ、レーン制御レジスタおよび加算制御レ
ジスタの値を選択して出力するようになっている。

【００５３】図６は、図１に示したアドレス変換部の構
成の概要を表わしたものである。アドレス変換部１３
は、ビット配置の入れ換えおよび加算値の加算、および
加算結果と加算値自身のいずれかを選択する第１〜第４
の論理回路１１１〜１１４を備えている。また、これら
論理回路の出力信号１１５〜１１８と入力アドレスバス
２１からのアドレス信号のいずれか一方をエンコード有
効用信号７６に応じて選択する第１〜第４のセレクタ回
路１２１〜１２４を備えている。

【００５４】第１〜第４の論理回路１１１〜１１４およ
び第１〜第４のセレクタ１２１〜１２４はそれぞれ出力
アドレスバス２８に出力する１６ビット幅のアドレス信
号を４つに分けた４ビットについての処理を行うように
なっている。第１の論理回路１１１および第１のセレク
タ１２１は、出力アドレス信号のうちの上位４ビット
を、第２の論理回路１１２および第２のセレクタ１２２
は、出力アドレス信号のうちの第１１ビット〜第８ビッ
トについての演算を行う。第３の論理回路および第３の
セレクタ１２３は、第７ビット〜第４ビットまでについ
ての演算を、第４の論理回路１１４および第４のセレク
タ１２４は出力アドレス信号のうち下位の４ビットにつ
いての演算をそれぞれ行う。

【００５５】第１から第４の論理回路１１１〜１１４に
は、それぞれ入力アドレスバス２１から１６ビット幅の
アドレス信号が入力される。また、第１から第４の論理
回路１１１〜１１４には、第１のレジスタ選択部９５に
よって選択された加算値レジスタの値を示す第１の選択
信号９６が上位から４ビットずつに振り分けられて入力
されている。すなわち、第１の論理回路１１１には、ア
ドレス信号のうち第１５ビット〜第１２ビット（１２
５）が、第２の論理回路１１２には、第１１ビットから
第８ビット（１２６）が、第３の論理回路１１３には、
第７ビットから第４ビット（１２７）が、第４の論理回
路１１４には第３ビットから第０ビット（１２８）が入
力されている。

【００５６】同様に第１から第４の論理回路１１１〜１
１４には、選択されたレーン制御レジスタの値を示す第
２の選択信号９８が上位から２ビットずつに振り分けら
れて入力されている。すなわち、第１の論理回路１１１
には、レーン制御レジスタの８ビットのうち第７、第６
ビット（１３１）が、第２の論理回路１１２には、第
５、第４ビット（１３２）が、第３の論理回路１１３に
は、第３、第２ビット（１３３）が、第４の論理回路１
１４には第１、第０ビット（１３４）がそれぞれ入力さ
れている。

【００５７】さらに、第３のレジスタ選択部９９によっ
て選択された加算値制御レジスタの値を示す第３の選択
信号１０１が上位から１ビットずつ順に振り分けられて
入力されている。すなわち、第１の論理回路１１１に
は、加算値レジスタの４ビットのうち第３（１３５）
が、第２の論理回路１１２には、第２（１３６）が、第
３の論理回路１１３には、第１ビット（１３７）が、第
４の論理回路１１４には第０ビット（１３８）がそれぞ
れ入力されている。

【００５８】第１から第４のセレクタ１２１〜１２４に
は、対応する論理回路の出力信号１１５〜１１８とエン
コード有効表示信号７６のほか、入力アドレスバス２１
からのアドレス信号が上位から４ビットずつに振り分け
られて入力されている。第１のセレクタ１２１には、入
力アドレス信号のうちの第１５ビット〜第１２ビット
（１４１）が、第２のセレクタ１２２には、第１１ビッ
ト〜第８ビット（１４２）が、第３のセレクタ１２３に
は第７ビット〜第４ビット（１４３）が、第４のセレク
タ１２４には第３ビットから第０ビット（１４４）がそ
れぞれ入力されている。

【００５９】各セレクタ１２１〜１２４は、エンコード
有効表示信号７６が“真”のとき、対応する論理回路か
らの信号を選択し、“偽”のとき入力アドレスバス２１
からのアドレス信号を選択して出力する。第１〜第４の
セレクタ１２１〜１２４からの各４ビットの出力信号１
４５〜１４８は出力アドレスバス２８上に出力され、合
計で１６ビット幅の出力アドレス信号となる。

【００６０】図７は、図６に示した第１の論理回路の構
成の概要を表わしたものである。第１〜第４の論理回路
１１１〜１１４の構成は互いに同一であり、ここでは第
１の論理回路についてのみ説明する。レーンセレクタ１
３１には、入力アドレスバス２１からの１６ビット幅の
アドレス信号２１と、第２のレジスタ選択部９７の出力
する第２の選択信号９８のうちの対応する２ビット（第
７、第６ビット）が入力されている。

【００６１】レーンセレクタ１５１は、入力された第２
の選択信号（１３１）の値が“００”のとき、アドレス
信号２１のうち上位から４ビット（第１５ビット〜第１
２ビット）を選択出力する。同様に第２の選択信号１３
１の値が“０１”のとき、アドレス信号２１のうち第１
１ビットから第８ビットを、第２の選択信号１３１の値
が“１０”のとき第７ビットから第４ビットを、第２の
選択信号１３１の値が“１１”のとき第３ビットから第
０ビットを選択出力する。

【００６２】加算器１５２には、レーンセレクタ１５１
の出力信号１５３と、図５に示した第１のレジスタ選択
部９５の出力する加算値レジスタの値を表わした第１の
選択信号９６のうちの上位４ビット（１２５）が入力さ
れている。加算器１５２は、これらを加算した出力信号
１５４を出力する。加算値セレクタ１５５には、加算器
１５２の出力信号１５４と、第１の選択信号のうちの上
位４ビット（１２５）と、選択された加算制御レジスタ
の値を示す第３の選択信号のうちの上位１ビット（１３
５）が入力されている。

【００６３】加算値セレクタ１５５は、第３の選択信号
１３５の値が“１”のとき、加算値レジスタの値（１２
５）を選択し、第３の選択信号１３５の値が“０”のと
き加算器１５２の出力信号１５４を選択する。

【００６４】図８は、アドレス変換装置の各設定レジス
タの設定内容の一例およびこれらの値が設定された際の
入力アドレスと出力アドレスの対応関係を表わしたもの
である。図の左から、設定番号１６１、入力アドレス値
１６２、出力アドレス値１６３、アドレスマスクレジス
タ値１６４、アドレス比較レジスタ値１６５、加算値レ
ジスタ値１６６、および制御レジスタ値１６７を示して
いる。制御レジスタ値１６７は、図３に示したように、
レーン制御レジスタと加算制御レジスタの双方の値を示
している。

【００６５】それでは、このように各レジスタが設定さ
れた状態におけるアドレス変換装置の動作について説明
する。

【００６６】図９は、アドレス変換装置の行うアドレス
変換動作の流れの一例を模式的に表わしたものである。
ここでは図８に示したうち設定番号が“１”のレジスタ
群を用いてアドレスの変換の行われる様子を示してあ
る。入力アドレス１７１は、“９８０１”ｈである。入
力アドレス１７１は、図４に示した第１から第４の論理
積回路６１〜６４によってそれぞれのアドレスマスクレ
ジスタ値とビットごとの論理積がとられる。

【００６７】第１の論理積回路６１では、アドレスマス
クレジスタ１７２の値が“ＦＣＥ０”であるので、演算
結果は、“９８００”ｈ（１７３）になる。この演算結
果は、第１の比較回路６５（図４）によってアドレス比
較レジスタ１７４と比較される。アドレス比較レジスタ
１７４の値は“９８００”ｈであり、演算結果と一致し
ているので、第１の比較回路６５の一致検出信号７１は
“真”になる。第２から第４の論理積回路６２〜６４の
出力値は、対応するアドレス比較値と一致しないので、
エンコード回路６９（図４）は、設定番号“１”を表わ
したエンコード信号７５を出力する。すなわち、エンコ
ード信号７５として“００”の値が出力される。

【００６８】エンコード信号７５の値の示す設定番号が
“１”であるので、これに対応したレーン制御レジスタ
１７５、加算値レジスタ１７６、加算制御レジスタ１７
７の値がアドレス制御部１５の第１〜第３のレジスタ選
択部９５、９７、９９によって選択される。すなわち、
第１のレジスタ選択手段９５の出力値は“００００”ｈ
に、第２のレジスタ選択手段９７の出力値は“００１０
０１１１”ｂ（２進数表記）に、第３のレジスタ選択手
段９９の出力値は“００００”ｂになる。以後のアドレ
ス変換は、これらの値を基に行われる。

【００６９】第１の論理回路１１１のレーンセレクタに
入力されているレーン制御レジスタの値は“００”であ
るので、入力アドレスのうちの第１５ビット〜第１２ビ
ットが選択される。第２の論理回路１１２に入力されて
いるレーン制御レジスタの値は“１０”であるので、入
力アドレスのうちの第７ビットから第４ビットが選択出
力される。

【００７０】第３の論理回路１１３に入力されているレ
ーン制御レジスタの値は“０１”であるので、入力アド
レスのうちの第１１ビットから第８ビットが選択出力さ
れる。第４の論理回路１１４に入力されているレーン制
御レジスタの値は“１１”であるので、入力アドレスの
うちの第３ビットから第０ビットが選択出力される。し
がったて、入力アドレスの第４ビット〜第７ビットと、
第８ビット〜第１１の配置が相互に入れ換えられて“９
０８１”ｈに変換される。

【００７１】その後、これに加算値レジスタ１７６の値
が加算される。加算制御レジスタ１７７の値は、全て
“０”であるので、第１〜第４の論理回路１１１〜１１
４の加算値セレクタ１５５はそれぞれ加算後の値を選択
出力する。入力アドレスは、変換対象のアドレスレンジ
内であるので、エンコード回路６９の出力するエンコー
ド有効表示信号７６は“真”である。このため図６に示
した第１〜第４のセレクタ１２１〜１２４はそれぞれ対
応する論理回路１１１〜１１４の出力を選択し、出力ア
ドレスバス２８上に送出する。こうして、入力アドレス
“９８０１”ｈは、“９０８１”ｈに変換される。

【００７２】図１０は、アドレス変換装置の行うアドレ
ス変換動作の流れの他の一例を模式的に表わしたもので
ある。ここでは図８に示したうち設定番号が“２”のレ
ジスタ群を用いてアドレスの変換の行われる様子を示し
てある。入力アドレス１８１は、“Ａ３１２”ｈであ
る。入力アドレス１８１は、図４に示した第１から第４
の論理積回路６１〜６４によってそれぞれのアドレスマ
スクレジスタ値とビットごとの論理積がとられる。

【００７３】第２の論理積回路６２では、アドレスマス
クレジスタ１８２の値が“ＦＥ００”ｈであるので、演
算結果は、“Ａ２００”ｈ（１８３）になる。この演算
結果は、第２の比較回路６６（図４）によってアドレス
比較レジスタ１８４と比較される。

【００７４】アドレス比較レジスタ１８４の値は“Ａ２
００”ｈであり、演算結果と一致しているので、第２の
比較回路６６の一致検出信号７２が“真”になる。他の
論理積回路の出力値は、対応するアドレス比較値と一致
しないので、エンコード回路６９（図４）は、設定番号
“２”を表わしたエンコード信号７５を出力する。すな
わち、エンコード信号７５として“０１”の値が出力さ
れる。

【００７５】エンコード信号７５の値の示す設定番号が
“２”であるので、これに対応したレーン制御レジスタ
１８５、加算値レジスタ１８６、加算制御レジスタ１８
７の値がアドレス制御部１５の第１〜第３のレジスタ選
択部９５、９７、９９によって選択される。すなわち、
第１のレジスタ選択手段９５の出力値は“６Ｅ００”ｈ
に、第２のレジスタ選択手段９７の出力値は“０００１
１０１１”ｂに、第３のレジスタ選択手段９９の出力値
は“００００”ｂになる。

【００７６】この場合、第１から第４の論理回路１１１
〜１１４において、入力アドレス１８１のビット配置の
変更は行われなず、加算値レジスタ１８６の値が加算さ
れ、“０１１２”ｈになる。加算は４ビットごとに個別
に行われており、下位の桁でからの繰り上がり（キャリ
ー）は無視される。加算制御レジスタ１８７の値は、全
て“０”であるので、第１〜第４の論理回路１１１〜１
１４の加算値セレクタ１５５はそれぞれ加算後の値を選
択出力する。こうして、入力アドレス“Ａ３１２”ｈ
は、“０１１２”ｈに変換される。

【００７７】図１１は、アドレス変換装置の行うアドレ
ス変換動作の流れの他の一例を模式的に表わしたもので
ある。ここでは図８に示したうち設定番号が“３”のレ
ジスタ群を用いてアドレスの変換の行われる様子を示し
てある。入力アドレス１９１は、“６７８４”ｈであ
る。入力アドレス１９１は、図４に示した第１から第４
の論理積回路６１〜６４によってそれぞれのアドレスマ
スクレジスタ値とビットごとの論理積がとられる。

【００７８】第３の論理積回路６３では、アドレスマス
クレジスタ１９２の値が“００ＦＥ”ｈであるので、演
算結果は、“００８４”ｈ（１９３）になる。この演算
結果は、第３の比較回路６７（図４）によってアドレス
比較レジスタ１９４と比較される。アドレス比較レジス
タ１９４の値は“００８４”ｈであり、演算結果と一致
しているので、第３の比較回路６７の一致検出信号７３
は“真”になる。他の論理積回路の出力値は、対応する
比較アドレス値と一致しないので、エンコード回路６９
（図４）は、設定番号“３”を表わしたエンコード信号
７５を出力する。すなわち、エンコード信号７５として
“１０”の値が出力される。

【００７９】エンコード信号７５の値の示す設定番号が
“３”であるので、これに対応したレーン制御レジスタ
１９５、加算値レジスタ１９６、加算制御レジスタ１９
７の値がアドレス制御部１５の第１〜第３のレジスタ選
択部９５、９７、９９によって選択される。すなわち、
第１のレジスタ選択手段９５の出力値は“６０８０”ｈ
に、第２のレジスタ選択手段９７の出力値は“１１１０
０００１”ｂに、第３のレジスタ選択手段９９の出力値
は“０１００”ｂになる。

【００８０】第１の論理回路１１１のレーンセレクタに
入力されているレーン制御レジスタの値は“１１”であ
るので、入力アドレスのうちの第３ビット〜第０ビット
が選択される。第２の論理回路１１２に入力されている
レーン制御レジスタの値は“１０”であるので、入力ア
ドレスのうちの第７ビットから第４ビットが選択出力さ
れる。

【００８１】第３の論理回路１１３に入力されているレ
ーン制御レジスタの値は“００”であるので、入力アド
レスのうちの第１５ビットから第１２ビットが選択出力
される。第４の論理回路１１４に入力されているレーン
制御レジスタの値は“０１”であるので、入力アドレス
のうちの第１１ビットから第８ビットが選択出力され
る。このように４ビット単位にビット配置が入れ換えら
れ、入力アドレス“６７８４”ｈは、“４８６７”ｈに
変換される。

【００８２】ビット配置を入れ換えた後の値に加算値レ
ジスタ１９６の値が加算され、“Ａ８Ｅ７”ｈになる。
４ビット単位に加算され下位の桁でからの繰り上がり
（キャリー）は無視されている。加算制御レジスタ１９
７の値は、“０１００”ｂであるので、第１、第３、第
４の加算値セレクタ１５５はそれぞれ加算後の値を選択
出力する。また、第２の加算値セレクタ１５５は、入力
される加算値制御レジスタ１９７の値が“１”であるの
で、加算後の値ではなく、加算値自体を選択出力する。
その結果、入力アドレス“６７８４”ｈは、“Ａ０Ｅ
７”ｈに変換される。

【００８３】図１２は、アドレス変換装置の行うアドレ
ス変換動作の流れの他の一例を模式的に表わしたもので
ある。ここでは図８に示したうち設定番号が“４”のレ
ジスタ群を用いてアドレスの変換の行われる様子を示し
てある。入力アドレス２０１は、“ＡＡＡＡ”ｈであ
る。入力アドレス２０１は、図４に示した第１から第４
の論理積回路６１〜６４によってそれぞれのアドレスマ
スクレジスタ値とビットごとの論理積がとられる。

【００８４】第４の論理積回路６４では、アドレスマス
クレジスタ２０２の値が“Ｅ０００”ｈであるので、演
算結果は、“Ａ０００”ｈ（２０３）になる。この演算
結果は、第４の比較回路６８（図４）によってアドレス
比較レジスタ２０４と比較される。アドレス比較レジス
タ２０４の値は“Ａ０００”ｈであり、演算結果と一致
しているので、第４の比較回路６８の一致検出信号７４
は“真”になる。他の論理積回路の出力値は、対応する
比較アドレス値と一致しないので、エンコード回路６９
（図４）は、設定番号“４”を表わしたエンコード信号
７５を出力する。すなわち、エンコード信号７５として
“１１”の値が出力される。

【００８５】エンコード信号７５の値の示す設定番号が
“４”であるので、これに対応したレーン制御レジスタ
２０５、加算値レジスタ２０６、加算制御レジスタ２０
７の値がアドレス制御部１５の第１〜第３のレジスタ選
択部９５、９７、９９によって選択される。すなわち、
第１のレジスタ選択手段９５の出力値は“Ａ１２３”ｈ
に、第２のレジスタ選択手段９７の出力値は“０００１
１０１１”ｂに、第３のレジスタ選択手段９９の出力値
は“０１１１”ｂになる。

【００８６】この場合、第１から第４の論理回路１１１
〜１１４において、入力アドレス２０１のビット配置の
変更は行われなず、加算値レジスタ２０６の値が加算さ
れて“４ＢＣＤ”ｈになる。加算は４ビットごとに個別
に行われており、下位の桁でからの繰り上がり（キャリ
ー）は無視されている。加算制御レジスタ２０７の値
は、“０１１１”ｂであるので、第２〜第４の加算値セ
レクタはそれぞれ加算値自体をを選択出力する。また、
第１の加算値セレクタは、入力される加算値制御レジス
タ２０７の値が“０”であるので、加算後の値を選択出
力する。その結果、入力アドレス“ＡＡＡＡ”ｈは、
“４１２３”ｈに変換される。

【００８７】この場合には、入力アドレスが“Ａ００
０”ｈ〜“ＡＦＦＦ”ｈの範囲では、常に出力アドレス
は“４１２３”ｈになる。すなわち、コンピュータなど
のアドレス空間上で連続したアドレスを、１つの固定の
Ｉ／Ｏアドレスに変換することができる。このため、同
一のアクセスアドレスに連続してアクセスすることによ
って次々にデータを読み書きするようなデバイスに対し
て、ブロック転送命令等によりデータを連続して読み書
きすることが可能になる。４ビット単位に、加算値レジ
スタの値をそのまま固定値として出力することもできる
ので、このような変換が可能になる。

【００８８】このほか、レーン制御レジスタによってビ
ット配置を入れ換えることが可能なので、飛び飛びのア
ドレス空間を連続したアドレス空間に写像したり、その
逆写像を行うこともできる。

【００８９】以上説明した実施例では、４組の設定が可
能になっているが、その数は任意で良い。さらに実施例
では、レーン制御や加算値と加算後の値の選択を４ビッ
トを単位として行ったが、任意のビット数を単位にこれ
らの操作を行うことができる。たとえば、１ビットごと
であっても３ビットあるは５ビット等であっても良い。

【００９０】

【発明の効果】このように請求項１記載の発明によれ
ば、入力アドレスとマスクパターンとの論理積をとった
結果が所定の比較アドレスと一致するか否かによって、
変換対象のアドレス範囲内か否かを判別したので、変換
対象のアドレス範囲を柔軟に設定できる。また、入力ア
ドレスのビット配置を予め登録されている入換パターン
に応じて入れ換えてたので、飛び飛びのアドレス空間と
連続するアドレス空間と間でアドレス変換を行うことが
可能になる。

【００９１】さらに、入換後のアドレスに加算値を加え
ることで、任意のオフセットを設定できるとともに、加
算値自体を固定値として出力可能なので、入力アドレス
に係わらず、出力アドレスの任意のビットを固定値に変
換できる。これらのアドレス変換の組み合わせることに
より、比較的複雑なアドレス変換を行うことができる。
また、比較アドレスやマスクパターンなどの登録値を変
更することで、容易に変換内容を設定変更できる。

【００９２】また請求項２記載の発明によれば、ビット
配置の入れ換えおよび加算後の値と加算値自体の選択を
アドレス信号を所定ビット数ずつの複数に分けたブロッ
ク単位に行っている。たとえば、４ビット単位のブロッ
クに分割すれば、入換パターンや加算値の設定を比較的
容易に行うことができる。また、ビット単位にこれらの
操作を行う場合に比べて回路構成の簡略化を図ることが
できる。

【００９３】さらに請求項３記載の発明によれば、入力
アドレスのビット配置を予め登録されている入換パター
ンに応じて入れ換えた後のアドレス信号に各種のアドレ
ス変換処理を施している。これにより、飛び飛びのアド
レス空間と連続するアドレス空間と間でアドレス変換を
行うなどの複雑なアドレス変換が可能になる。

【００９４】また請求項４記載の発明によれば、変換対
象のアドレス範囲を判別するための登録情報や、アドレ
スを変換する際に用いる登録情報の内容を任意に書き換
えることができるので、変換対象のアドレス範囲やアド
レス変換の内容を容易に設定変更することができる。

【００９５】さらに請求項５記載の発明によれば、加算
をブロックごとに行い、他のブロックからの桁上がりを
無視したので、入力アドレスのビット数が多い場合であ
っても加算演算を高速に行うことができる。さらに、桁
上がりを考慮する必要がないので、加算値後の値を所望
の値にするための加算値の設定を容易に行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例におけるアドレス変換装置の
構成の概要を表わしたブロック図である。

【図２】指定されたレジスタ番号を格納するためのイン
デックスレジスタのデータ構成を表わした説明図であ
る。

【図３】変換対象のアドレスレンジや変換内容を指定す
るための情報を記憶するレジスタ群の内容を表わした説
明図である。

【図４】図１に示したアドレス検出部の構成の概要を表
わしたブロック図である。

【図５】図１に示したアドレス制御部の構成の概要を表
わしたブロック図である。

【図６】図１に示したアドレス変換部の構成の概要を表
わしたブロック図である。

【図７】図６に示した第１の論理回路の構成の概要を表
わしたブロック図である。

【図８】アドレス変換装置の各設定レジスタの設定内容
の一例およびこれらの値が設定された際の入力アドレス
と出力アドレスとの対応関係を表わした説明図である。

【図９】アドレス変換装置の行うアドレス変換動作の流
れの一例を模式的に表わした説明図である。

【図１０】アドレス変換装置の行うアドレス変換動作の
流れの他の一例を模式的に表わした説明図である。

【図１１】アドレス変換装置の行うアドレス変換動作の
流れの他の一例を模式的に表わした説明図である。

【図１２】アドレス変換装置の行うアドレス変換動作の
流れの他の一例を模式的に表わした説明図である。

【符号の説明】

１１ アドレス変換装置 １２ アドレス変換制御部 １３ アドレス変換部 １４ アドレス検出部 １５ アドレス制御部 ２１ 入力アドレスバス ２３ データバス ２５ 制御バス ２８ 出力アドレスバス ３１ インデックスレジスタ ４１ 設定レジスタ ４６、８１、１７２、１８２、１９２、２０２ アドレ
スマスクレジスタ ４７、８２、１７４、１８４、１９４、２０４ アドレ
ス比較レジスタ ４８、８３、１７６、１８６、１９６、２０６ 加算値
レジスタ ４９、８４、１７５、１８５、１９５、２０５ レーン
制御レジスタ ５１、８５、１７７、１８７、１９７、２０７ 加算制
御レジスタ ６１〜６４ 論理積回路 ６５〜６８ 比較回路 ６９ エンコード回路 ８６ レジスタライト部 ９５、９７、９９ レジスタ選択部 １１１〜１１４ 論理回路 １２１〜１２４ セレクタ １５１ レーンセレクタ １５２ 加算器 １５５ 加算値セレクタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力される複数ビットのアドレス情報と
   論理積をとるためのマスクパターンの登録されたマスク
   情報登録手段と、 前記マスクパターンと論理積のとられた後のアドレス情
   報と一致しているか否かを比較される比較アドレスの登
   録された比較アドレス登録手段と、 入力されるアドレス情報のビット配置を入れ換える際の
   入換パターンの登録された入換パターン登録手段と、 ビット配置の入れ換えられた後のアドレス情報に加算す
   る加算値の登録された加算値登録手段と、 ビット配置の入れ換えられた後のアドレス情報に前記加
   算値を加算した後の値とこの加算値登録手段に登録され
   ている加算値のいずれを選択すべきかを各ビットごとに
   表わす選択情報の登録された選択情報登録手段と、 前記アドレス情報が入力されたときそのビット配置を前
   記入換パターンに応じて入れ換えるビット配置入換手段
   と、 このビット配置入換手段によってビット配置の入れ換え
   られた後のアドレス情報に前記加算値を加算する加算手
   段と、 前記加算値とこの加算手段によって加算値の加算された
   後のアドレス情報のいずれかを前記選択情報に応じてビ
   ットごとに選択する選択手段と、 前記アドレス情報が入力されたときこれと前記マスク情
   報登録手段に登録されているマスクパターンの対応する
   ビットごとの論理積を演算するマスク手段と、 このマスク手段によってビットごとの論理積のとられた
   後のアドレス情報と前記比較アドレスとの一致を検出す
   る比較手段と、 この比較手段によって前記比較アドレスとの一致が検出
   されたとき前記選択手段により選択されたものを変換後
   のアドレス情報として出力する変換アドレス出力手段と
   を具備することを特徴とするアドレス変換装置。
2. 【請求項２】 入力される複数ビットのアドレス情報と
   論理積をとるためのマスクパターンの登録されたマスク
   情報登録手段と、 前記マスクパターンと論理積のとられた後のアドレス情
   報と一致しているか否かを比較される比較アドレスの登
   録された比較アドレス登録手段と、 入力されるアドレス情報のビット配置を所定ビット数ご
   とのグループを単位として入れ換える際の入換パターン
   の登録された入換パターン登録手段と、 ビット配置の入れ換えられた後のアドレス情報に加算す
   る加算値の登録された加算値登録手段と、 前記所定ビット数のグループごとにこの加算値登録手段
   に登録されている加算値とビット配置の入れ換えられた
   後のアドレス情報に前記加算値を加算した後の値のうち
   のいずれを選択すべきかを表わした選択情報の登録され
   た選択情報登録手段と、 前記アドレス情報が入力されたときそのビット配置を前
   記入換パターンに応じてグループごとに入れ換えるビッ
   ト配置入換手段と、 このビット配置入換手段によってビット配置の入れ換え
   られた後のアドレス情報に前記加算値を加算する加算手
   段と、 前記加算値とこの加算手段によって加算値の加算された
   後のアドレス情報のいずれかを前記選択情報に応じて前
   記グループごとに選択する選択手段と、 前記アドレス情報が入力されたときこれと前記マスク情
   報登録手段に登録されているマスクパターンの対応する
   ビットごとの論理積を演算するマスク手段と、 このマスク手段によってビットごとの論理積のとられた
   後のアドレス情報と前記比較アドレスとの一致を検出す
   る比較手段と、 この比較手段によって前記比較アドレスとの一致が検出
   されたとき前記選択手段により選択されたものを変換後
   のアドレス情報として出力する変換アドレス出力手段と
   を具備することを特徴とするアドレス変換装置。
3. 【請求項３】 入力される複数ビットのアドレス情報と
   論理積をとるためのマスクパターンの登録されたマスク
   情報登録手段と、 前記マスクパターンと論理積のとられた後のアドレス情
   報と一致しているか否かを比較される比較アドレスの登
   録された比較アドレス登録手段と、 入力されるアドレス情報のビット配置を入れ換える際の
   入換パターンの登録された入換パターン登録手段と、 ビット配置の入れ換えられた後のアドレス情報に施され
   るアドレス変換の内容の登録された変換内容登録手段
   と、 前記アドレス情報が入力されたときそのビット配置を前
   記入換パターンに応じて入れ換えるビット配置入換手段
   と、 このビット配置入換手段によってビット配置の入れ換え
   られた後のアドレス情報に前記変換内容登録手段に登録
   されているアドレス変換を施すアドレス変換手段と、 前記アドレス情報が入力されたときこれと前記マスク情
   報登録手段に登録されているマスクパターンの対応する
   ビットごとの論理積を演算するマスク手段と、 このマスク手段によってビットごとの論理積のとられた
   後のアドレス情報と前記比較アドレスとの一致を検出す
   る比較手段と、 この比較手段によって前記比較アドレスとの一致が検出
   されたとき前記アドレス変換手段により変換された後の
   アドレス情報を有効なアドレスとして出力する有効アド
   レス出力手段とを具備することを特徴とするアドレス変
   換装置。
4. 【請求項４】 前記マスク情報登録手段、比較アドレス
   登録手段、加算値登録手段および選択情報登録手段は、
   それらの登録内容を書き換えることのできるレジスタで
   あることを特徴とする請求項１または請求項２記載のア
   ドレス変換装置。
5. 【請求項５】 前記加算値登録手段は前記グループごと
   に加算値を登録し、前記加算手段は前記ビット配置入換
   手段によってビット配置の入れ換えられた後のアドレス
   情報と前記加算値の対応するグループどうしを個別に加
   算することを特徴とする請求項２記載のアドレス変換装
   置。