JP3266529B2 - 記憶領域アドレスをメモリ制御信号に変換するために変換情報を形成する方法および装置 - Google Patents
記憶領域アドレスをメモリ制御信号に変換するために変換情報を形成する方法および装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサ制御さ
れる装置により生成される記憶領域アドレスをメモリの
構成および記憶容量に整合されたメモリ制御信号に変換
するために変換情報を形成する方法および装置に関す
る。
れる装置により生成される記憶領域アドレスをメモリの
構成および記憶容量に整合されたメモリ制御信号に変換
するために変換情報を形成する方法および装置に関す
る。
【０００２】
【従来の技術】プロセッサ制御される装置には、プログ
ラムおよびデータを記憶させるためにメモリ（通常はダ
イナミックＲＡＭまたはスタティックＲＡＭ）が設けら
れている。メモリの記憶領域にデータを書き込むため
に、あるいは個々の記憶領域からデータを読み出すため
に、プロセッサは記憶領域アドレスを生成し、それをメ
モリコントローラ（当業者間ではＳＲＡＭまたはＤＲＡ
Ｍコントローラと呼ばれる）へ引き渡す。さらにメモリ
コントローラは、それらの記憶領域アドレスをアドレス
線を介してメモリのアドレスインプットへ転送する。記
憶領域アドレスはたいていは２進数で表され、その際、
アドレス指定可能な最小の記憶領域は一般に１ｂｙｔｅ
またはそれ以上のｂｙｔｅを有している。
ラムおよびデータを記憶させるためにメモリ（通常はダ
イナミックＲＡＭまたはスタティックＲＡＭ）が設けら
れている。メモリの記憶領域にデータを書き込むため
に、あるいは個々の記憶領域からデータを読み出すため
に、プロセッサは記憶領域アドレスを生成し、それをメ
モリコントローラ（当業者間ではＳＲＡＭまたはＤＲＡ
Ｍコントローラと呼ばれる）へ引き渡す。さらにメモリ
コントローラは、それらの記憶領域アドレスをアドレス
線を介してメモリのアドレスインプットへ転送する。記
憶領域アドレスはたいていは２進数で表され、その際、
アドレス指定可能な最小の記憶領域は一般に１ｂｙｔｅ
またはそれ以上のｂｙｔｅを有している。
【０００３】メモリは複数の挿入領域により形成されて
おり、それらの挿入領域にそれぞれ少なくとも１つのメ
モリモジュール（通常は集積化されたメモリチップ）を
挿入することができる。プラグイン・ディバイスにより
実現される挿入領域は、様々な記憶容量を有するメモリ
モジュールないしメモリチップ（たとえば１ｋｂｙｔｅ
ないしＭｂｙｔｅのメモリモジュールあるいは４ｋｂｙ
ｔｅないしＭｂｙｔｅのメモリモジュール）を挿入でき
るように構成されていることが多い。したがって挿入領
域を種々異なるように装備することによって、メモリの
記憶容量を個々の適用事例に最適に合わせることができ
る。そしてこのことは、エラーのないメモリアドレス指
定を保証するため、メモリモジュールをそれらの記憶容
量に依存してアドレス整合のとれた挿入領域に挿入しな
ければならないことを意味している。記憶容量や挿入領
域に関して誤った装備のしかたをすることで、プロセッ
サシステムの重大な障害ないしはプロセッサシステムの
故障を招くことになる。
おり、それらの挿入領域にそれぞれ少なくとも１つのメ
モリモジュール（通常は集積化されたメモリチップ）を
挿入することができる。プラグイン・ディバイスにより
実現される挿入領域は、様々な記憶容量を有するメモリ
モジュールないしメモリチップ（たとえば１ｋｂｙｔｅ
ないしＭｂｙｔｅのメモリモジュールあるいは４ｋｂｙ
ｔｅないしＭｂｙｔｅのメモリモジュール）を挿入でき
るように構成されていることが多い。したがって挿入領
域を種々異なるように装備することによって、メモリの
記憶容量を個々の適用事例に最適に合わせることができ
る。そしてこのことは、エラーのないメモリアドレス指
定を保証するため、メモリモジュールをそれらの記憶容
量に依存してアドレス整合のとれた挿入領域に挿入しな
ければならないことを意味している。記憶容量や挿入領
域に関して誤った装備のしかたをすることで、プロセッ
サシステムの重大な障害ないしはプロセッサシステムの
故障を招くことになる。
【０００４】
【発明が解決しようとする課題】したがって本発明の課
題は、プロセッサにより生成される記憶領域アドレスを
もとに、メモリのフレキシブルな構成を考慮しながらメ
モリの構成に適正なアドレス指定を保証することにあ
る。
題は、プロセッサにより生成される記憶領域アドレスを
もとに、メモリのフレキシブルな構成を考慮しながらメ
モリの構成に適正なアドレス指定を保証することにあ
る。
【０００５】
【課題を解決するための手段】本発明によればこの課題
は以下の構成により解決される。すなわち本発明によれ
ば、メモリは画一的な記憶容量および／または種々異な
る記憶容量を有するメモリモジュールにより形成されて
おり、該メモリモジュールは、メモリの物理的な挿入領
域にそれぞれ挿入されており、該メモリは少なくとも２
つの挿入領域を有し、挿入された各メモリモジュールに
それぞれ対応づけられ挿入された個々のメモリモジュー
ルの記憶容量を表す全挿入領域の容量情報と、挿入され
たメモリモジュールの存在を表す全挿入領域の構成情報
とが取得され、取得された容量情報と構成情報から、得
られた該構成情報に依存してアドレス空間を表す論理容
量情報と、メモリの仮想の構成を表す論理構成情報とが
導出され、前記論理容量情報は前記論理構成情報ととも
に変換情報を成し、前記の論理容量情報と論理構成情報
は、それぞれ２進数で表される前記の容量情報と構成情
報を小さい桁の方向へシフトすることにより形成され、
メモリモジュールを挿入領域へ挿入した後、論理容量情
報が形成され、１つの挿入されたメモリモジュールを有
し最小の値の割り当てられた記憶領域アドレスをもつ挿
入領域からはじめて、１つの挿入されたメモリモジュー
ルを示す構成情報があれば、それぞれ取得された２進数
の容量情報が２進で加算されて１つの２進数が形成さ
れ、該２進数により、大きな記憶容量の２進数の和によ
るメモリの使用可能なアドレス空間が表され、挿入され
たメモリモジュールのない挿入領域があれば、論理容量
情報と論理構成情報は挿入されたメモリモジュールの存
在に依存して、メモリモジュールの記憶容量を表す２進
数の容量情報および構成情報を複数桁の２進数の容量情
報および構成情報の小さい値の桁の方向へシフトするこ
とにより形成される。
は以下の構成により解決される。すなわち本発明によれ
ば、メモリは画一的な記憶容量および／または種々異な
る記憶容量を有するメモリモジュールにより形成されて
おり、該メモリモジュールは、メモリの物理的な挿入領
域にそれぞれ挿入されており、該メモリは少なくとも２
つの挿入領域を有し、挿入された各メモリモジュールに
それぞれ対応づけられ挿入された個々のメモリモジュー
ルの記憶容量を表す全挿入領域の容量情報と、挿入され
たメモリモジュールの存在を表す全挿入領域の構成情報
とが取得され、取得された容量情報と構成情報から、得
られた該構成情報に依存してアドレス空間を表す論理容
量情報と、メモリの仮想の構成を表す論理構成情報とが
導出され、前記論理容量情報は前記論理構成情報ととも
に変換情報を成し、前記の論理容量情報と論理構成情報
は、それぞれ２進数で表される前記の容量情報と構成情
報を小さい桁の方向へシフトすることにより形成され、
メモリモジュールを挿入領域へ挿入した後、論理容量情
報が形成され、１つの挿入されたメモリモジュールを有
し最小の値の割り当てられた記憶領域アドレスをもつ挿
入領域からはじめて、１つの挿入されたメモリモジュー
ルを示す構成情報があれば、それぞれ取得された２進数
の容量情報が２進で加算されて１つの２進数が形成さ
れ、該２進数により、大きな記憶容量の２進数の和によ
るメモリの使用可能なアドレス空間が表され、挿入され
たメモリモジュールのない挿入領域があれば、論理容量
情報と論理構成情報は挿入されたメモリモジュールの存
在に依存して、メモリモジュールの記憶容量を表す２進
数の容量情報および構成情報を複数桁の２進数の容量情
報および構成情報の小さい値の桁の方向へシフトするこ
とにより形成される。
【０００６】
【発明の実施の形態】本発明による方法の重要な観点
は、プロセッサにより生成された記憶領域アドレスを目
下のメモリ構成に整合したメモリ制御信号に変換するた
めの変換情報を形成することにある。この場合、挿入さ
れた各メモリモジュールに対応づけられ個々のメモリモ
ジュールの記憶容量を表す全挿入領域の容量情報と、挿
入されたメモリモジュールの存在を表す全挿入領域の構
成情報がそれぞれ取得され、取得されたこれらの容量情
報および構成情報から、得られた構成情報に依存してア
ドレス空間を表す論理容量情報とメモリの仮想の構成を
表す論理構成情報とが導出される。論理容量情報は、構
成情報とともに変換情報を成すものである。
は、プロセッサにより生成された記憶領域アドレスを目
下のメモリ構成に整合したメモリ制御信号に変換するた
めの変換情報を形成することにある。この場合、挿入さ
れた各メモリモジュールに対応づけられ個々のメモリモ
ジュールの記憶容量を表す全挿入領域の容量情報と、挿
入されたメモリモジュールの存在を表す全挿入領域の構
成情報がそれぞれ取得され、取得されたこれらの容量情
報および構成情報から、得られた構成情報に依存してア
ドレス空間を表す論理容量情報とメモリの仮想の構成を
表す論理構成情報とが導出される。論理容量情報は、構
成情報とともに変換情報を成すものである。
【０００７】ｍ桁の２進の記憶領域アドレスの場合、２
ｎ個の挿入領域の構成に対しｎ個の上位桁が設けられて
おり、その際、各挿入領域には、２ｍ−ｎ個のアドレス
指定可能な記憶領域から成る全記憶容量のメモリモジュ
ールを挿入可能であって、各挿入領域ごとに１つの容量
情報および１つの構成情報が取得される（請求項２）。
この分割により、２ｘ個の記憶容量段階を有するメモリ
モジュールが考慮される。他の記憶容量段階も可能であ
るが、それによってアドレス指定が制限されることにな
り、また、本発明による方法を実現するためには複雑さ
が増すことになる。
ｎ個の挿入領域の構成に対しｎ個の上位桁が設けられて
おり、その際、各挿入領域には、２ｍ−ｎ個のアドレス
指定可能な記憶領域から成る全記憶容量のメモリモジュ
ールを挿入可能であって、各挿入領域ごとに１つの容量
情報および１つの構成情報が取得される（請求項２）。
この分割により、２ｘ個の記憶容量段階を有するメモリ
モジュールが考慮される。他の記憶容量段階も可能であ
るが、それによってアドレス指定が制限されることにな
り、また、本発明による方法を実現するためには複雑さ
が増すことになる。
【０００８】本発明による方法の有利な実施形態によれ
ば、異なる２つの記憶容量を有するメモリモジュールを
挿入可能であり、その際、大きい方の記憶容量は２
ｍ−ｎ個のアドレス指定可能な記憶領域を有しており、
小さい方の記憶容量は２ｍ−ｎ−ｋ個（ｋ，ｌ，ｍ，ｎ
＝１，２．．）のアドレス指定可能な記憶領域を有して
いる。大きい方の記憶容量を有するメモリモジュール
は、最小の値の割り当てられた記憶領域アドレスをもつ
挿入領域からはじめて、その次に大きい値の割り当てら
れた記憶領域アドレスをもつ挿入領域へと順次に挿入さ
れる。取得された容量情報は、小さいまたは大きい記憶
容量を示す２進数の容量情報により表され、構成情報は
挿入されたメモリモジュールが存在していることまたは
存在していないことを示す２進数の構成情報により表さ
れる（請求項３）。この限定はたしかに誤った装着を許
容するものであるが、これによれば誤って装着されたメ
モリモジュールの記憶容量は低減される。しかもこの限
定により変換装置が著しく簡単になり、ひいては経済的
に実現できる。
ば、異なる２つの記憶容量を有するメモリモジュールを
挿入可能であり、その際、大きい方の記憶容量は２
ｍ−ｎ個のアドレス指定可能な記憶領域を有しており、
小さい方の記憶容量は２ｍ−ｎ−ｋ個（ｋ，ｌ，ｍ，ｎ
＝１，２．．）のアドレス指定可能な記憶領域を有して
いる。大きい方の記憶容量を有するメモリモジュール
は、最小の値の割り当てられた記憶領域アドレスをもつ
挿入領域からはじめて、その次に大きい値の割り当てら
れた記憶領域アドレスをもつ挿入領域へと順次に挿入さ
れる。取得された容量情報は、小さいまたは大きい記憶
容量を示す２進数の容量情報により表され、構成情報は
挿入されたメモリモジュールが存在していることまたは
存在していないことを示す２進数の構成情報により表さ
れる（請求項３）。この限定はたしかに誤った装着を許
容するものであるが、これによれば誤って装着されたメ
モリモジュールの記憶容量は低減される。しかもこの限
定により変換装置が著しく簡単になり、ひいては経済的
に実現できる。
【０００９】本発明のさらに別の重要な観点は、プロセ
ッサ制御された装置により生成された記憶領域アドレス
をメモリの構造および記憶容量に合わせられたメモリ制
御信号に変換するために変換情報を利用する点にある。
この場合、メモリは画一的な記憶容量および／または種
々異なる記憶容量を有するメモリモジュールにより形成
されており、それらのメモリモジュールはそれぞれ１つ
の物理的な挿入領域に挿入される。この目的で、目下存
在するｍ桁の記憶領域アドレスにおいてメモリの構成に
該当するｎ＋ｋ個の桁から、記憶容量を表す容量情報か
ら導出された論理容量情報と、仮想のメモリ構成を表す
構成情報から導出された論理構成情報を用いて、挿入領
域に関連づけられた論理メモリ制御信号が導出され、構
成情報を用いて、挿入領域に関連づけられた該当する挿
入領域に対する論理メモリ制御信号から、物理的なメモ
リ制御信号が導出される。
ッサ制御された装置により生成された記憶領域アドレス
をメモリの構造および記憶容量に合わせられたメモリ制
御信号に変換するために変換情報を利用する点にある。
この場合、メモリは画一的な記憶容量および／または種
々異なる記憶容量を有するメモリモジュールにより形成
されており、それらのメモリモジュールはそれぞれ１つ
の物理的な挿入領域に挿入される。この目的で、目下存
在するｍ桁の記憶領域アドレスにおいてメモリの構成に
該当するｎ＋ｋ個の桁から、記憶容量を表す容量情報か
ら導出された論理容量情報と、仮想のメモリ構成を表す
構成情報から導出された論理構成情報を用いて、挿入領
域に関連づけられた論理メモリ制御信号が導出され、構
成情報を用いて、挿入領域に関連づけられた該当する挿
入領域に対する論理メモリ制御信号から、物理的なメモ
リ制御信号が導出される。
【００１０】他の請求項には、変換情報を形成する本発
明による方法および記憶領域アドレスをメモリ制御信号
に変換する本発明による方法のさらに別の有利な実施形
態、ならびに本発明による方法を実施するための装置が
示されている。
明による方法および記憶領域アドレスをメモリ制御信号
に変換する本発明による方法のさらに別の有利な実施形
態、ならびに本発明による方法を実施するための装置が
示されている。
【００１１】次に、図面を参照しながら本発明について
詳細に説明する。
詳細に説明する。
【００１２】
【実施例】図１には、実施例として採用したメモリＳＰ
の構成が示されており、これは４つの挿入領域ＥＢ
１．．．４により形成されていて、つまりｎ＝２であ
る。一般にプラグイン・ロケーションとして実現されて
いるこれらの挿入領域ＥＢ１．．．４に、それぞれ所定
の記憶容量Ｋ１または所定の記憶容量の４倍の記憶容量
Ｋ４を有するメモリモジュールＳＭを挿入ないしプラグ
イン可能であり、つまりｋ＝２である。この場合、所定
の記憶容量Ｋ１はたとえば１ＭＢｙｔｅである。アドレ
ス指定に必要な２４本つまりｍ＝２４のアドレス線ＡＤ
Ｌのうち、ｎ＋ｋ本この実施例では４本の上位アドレス
線ＡＤ０．．．３が変換装置ＫＶＥへ導かれている。同
様にパラレルに挿入領域ＥＢ１．．．４へ導かれている
ｎ−ｍのアドレス線ＡＤＬ２．．．ｍは、メモリＳＰに
じかに導かれている。変換装置ＫＶＥは、論理容量情報
と論理構成情報ｌｋｉ，ｌｋｏｉを伝達する２本の線路
を介して変換情報形成装置ＥＢＫと接続されており、こ
の装置において供給された容量情報と構成情報ｋｉ，ｋ
ｏｉが取得される。変換装置ＫＶＥないし変換情報形成
装置ＥＢＫは、それぞれ別個のユニットあるいはメモリ
コントローラＳＰＡのサブユニットを成す。メモリコン
トローラにおけるここには図示されていないその他の機
能は、公知のＤＲＡＭコントローラないしＳＲＡＭコン
トローラに相応するものである。この実施例に関しては
さらに、挿入領域ＥＢ１．．．ＥＢ４には最初の挿入領
域ＥＢ１からはじめて、まず最初に大きい方の記憶容量
Ｋ４を有するメモリモジュールＳＭを挿入し、続いて小
さい方の記憶容量Ｋ１を有するメモリモジュールＳＭを
挿入するものとする。ある適用事例に合わせられた目下
の構成は、この実施例では第１および第３の挿入領域Ｅ
Ｂ１，ＥＢ３に挿入された大きい記憶容量Ｋ４のメモリ
モジュールＳＭと、第４の挿入領域ＥＢ４に挿入された
小さい記憶容量Ｋ１のメモリモジュールにより定められ
ており、この場合、第２の挿入領域にはメモリモジュー
ルＳＭは挿入されていない。
の構成が示されており、これは４つの挿入領域ＥＢ
１．．．４により形成されていて、つまりｎ＝２であ
る。一般にプラグイン・ロケーションとして実現されて
いるこれらの挿入領域ＥＢ１．．．４に、それぞれ所定
の記憶容量Ｋ１または所定の記憶容量の４倍の記憶容量
Ｋ４を有するメモリモジュールＳＭを挿入ないしプラグ
イン可能であり、つまりｋ＝２である。この場合、所定
の記憶容量Ｋ１はたとえば１ＭＢｙｔｅである。アドレ
ス指定に必要な２４本つまりｍ＝２４のアドレス線ＡＤ
Ｌのうち、ｎ＋ｋ本この実施例では４本の上位アドレス
線ＡＤ０．．．３が変換装置ＫＶＥへ導かれている。同
様にパラレルに挿入領域ＥＢ１．．．４へ導かれている
ｎ−ｍのアドレス線ＡＤＬ２．．．ｍは、メモリＳＰに
じかに導かれている。変換装置ＫＶＥは、論理容量情報
と論理構成情報ｌｋｉ，ｌｋｏｉを伝達する２本の線路
を介して変換情報形成装置ＥＢＫと接続されており、こ
の装置において供給された容量情報と構成情報ｋｉ，ｋ
ｏｉが取得される。変換装置ＫＶＥないし変換情報形成
装置ＥＢＫは、それぞれ別個のユニットあるいはメモリ
コントローラＳＰＡのサブユニットを成す。メモリコン
トローラにおけるここには図示されていないその他の機
能は、公知のＤＲＡＭコントローラないしＳＲＡＭコン
トローラに相応するものである。この実施例に関しては
さらに、挿入領域ＥＢ１．．．ＥＢ４には最初の挿入領
域ＥＢ１からはじめて、まず最初に大きい方の記憶容量
Ｋ４を有するメモリモジュールＳＭを挿入し、続いて小
さい方の記憶容量Ｋ１を有するメモリモジュールＳＭを
挿入するものとする。ある適用事例に合わせられた目下
の構成は、この実施例では第１および第３の挿入領域Ｅ
Ｂ１，ＥＢ３に挿入された大きい記憶容量Ｋ４のメモリ
モジュールＳＭと、第４の挿入領域ＥＢ４に挿入された
小さい記憶容量Ｋ１のメモリモジュールにより定められ
ており、この場合、第２の挿入領域にはメモリモジュー
ルＳＭは挿入されていない。
【００１３】図２には、第１のシフト段ＶＳ１を備えた
変換情報形成装置ＥＢＫが示されており、これには記憶
容量Ｋ１，４を表す容量情報ｋｉと個々の挿入領域ＥＢ
１．．．４に挿入されたメモリモジュールＳＭの存在を
表す構成情報ｋｏｉとが供給される。求められた論理容
量情報ｌｋｉは第１のシフト段ＶＳ１の第１の出力側Ａ
１を介して、論理構成情報ｌｋｏｉは第２の出力側Ａ２
を介して、変換装置ＫＶＥ内に設けられている容量補正
段ＫＫＳへ伝送される。さらにこの容量補正段ＫＫＳの
出力側Ａを介して、補正された容量情報ｋｌｋｉがやは
り変換装置ＫＶＥ内に設けられているモジュールセレク
トユニットＭＡＥの第２の入力側Ｅ２へ供給され、この
ユニットの第１の入力側Ｅ１へは、挿入領域ＥＢ
１．．．４に挿入されているメモリモジュールＳＭをア
ドレス指定するｎ本のアドレス線ＡＤ０，１が導かれて
いる。この実施例の場合、４本の上位アドレス線ＡＤＬ
０．．．３がモジュールユニットＭＡＥへ導かれてい
る。モジュールセレクトユニットＭＡＥの出力側Ａを介
してそこにおいて形成された論理メモリ制御信号ｌｓａ
ｓが、やはり変換装置ＫＶＥ内に設けられている第２の
シフト段ＶＳ２の入力側Ｅ１へ供給され、その出力側Ａ
にはメモリ制御信号ｓａｓが生じる。そしてこの信号に
より、該当する個々の挿入領域ＥＢ１．．．４が目下到
来している記憶領域アドレスＡＤ０．．．ｍに依存して
アドレス指定される。
変換情報形成装置ＥＢＫが示されており、これには記憶
容量Ｋ１，４を表す容量情報ｋｉと個々の挿入領域ＥＢ
１．．．４に挿入されたメモリモジュールＳＭの存在を
表す構成情報ｋｏｉとが供給される。求められた論理容
量情報ｌｋｉは第１のシフト段ＶＳ１の第１の出力側Ａ
１を介して、論理構成情報ｌｋｏｉは第２の出力側Ａ２
を介して、変換装置ＫＶＥ内に設けられている容量補正
段ＫＫＳへ伝送される。さらにこの容量補正段ＫＫＳの
出力側Ａを介して、補正された容量情報ｋｌｋｉがやは
り変換装置ＫＶＥ内に設けられているモジュールセレク
トユニットＭＡＥの第２の入力側Ｅ２へ供給され、この
ユニットの第１の入力側Ｅ１へは、挿入領域ＥＢ
１．．．４に挿入されているメモリモジュールＳＭをア
ドレス指定するｎ本のアドレス線ＡＤ０，１が導かれて
いる。この実施例の場合、４本の上位アドレス線ＡＤＬ
０．．．３がモジュールユニットＭＡＥへ導かれてい
る。モジュールセレクトユニットＭＡＥの出力側Ａを介
してそこにおいて形成された論理メモリ制御信号ｌｓａ
ｓが、やはり変換装置ＫＶＥ内に設けられている第２の
シフト段ＶＳ２の入力側Ｅ１へ供給され、その出力側Ａ
にはメモリ制御信号ｓａｓが生じる。そしてこの信号に
より、該当する個々の挿入領域ＥＢ１．．．４が目下到
来している記憶領域アドレスＡＤ０．．．ｍに依存して
アドレス指定される。
【００１４】図３には、第１のシフト段ＶＳ１のブロッ
ク図が示されている。この場合、それぞれ小さいまたは
大きい記憶容量Ｋ１，Ｋ４を挿入領域ＥＢ１．．．４ご
とに表す４つの容量情報ｋｉが４本の容量指示線ＳＺ
０．．．３を介して、ならびに各挿入領域ＥＢ１．．．
４におけるメモリモジュールＳＭの存在を表す４つの構
成情報ｋｏｉが４本の存在指示線ＶＬ０．．．３を介し
て、マルチプレクサＭＵＸへ供給される。マルチプレク
サＭＵＸは３つのシフト段Ｓ１．．．３を有しており、
その際、第３のシフト段Ｓ３は２×２個のマルチプレク
ス素子ＭＸ（１．．４）を、第２のシフト段Ｓ２はそれ
ぞれ３つのマルチプレクス素子ＭＸ（５．．１０）を、
さらに第１のシフト段Ｓ１はそれぞれ４つのマルチプレ
クス素子ＭＸ（１１．．１８）を有している。これらの
マルチプレクス素子ＭＸのうち半分は容量指示線ＳＺ
０．．３に、もう半分は存在指示線ＶＬ０．．３に対応
づけられている。１つのマルチプレクス素子ＭＸは２つ
の入力側（矢印で示す）と１つの出力側と１つの制御入
力側（ＳＴで示す）を有しており、この場合、２進数０
の情報が制御入力側ＳＴへ加えられると上方の入力側に
加わる信号が出力側に切り替えられ、２進数１の情報が
制御入力側ＳＴに加わると下方の入力側に加わる信号が
出力側に切り替えられる。
ク図が示されている。この場合、それぞれ小さいまたは
大きい記憶容量Ｋ１，Ｋ４を挿入領域ＥＢ１．．．４ご
とに表す４つの容量情報ｋｉが４本の容量指示線ＳＺ
０．．．３を介して、ならびに各挿入領域ＥＢ１．．．
４におけるメモリモジュールＳＭの存在を表す４つの構
成情報ｋｏｉが４本の存在指示線ＶＬ０．．．３を介し
て、マルチプレクサＭＵＸへ供給される。マルチプレク
サＭＵＸは３つのシフト段Ｓ１．．．３を有しており、
その際、第３のシフト段Ｓ３は２×２個のマルチプレク
ス素子ＭＸ（１．．４）を、第２のシフト段Ｓ２はそれ
ぞれ３つのマルチプレクス素子ＭＸ（５．．１０）を、
さらに第１のシフト段Ｓ１はそれぞれ４つのマルチプレ
クス素子ＭＸ（１１．．１８）を有している。これらの
マルチプレクス素子ＭＸのうち半分は容量指示線ＳＺ
０．．３に、もう半分は存在指示線ＶＬ０．．３に対応
づけられている。１つのマルチプレクス素子ＭＸは２つ
の入力側（矢印で示す）と１つの出力側と１つの制御入
力側（ＳＴで示す）を有しており、この場合、２進数０
の情報が制御入力側ＳＴへ加えられると上方の入力側に
加わる信号が出力側に切り替えられ、２進数１の情報が
制御入力側ＳＴに加わると下方の入力側に加わる信号が
出力側に切り替えられる。
【００１５】第３のシフト段Ｓ３において、第４の存在
指示線ＶＬ３が第１のマルチプレクス素子ＭＸ（１）の
一方の入力側および第２のマルチプレクス素子ＭＸ
（２）の一方の入力側へそれぞれ導かれており、この場
合、第１のマルチプレクス素子ＭＸ（１）の他方の入力
側は０電位と接続されており、第２のマルチプレクス素
子ＭＸ（２）の他方の入力側は第３の存在指示線ＶＬ２
と接続されている。さらに第３のシフト段Ｓ３におい
て、第４の容量指示線ＳＺ３が第３のマルチプレクス素
子ＭＸ（３）の一方の入力側および第４のマルチプレク
ス素子ＭＸ（４）の一方の入力側と接続されており、こ
の場合、第３のマルチプレクス素子ＭＸ（３）の他方の
入力側は０電位と接続されており、第４のマルチプレク
ス素子ＭＸ（４）の他方の入力側は第３の容量指示線Ｓ
Ｚ２と接続されている。第２のシフト段Ｓ２において、
第１のマルチプレクス素子ＭＸ（１）の出力側が、第５
のマルチプレクス素子ＭＸ（５）の上方の入力側および
第６のマルチプレクス素子ＭＸ（６）の下方の入力側と
接続されており、この場合、第５のマルチプレクス素子
ＭＸ（５）の下方の入力側は０電位と接続されている。
第２のマルチプレクス素子ＭＸ（２）の出力側は、第６
のマルチプレクス素子ＭＸ（６）の上方の入力側および
第７のマルチプレクス素子ＭＸ（７）の下方の入力側と
接続されており、この場合、第７のマルチプレクス素子
ＭＸ（７）の上方の入力側は第２の存在指示線ＶＬ１と
接続されている。第８〜第１０のマルチプレクス素子Ｍ
Ｘ（８．．１０）の各入力側も、上述のようにして第３
および第４のマルチプレクス素子ＭＸ（３，４）の各出
力側と接続されている。
指示線ＶＬ３が第１のマルチプレクス素子ＭＸ（１）の
一方の入力側および第２のマルチプレクス素子ＭＸ
（２）の一方の入力側へそれぞれ導かれており、この場
合、第１のマルチプレクス素子ＭＸ（１）の他方の入力
側は０電位と接続されており、第２のマルチプレクス素
子ＭＸ（２）の他方の入力側は第３の存在指示線ＶＬ２
と接続されている。さらに第３のシフト段Ｓ３におい
て、第４の容量指示線ＳＺ３が第３のマルチプレクス素
子ＭＸ（３）の一方の入力側および第４のマルチプレク
ス素子ＭＸ（４）の一方の入力側と接続されており、こ
の場合、第３のマルチプレクス素子ＭＸ（３）の他方の
入力側は０電位と接続されており、第４のマルチプレク
ス素子ＭＸ（４）の他方の入力側は第３の容量指示線Ｓ
Ｚ２と接続されている。第２のシフト段Ｓ２において、
第１のマルチプレクス素子ＭＸ（１）の出力側が、第５
のマルチプレクス素子ＭＸ（５）の上方の入力側および
第６のマルチプレクス素子ＭＸ（６）の下方の入力側と
接続されており、この場合、第５のマルチプレクス素子
ＭＸ（５）の下方の入力側は０電位と接続されている。
第２のマルチプレクス素子ＭＸ（２）の出力側は、第６
のマルチプレクス素子ＭＸ（６）の上方の入力側および
第７のマルチプレクス素子ＭＸ（７）の下方の入力側と
接続されており、この場合、第７のマルチプレクス素子
ＭＸ（７）の上方の入力側は第２の存在指示線ＶＬ１と
接続されている。第８〜第１０のマルチプレクス素子Ｍ
Ｘ（８．．１０）の各入力側も、上述のようにして第３
および第４のマルチプレクス素子ＭＸ（３，４）の各出
力側と接続されている。
【００１６】第２のシフト段Ｓ２において、第５のマル
チプレクス素子ＭＸ（５）の出力側が第１１のマルチプ
レクス素子ＭＸ（１１）の上方の入力側および第１２の
マルチプレクス素子ＭＸ（１２）の下方の入力側と接続
されており、この場合、第１１のマルチプレクス素子Ｍ
Ｘ（１１）の下方の入力側は０電位と接続されている。
第６のマルチプレクス素子ＭＸ（６）の出力側は第１２
のマルチプレクス素子ＭＸ（１２）の上方の入力側およ
び第１３のマルチプレクス素子（１３）の下方の入力側
と接続されており、第７のマルチプレクス素子ＭＸ
（７）の出力側は第１３のマルチプレクス素子ＭＸ（１
３）の上方の入力側および第１４のマルチプレクス素子
ＭＸ（１４）の下方の入力側へ導かれており、この場
合、第１４のマルチプレクス素子ＭＸ（１４）の上方の
入力側は第１の存在指示線ＶＬ０と接続されている。同
様に、第８〜第１０のマルチプレクス素子ＭＸ（８．．
１０）の各出力側および第１の容量指示線ＶＬ０も、第
１５〜第１８のマルチプレクス素子ＭＸ（１５．．１
８）の上方および下方の各入力側と接続されている。
チプレクス素子ＭＸ（５）の出力側が第１１のマルチプ
レクス素子ＭＸ（１１）の上方の入力側および第１２の
マルチプレクス素子ＭＸ（１２）の下方の入力側と接続
されており、この場合、第１１のマルチプレクス素子Ｍ
Ｘ（１１）の下方の入力側は０電位と接続されている。
第６のマルチプレクス素子ＭＸ（６）の出力側は第１２
のマルチプレクス素子ＭＸ（１２）の上方の入力側およ
び第１３のマルチプレクス素子（１３）の下方の入力側
と接続されており、第７のマルチプレクス素子ＭＸ
（７）の出力側は第１３のマルチプレクス素子ＭＸ（１
３）の上方の入力側および第１４のマルチプレクス素子
ＭＸ（１４）の下方の入力側へ導かれており、この場
合、第１４のマルチプレクス素子ＭＸ（１４）の上方の
入力側は第１の存在指示線ＶＬ０と接続されている。同
様に、第８〜第１０のマルチプレクス素子ＭＸ（８．．
１０）の各出力側および第１の容量指示線ＶＬ０も、第
１５〜第１８のマルチプレクス素子ＭＸ（１５．．１
８）の上方および下方の各入力側と接続されている。
【００１７】第１の存在指示線ＶＬ０にはインバータＩ
Ｎ１が接続されており、このインバータの出力側は、第
１のシフト段Ｓ１内に配置されているマルチプレクス素
子ＭＸ（１１．．１８）のすべての制御入力側ＳＴへ導
かれている。これと同様に、第２のシフト段Ｓ２の各制
御入力側ＳＴは、第２のインバータＩＮ２を介して第２
の存在指示線ＶＬ１と接続されており、さらに第３のシ
フト段Ｓ３における各制御入力側ＳＴは、第３のインバ
ータＩＮ３を介して第３の存在指示線ＶＬ２と接続され
ている。
Ｎ１が接続されており、このインバータの出力側は、第
１のシフト段Ｓ１内に配置されているマルチプレクス素
子ＭＸ（１１．．１８）のすべての制御入力側ＳＴへ導
かれている。これと同様に、第２のシフト段Ｓ２の各制
御入力側ＳＴは、第２のインバータＩＮ２を介して第２
の存在指示線ＶＬ１と接続されており、さらに第３のシ
フト段Ｓ３における各制御入力側ＳＴは、第３のインバ
ータＩＮ３を介して第３の存在指示線ＶＬ２と接続され
ている。
【００１８】第１４〜第１１のマルチプレクス素子ＭＸ
（１４．．１１）の各出力側は論理存在指示線ＬＶＬ
０．．３を成しており、それらの論理存在指示線から論
理構成情報ｌｋｏｉを取り出すことができる。第１８〜
第１５のマルチプレクス素子ＭＸ（１８．．１５）の各
出力側は論理容量指示線ＬＳＺ０．．３を成しており、
それらの論理容量指示線から論理容量情報ｌｋｉが得ら
れる。
（１４．．１１）の各出力側は論理存在指示線ＬＶＬ
０．．３を成しており、それらの論理存在指示線から論
理構成情報ｌｋｏｉを取り出すことができる。第１８〜
第１５のマルチプレクス素子ＭＸ（１８．．１５）の各
出力側は論理容量指示線ＬＳＺ０．．３を成しており、
それらの論理容量指示線から論理容量情報ｌｋｉが得ら
れる。
【００１９】容量情報ｋｉにおいて、２進数１情報は４
Ｍｂｙｔｅの記憶容量を表し、２進数０情報は１Ｍｂｙ
ｔｅの記憶容量を表すものとして、この実施例では第１
の容量指示線ＳＺ０に１情報が加わり、第２の容量指示
線ＳＺ１には０情報が、第３の容量指示線ＳＺ２には１
情報が、さらに第４の容量指示線ＳＺ４には０情報が加
わっている。さらに構成情報ｋｏｉにおいて、２進数０
情報がエラーを表し、２進数１情報が挿入された記憶モ
ジュールＳＭの存在を表すものとして、この実施例によ
れば第１の存在指示線ＶＬ０に２進数１情報が加わり、
第２の存在指示線ＶＬ１に２進数０情報が、第３の存在
指示線ＶＬ２には２進数１情報が、さらに第４の存在指
示線ＶＬ３には２進数１情報が加わっている。このこと
は、第２にシフト段Ｓ２において、加えられている情報
がアドレスに関して低い値の方向へシフトされることを
意味する。それというのは、第２の挿入領域ＥＢ２には
メモリモジュールＳＭが挿入ないしプラグインされてい
ないからである。
Ｍｂｙｔｅの記憶容量を表し、２進数０情報は１Ｍｂｙ
ｔｅの記憶容量を表すものとして、この実施例では第１
の容量指示線ＳＺ０に１情報が加わり、第２の容量指示
線ＳＺ１には０情報が、第３の容量指示線ＳＺ２には１
情報が、さらに第４の容量指示線ＳＺ４には０情報が加
わっている。さらに構成情報ｋｏｉにおいて、２進数０
情報がエラーを表し、２進数１情報が挿入された記憶モ
ジュールＳＭの存在を表すものとして、この実施例によ
れば第１の存在指示線ＶＬ０に２進数１情報が加わり、
第２の存在指示線ＶＬ１に２進数０情報が、第３の存在
指示線ＶＬ２には２進数１情報が、さらに第４の存在指
示線ＶＬ３には２進数１情報が加わっている。このこと
は、第２にシフト段Ｓ２において、加えられている情報
がアドレスに関して低い値の方向へシフトされることを
意味する。それというのは、第２の挿入領域ＥＢ２には
メモリモジュールＳＭが挿入ないしプラグインされてい
ないからである。
【００２０】したがって、論理容量指示線ＬＳＺ０．．
３には２進情報から成る論理容量情報ｌｋｉが生じ、つ
まり２進数１１００から成るビットの組み合わせが生じ
る。論理存在指示線ＬＶＬ０．．３にも同様に２進数の
形で論理構成情報ｌｋｏｉが生じ、つまり２進数１１１
０から成るビットの組み合わせが生じる。
３には２進情報から成る論理容量情報ｌｋｉが生じ、つ
まり２進数１１００から成るビットの組み合わせが生じ
る。論理存在指示線ＬＶＬ０．．３にも同様に２進数の
形で論理構成情報ｌｋｏｉが生じ、つまり２進数１１１
０から成るビットの組み合わせが生じる。
【００２１】図４には容量補正段ＫＫＳのブロック図が
示されている。この場合、論理容量指示線ＬＳＺ０．．
３の各々が第１〜第４のＡＮＤゲート＆（１〜４）の一
方の入力側と接続されている。さらに４本の論理存在指
示線ＬＶ０．．３が、これら第１〜第４のＡＮＤゲート
＆（１〜４）の他方の入力側および第５〜第８のＡＮＤ
ゲート＆（５〜８）の一方の入力側とそれぞれ接続され
ている。第１のＡＮＤゲート＆（１）の出力側は、第２
のＡＮＤゲート＆（２）の他方の入力側および第５のＡ
ＮＤゲート（５）の他方の反転入力側へ導かれている。
第２のＡＮＤゲート＆（２）の出力側は、第３のＡＮＤ
ゲート＆（３）の他方の入力側および第６のＡＮＤゲー
ト＆（６）の他方の反転入力側と接続されている。これ
と同様に、第３のＡＮＤゲート＆（３）の出力側は、第
４のＡＮＤゲート＆（４）の他方の入力側および第７の
ＡＮＤゲート＆（７）の他方の反転入力側と接続されて
いる。また、第４のＡＮＤゲート＆（４）の出力側は、
第８のＡＮＤゲート＆（８）の他方の反転入力側へ導か
れている。４つのＡＮＤゲート＆（１．．４）の４つの
出力側は容量指示線を成しており、これらの容量指示線
において大きい記憶容量Ｋ４に関する論理容量情報ｋｌ
ｋｉが指示される。なお、これらの容量指示線をＫ４線
と称する。第５〜第８のＡＮＤゲート＆（５．．８）の
各出力側は、小さい記憶容量Ｋ１に関する論理容量指示
線Ｋ１（０．．３）を成し、それらの容量指示線におい
て小さい記憶容量に関する論理容量情報ｋｌｋｉが得ら
れる。
示されている。この場合、論理容量指示線ＬＳＺ０．．
３の各々が第１〜第４のＡＮＤゲート＆（１〜４）の一
方の入力側と接続されている。さらに４本の論理存在指
示線ＬＶ０．．３が、これら第１〜第４のＡＮＤゲート
＆（１〜４）の他方の入力側および第５〜第８のＡＮＤ
ゲート＆（５〜８）の一方の入力側とそれぞれ接続され
ている。第１のＡＮＤゲート＆（１）の出力側は、第２
のＡＮＤゲート＆（２）の他方の入力側および第５のＡ
ＮＤゲート（５）の他方の反転入力側へ導かれている。
第２のＡＮＤゲート＆（２）の出力側は、第３のＡＮＤ
ゲート＆（３）の他方の入力側および第６のＡＮＤゲー
ト＆（６）の他方の反転入力側と接続されている。これ
と同様に、第３のＡＮＤゲート＆（３）の出力側は、第
４のＡＮＤゲート＆（４）の他方の入力側および第７の
ＡＮＤゲート＆（７）の他方の反転入力側と接続されて
いる。また、第４のＡＮＤゲート＆（４）の出力側は、
第８のＡＮＤゲート＆（８）の他方の反転入力側へ導か
れている。４つのＡＮＤゲート＆（１．．４）の４つの
出力側は容量指示線を成しており、これらの容量指示線
において大きい記憶容量Ｋ４に関する論理容量情報ｋｌ
ｋｉが指示される。なお、これらの容量指示線をＫ４線
と称する。第５〜第８のＡＮＤゲート＆（５．．８）の
各出力側は、小さい記憶容量Ｋ１に関する論理容量指示
線Ｋ１（０．．３）を成し、それらの容量指示線におい
て小さい記憶容量に関する論理容量情報ｋｌｋｉが得ら
れる。
【００２２】通常、８つのＡＮＤゲート＆（１．．８）
の８つの出力側に生じる情報は補正された論理容量情報
ｋｌｋｉであり、その際、この実施例では大きい記憶領
域に関する論理容量情報ｋｌｋｉしか必要とされない。
このために設けられたＫ４線Ｋ４（０．．３）には、こ
の実施例に関して２進数１１００のビットの組み合わせ
が生じる。さらにこの補正段ＫＫＳにおいては、以下の
ようにして補正が行われる。すなわち、装備条件（アド
レスに関し最上位の挿入領域ＥＢ１．．４からはじまる
メモリモジュールＳＭの挿入）に関して誤りのない装備
になるよう補正が行われる。たとえば第２の挿入領域Ｅ
Ｂ２に小さい方の記憶容量Ｋ１を有するメモリモジュー
ルＳＭを挿入すると、第３および第４の挿入領域ＥＢ
３，４については、場合によっては大きい記憶容量Ｋ４
を有するメモリモジュールＳＭが挿入されているにもか
かわらず、小さい方の記憶容量Ｋ１しか有していない挿
入メモリモジュールＳＭが考慮される。つまりこのこと
は、論理的に対し実際に存在する記憶容量Ｋ１，４から
のメモリ容量補正を意味する。
の８つの出力側に生じる情報は補正された論理容量情報
ｋｌｋｉであり、その際、この実施例では大きい記憶領
域に関する論理容量情報ｋｌｋｉしか必要とされない。
このために設けられたＫ４線Ｋ４（０．．３）には、こ
の実施例に関して２進数１１００のビットの組み合わせ
が生じる。さらにこの補正段ＫＫＳにおいては、以下の
ようにして補正が行われる。すなわち、装備条件（アド
レスに関し最上位の挿入領域ＥＢ１．．４からはじまる
メモリモジュールＳＭの挿入）に関して誤りのない装備
になるよう補正が行われる。たとえば第２の挿入領域Ｅ
Ｂ２に小さい方の記憶容量Ｋ１を有するメモリモジュー
ルＳＭを挿入すると、第３および第４の挿入領域ＥＢ
３，４については、場合によっては大きい記憶容量Ｋ４
を有するメモリモジュールＳＭが挿入されているにもか
かわらず、小さい方の記憶容量Ｋ１しか有していない挿
入メモリモジュールＳＭが考慮される。つまりこのこと
は、論理的に対し実際に存在する記憶容量Ｋ１，４から
のメモリ容量補正を意味する。
【００２３】図５および図６に示されているコンポーネ
ントは、モジュールセレクトユニットＭＡＥ（図２参
照）を表すものである。図５の場合、ｎ＋ｋ本の上位ア
ドレス線ＡＤＬ０〜３のうち２本の下位のアドレス線Ａ
ＤＬ２，３が第１の復号ユニットＤＫ−１へ導かれ、２
本の上位のアドレス線ＡＤＬ０，１が第２の復号ユニッ
トＤＫ−４へ導かれている。これらの復号ユニットＤＫ
−１，ＤＫ−４において、それぞれ２本のアドレス線Ａ
ＤＬ０，１およびＡＤＬ２，３における復号が行われ
て、それぞれ１つの挿入領域ＥＢ１．．４に対応づけら
れた４本のアドレス線Ａ１．．４が得られるようにす
る。このことが意味するのは、アドレス線ＡＤＬ０，１
およびＡＤＬ２，３において得られる２進数のアドレス
情報ＡＤ０．．３（２進数の０または１の情報）に応じ
て、出力線Ａ１．．４のうちの１つがアクティブに接続
されるということであり、つまり２進数１の情報を有す
ることである。
ントは、モジュールセレクトユニットＭＡＥ（図２参
照）を表すものである。図５の場合、ｎ＋ｋ本の上位ア
ドレス線ＡＤＬ０〜３のうち２本の下位のアドレス線Ａ
ＤＬ２，３が第１の復号ユニットＤＫ−１へ導かれ、２
本の上位のアドレス線ＡＤＬ０，１が第２の復号ユニッ
トＤＫ−４へ導かれている。これらの復号ユニットＤＫ
−１，ＤＫ−４において、それぞれ２本のアドレス線Ａ
ＤＬ０，１およびＡＤＬ２，３における復号が行われ
て、それぞれ１つの挿入領域ＥＢ１．．４に対応づけら
れた４本のアドレス線Ａ１．．４が得られるようにす
る。このことが意味するのは、アドレス線ＡＤＬ０，１
およびＡＤＬ２，３において得られる２進数のアドレス
情報ＡＤ０．．３（２進数の０または１の情報）に応じ
て、出力線Ａ１．．４のうちの１つがアクティブに接続
されるということであり、つまり２進数１の情報を有す
ることである。
【００２４】第２の復号ユニットＤＫ−４の各出力線Ａ
１．．４は、４つのＡＮＤゲート＆（１．．４）の一方
の入力側とそれぞれ接続されている。この場合、第２〜
第４の出力線Ａ２．．４は、第５〜第７のＡＮＤゲート
＆（５．．７）の一方の入力側ともそれぞれ接続されて
いる。さらに第１の復号ユニットＤＫ−１における４本
の出力線Ａ１．．４は第１のシフト段Ｓ１へ導かれてお
り、そこにおいてそれぞれ２つのマルチプレクス素子Ｍ
Ｘの一方の入力側と接続されている。第４のマルチプレ
クス素子ＭＸのうちまだあいている入力側は、ゼロ電位
０と結合されている。最下位のマルチプレクス素子ＭＸ
の出力側は第８のＡＮＤゲート＆（８）の一方の入力側
と接続されており、他の３つのマルチプレクス素子ＭＸ
の各出力側は、第２のシフト段Ｓ２におけるマルチプレ
クス素子ＭＸの一方の入力側とそれぞれ接続されてい
る。最下位のマルチプレクス素子ＭＸの出力側は第９の
ＡＮＤゲート＆（９）と接続されており、残りの２つの
マルチプレクス素子ＭＸの各出力側は、第３のシフト段
Ｓ３を成す別の２つのマルチプレクス素子ＭＸの一方の
入力側へ導かれている。この場合、下位のマルチプレク
ス素子ＭＸの出力側は第１０のＡＮＤゲート＆（１０）
の一方の入力側と接続されており、残りのマルチプレク
ス素子ＭＸの出力側は第１１のＡＮＤゲート＆（１１）
の一方の入力側と接続されている。
１．．４は、４つのＡＮＤゲート＆（１．．４）の一方
の入力側とそれぞれ接続されている。この場合、第２〜
第４の出力線Ａ２．．４は、第５〜第７のＡＮＤゲート
＆（５．．７）の一方の入力側ともそれぞれ接続されて
いる。さらに第１の復号ユニットＤＫ−１における４本
の出力線Ａ１．．４は第１のシフト段Ｓ１へ導かれてお
り、そこにおいてそれぞれ２つのマルチプレクス素子Ｍ
Ｘの一方の入力側と接続されている。第４のマルチプレ
クス素子ＭＸのうちまだあいている入力側は、ゼロ電位
０と結合されている。最下位のマルチプレクス素子ＭＸ
の出力側は第８のＡＮＤゲート＆（８）の一方の入力側
と接続されており、他の３つのマルチプレクス素子ＭＸ
の各出力側は、第２のシフト段Ｓ２におけるマルチプレ
クス素子ＭＸの一方の入力側とそれぞれ接続されてい
る。最下位のマルチプレクス素子ＭＸの出力側は第９の
ＡＮＤゲート＆（９）と接続されており、残りの２つの
マルチプレクス素子ＭＸの各出力側は、第３のシフト段
Ｓ３を成す別の２つのマルチプレクス素子ＭＸの一方の
入力側へ導かれている。この場合、下位のマルチプレク
ス素子ＭＸの出力側は第１０のＡＮＤゲート＆（１０）
の一方の入力側と接続されており、残りのマルチプレク
ス素子ＭＸの出力側は第１１のＡＮＤゲート＆（１１）
の一方の入力側と接続されている。
【００２５】さらにこの場合、ＡＮＤゲート＆（４）の
他方の入力側は第４のＫ４線Ｋ４（３）と接続されてお
り、第３のＡＮＤゲート＆（３）の他方の入力側は、第
７のＡＮＤゲート＆（７）の他方の入力側、第３のＫ４
線Ｋ４（２）および第３のシフト段Ｓ３の制御入力側Ｓ
Ｔと接続されている。これと同様に、第２のＡＮＤゲー
ト＆（２）の他方の入力側は第６のＡＮＤゲート＆
（６）の他方の入力側、第２のＫ４線Ｋ４（１）および
第２のシフト段Ｓ２の制御入力側ＳＴへ導かれている。
第１のＡＮＤゲート＆（１）の他方の入力側は第５のＡ
ＮＤゲート＆（５）の他方の入力側、第１のＫ４線Ｋ４
（０）および第１のシフト段Ｓ１の制御入力側ＳＴと接
続されている。さらに、第５〜第７のＡＮＤゲート＆
（５．．７）の各出力側は第１のＯＲゲートＯＤ１で結
合されており、このＯＲゲートの出力側は第１の復号ユ
ニットＤＫ−１のイネーブル入力側ＥＮと接続されてい
る。第１〜第４のＡＮＤゲート＆（１．．４）の各出力
側は第２のＯＲゲートＯＤ２で結合されており、このＯ
Ｒゲートの反転出力側は、第８〜第１１のＡＮＤゲート
＆（８．．１１）のそれぞれ他方の入力側と接続されて
いる。
他方の入力側は第４のＫ４線Ｋ４（３）と接続されてお
り、第３のＡＮＤゲート＆（３）の他方の入力側は、第
７のＡＮＤゲート＆（７）の他方の入力側、第３のＫ４
線Ｋ４（２）および第３のシフト段Ｓ３の制御入力側Ｓ
Ｔと接続されている。これと同様に、第２のＡＮＤゲー
ト＆（２）の他方の入力側は第６のＡＮＤゲート＆
（６）の他方の入力側、第２のＫ４線Ｋ４（１）および
第２のシフト段Ｓ２の制御入力側ＳＴへ導かれている。
第１のＡＮＤゲート＆（１）の他方の入力側は第５のＡ
ＮＤゲート＆（５）の他方の入力側、第１のＫ４線Ｋ４
（０）および第１のシフト段Ｓ１の制御入力側ＳＴと接
続されている。さらに、第５〜第７のＡＮＤゲート＆
（５．．７）の各出力側は第１のＯＲゲートＯＤ１で結
合されており、このＯＲゲートの出力側は第１の復号ユ
ニットＤＫ−１のイネーブル入力側ＥＮと接続されてい
る。第１〜第４のＡＮＤゲート＆（１．．４）の各出力
側は第２のＯＲゲートＯＤ２で結合されており、このＯ
Ｒゲートの反転出力側は、第８〜第１１のＡＮＤゲート
＆（８．．１１）のそれぞれ他方の入力側と接続されて
いる。
【００２６】４つのＡＮＤゲート＆（１．．４）の各出
力側ＥＮ４（０．．３）には２進情報が現れ、これによ
ってアドレス線ＡＤＬ０，１に目下現れているアドレス
情報に対し、容量Ｋ４を有するメモリモジュールＳＭが
４つの挿入領域ＥＢ１．．４のうちの１つにおいて使用
可能であるか否かが指示される。第８〜第１１のＡＮＤ
ゲート＆（８．．１１）の各出力側ＥＮ１（０．．３）
からも同様に論理情報が得られ、これにより目下アドレ
ス線ＡＤＬ２，３に現れているアドレス情報ＡＤ２，３
について、小さい容量Ｋ１を有するメモリモジュールＳ
Ｍが４つの挿入領域ＥＢ１．．４のうちの１つで利用可
能であるか否かが指示される。
力側ＥＮ４（０．．３）には２進情報が現れ、これによ
ってアドレス線ＡＤＬ０，１に目下現れているアドレス
情報に対し、容量Ｋ４を有するメモリモジュールＳＭが
４つの挿入領域ＥＢ１．．４のうちの１つにおいて使用
可能であるか否かが指示される。第８〜第１１のＡＮＤ
ゲート＆（８．．１１）の各出力側ＥＮ１（０．．３）
からも同様に論理情報が得られ、これにより目下アドレ
ス線ＡＤＬ２，３に現れているアドレス情報ＡＤ２，３
について、小さい容量Ｋ１を有するメモリモジュールＳ
Ｍが４つの挿入領域ＥＢ１．．４のうちの１つで利用可
能であるか否かが指示される。
【００２７】図６には４つのＯＲゲートＯＤ（１．．
４）が示されており、それらのＯＲゲートの一方の入力
側には、第１〜第４のＡＮＤゲート＆（１．．４）の個
々の出力側ＥＮ４（０．．３）（図５参照）が導かれて
おり、それらのＯＲゲートの他方の入力側には、第８〜
第１１のＡＮＤゲート＆（８．．１１）におけるそれぞ
れ１つの出力側ＥＮ１（０．．３）が導かれている。４
つのＯＲゲートＯＤ１（１．．４）の各出力側は、４つ
のＡＮＤゲート＆（１．．４）の一方の入力側とそれぞ
れ接続されている。４つのＡＮＤゲート＆（１．．４）
の他方の入力側には、４本の論理存在指示線ＬＶＬ
０．．３のうちのそれぞれ１本が導かれている。そして
これら４つのＡＮＤゲート＆（１．．４）の各出力側Ｌ
ＥＮ０．．３には、論理メモリ制御信号ｌｓａｓが現れ
る。この論理メモリ制御信号ｌｓａｓにより、いずれの
挿入領域ＥＢ１．．４を論理的に制御すべきであるかが
２進数で表される。
４）が示されており、それらのＯＲゲートの一方の入力
側には、第１〜第４のＡＮＤゲート＆（１．．４）の個
々の出力側ＥＮ４（０．．３）（図５参照）が導かれて
おり、それらのＯＲゲートの他方の入力側には、第８〜
第１１のＡＮＤゲート＆（８．．１１）におけるそれぞ
れ１つの出力側ＥＮ１（０．．３）が導かれている。４
つのＯＲゲートＯＤ１（１．．４）の各出力側は、４つ
のＡＮＤゲート＆（１．．４）の一方の入力側とそれぞ
れ接続されている。４つのＡＮＤゲート＆（１．．４）
の他方の入力側には、４本の論理存在指示線ＬＶＬ
０．．３のうちのそれぞれ１本が導かれている。そして
これら４つのＡＮＤゲート＆（１．．４）の各出力側Ｌ
ＥＮ０．．３には、論理メモリ制御信号ｌｓａｓが現れ
る。この論理メモリ制御信号ｌｓａｓにより、いずれの
挿入領域ＥＢ１．．４を論理的に制御すべきであるかが
２進数で表される。
【００２８】図７には、論理メモリ制御信号ｌｓａｓか
ら物理メモリ制御信号ｓａｓへの変換の様子が示されて
いる。このために、４本の存在指示線ＶＬ０．．３（図
３参照）が第３の復号ユニットＤＫ−３へ導かれてい
る。第３の復号ユニットＤＫ−３の各出力側Ａ１．．Ａ
４は、４つのシフト段Ｓ１．．４のうち１つの制御入力
側ＳＴとそれぞれ接続されている。
ら物理メモリ制御信号ｓａｓへの変換の様子が示されて
いる。このために、４本の存在指示線ＶＬ０．．３（図
３参照）が第３の復号ユニットＤＫ−３へ導かれてい
る。第３の復号ユニットＤＫ−３の各出力側Ａ１．．Ａ
４は、４つのシフト段Ｓ１．．４のうち１つの制御入力
側ＳＴとそれぞれ接続されている。
【００２９】４つのＡＮＤゲート＆（１．．４）の各出
力側ＬＥＮ０．．３（図６参照）は、以下のようにして
４つのシフト段Ｓ１．．４と接続されている：すなわ
ち、 −出力側ＬＥＮ０は第４のシフト段Ｓ４の１つの入力側
と −出力側ＬＥＮ１は第４および第３のシフト段Ｓ４，Ｓ
３の１つの入力側と −出力側ＬＥＮ２は第２、第３、第４のシフト段Ｓ
２．．４の１つの入力側と −出力側ＬＥＮ３は４つのシフト段Ｓ１．．４すべての
それぞれ１つの入力側と接続されている。
力側ＬＥＮ０．．３（図６参照）は、以下のようにして
４つのシフト段Ｓ１．．４と接続されている：すなわ
ち、 −出力側ＬＥＮ０は第４のシフト段Ｓ４の１つの入力側
と −出力側ＬＥＮ１は第４および第３のシフト段Ｓ４，Ｓ
３の１つの入力側と −出力側ＬＥＮ２は第２、第３、第４のシフト段Ｓ
２．．４の１つの入力側と −出力側ＬＥＮ３は４つのシフト段Ｓ１．．４すべての
それぞれ１つの入力側と接続されている。
【００３０】これら４つのシフト段Ｓ１．．Ｓ４におけ
るそれぞれ４つの入力側の残りは、０電位と接続されて
いる。
るそれぞれ４つの入力側の残りは、０電位と接続されて
いる。
【００３１】シフト段Ｓ１．．４は、図３または図５に
示されたものと同様に構成されている。第３の復号ユニ
ットＤＫ−３には図示されていない復号テーブルが格納
されており、この復号テーブルによって各シフト段Ｓ
１．．４は、これら４つのシフト段Ｓ１．．４の４つの
出力側ＥＮ０．．３にメモリ制御信号ｓａｓが２進数で
現れるように制御され、この場合、それぞれ出力側ＥＮ
０．．３は１つの挿入領域ＥＢ１．．４とそれぞれ別個
に接続されている。このことが意味するのは、４つの出
力側ＥＮ０．．３のうちの１つが２進数１の情報を有
し、この情報によって該当する挿入領域ＥＢ１．．４に
挿入されているメモリモジュールＳＭが制御される、つ
まりイネーブル状態にされる、ということである。他の
アドレス線ＡＤＬ２−ｍにおけるアドレス情報ＡＤ２−
ｍとともに、イネーブル状態にされたメモリモジュール
ＳＭ内のサブメモリ領域が制御され、マイクロプロセッ
サＭＰにより伝送されたデータが記憶されるかまたは、
データが読み出されてマイクロプロセッサＭＰへ伝送さ
れる。この実施例に関していえば、第３の挿入領域ＥＢ
３に挿入されたメモリモジュールＳＭがイネーブル状態
にされ、したがってアドレス指定される。
示されたものと同様に構成されている。第３の復号ユニ
ットＤＫ−３には図示されていない復号テーブルが格納
されており、この復号テーブルによって各シフト段Ｓ
１．．４は、これら４つのシフト段Ｓ１．．４の４つの
出力側ＥＮ０．．３にメモリ制御信号ｓａｓが２進数で
現れるように制御され、この場合、それぞれ出力側ＥＮ
０．．３は１つの挿入領域ＥＢ１．．４とそれぞれ別個
に接続されている。このことが意味するのは、４つの出
力側ＥＮ０．．３のうちの１つが２進数１の情報を有
し、この情報によって該当する挿入領域ＥＢ１．．４に
挿入されているメモリモジュールＳＭが制御される、つ
まりイネーブル状態にされる、ということである。他の
アドレス線ＡＤＬ２−ｍにおけるアドレス情報ＡＤ２−
ｍとともに、イネーブル状態にされたメモリモジュール
ＳＭ内のサブメモリ領域が制御され、マイクロプロセッ
サＭＰにより伝送されたデータが記憶されるかまたは、
データが読み出されてマイクロプロセッサＭＰへ伝送さ
れる。この実施例に関していえば、第３の挿入領域ＥＢ
３に挿入されたメモリモジュールＳＭがイネーブル状態
にされ、したがってアドレス指定される。
【図１】本発明による変換装置を備えたメモリの構成を
示す図である。
示す図である。
【図２】変換装置のブロック図である。
【図３】論理容量情報および論理構成情報を形成するた
めの第１のシフト段を示す図である。
めの第１のシフト段を示す図である。
【図４】補正情報を形成するための容量補正段を示す図
である。
である。
【図５】モジュールセレクトユニットのブロック図であ
る。
る。
【図６】論理メモリ制御信号を形成するためのブロック
図である。
図である。
【図７】物理メモリ制御信号を形成するための第２のシ
フト段を示す図である。
フト段を示す図である。
ＳＰＡ メモリコントローラ ＥＢＫ 変換情報形成装置 ＫＶＥ 変換装置 ＥＢ１．．４ 挿入領域 ＳＭ メモリモジュール ＶＳ１，ＶＳ２ シフト段 ＭＡＥ モジュールセレクトユニット
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−324459（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/06
Claims (9)
- 【請求項１】 プロセッサ制御される装置により生成さ
れる記憶領域アドレス（ＡＤ０．．ｍ）をメモリ（Ｓ
Ｐ）の構成および記憶容量に整合されたメモリ制御信号
（ｓａｓ）に変換するために変換情報（ｌｋｉ，ｌｋｏ
ｉ）を形成する方法において、 メモリ（ＳＰ）は画一的な記憶容量および／または種々
異なる記憶容量（Ｋ１，Ｋ４）を有するメモリモジュー
ル（ＳＭ）により形成されており、該メモリモジュール
は、メモリ（ＳＰ）の物理的な挿入領域（ＥＢ１．．
４）にそれぞれ挿入されており、該メモリ（ＳＰ）は少
なくとも２つの挿入領域（ＥＢ１．．４）を有し、 挿入された各メモリモジュール（ＳＭ）にそれぞれ対応
づけられ挿入された個々のメモリモジュール（ＳＭ）の
記憶容量（Ｋ１，Ｋ４）を表す全挿入領域（ＥＢ１．．
４）の容量情報（ｋｉ）と、挿入されたメモリモジュー
ル（ＳＭ）の存在を表す全挿入領域（ＥＢ１．．４）の
構成情報（ｋｏｉ）とが取得され、 取得された容量情報（ｋｉ）と構成情報（ｋｏｉ）か
ら、得られた該構成情報（ｋｏｉ）に依存してアドレス
空間を表す論理容量情報（ｌｋｉ）と、メモリ（ＳＰ）
の仮想の構成を表す論理構成情報（ｌｋｏｉ）とが導出
され、 前記論理容量情報（ｌｋｉ）は前記論理構成情報（ｌｋ
ｏｉ）とともに変換情報を成し、 前記の論理容量情報（ｌｋｉ）と論理構成情報（ｌｋｏ
ｉ）は、それぞれ２進数で表される前記の容量情報（ｋ
ｉ）と構成情報（ｋｏｉ）を小さい桁の方向へシフトす
ることにより形成され、メモリモジュール（ＳＭ）を挿入領域（ＥＢ１．．４）
へ挿入した後、論理容量情報（ｌｋｉ）が形成され、 １つの挿入されたメモリモジュール(ＳＭ)を有し最小の
値の割り当てられた記憶領域アドレス（ＡＤ０．．３）
をもつ挿入領域（ＥＢ１．．４）からはじめて、１つの
挿入されたメモリモジュール（ＳＭ）を示す構成情報
（ｋｏｉ）があれば、それぞれ取得された２進数の容量
情報（ｋｉ）が２進で加算されて１つの２進数が形成さ
れ、該２進数により、大きな記憶容量（Ｋ４）の２進数
の和による メモリ（ＳＰ）の使用可能なアドレス空間が
表され、 挿入されたメモリモジュール（ＳＭ）のない挿入領域
（ＥＢ１．．４）があれば、論理容量情報（ｌｋｉ）と
論理構成情報（ｌｋｏｉ）は挿入されたメモリモジュー
ル（ＳＭ）の存在に依存して、メモリモジュール（Ｓ
Ｍ）の記憶容量（Ｋ１，Ｋ４）を表す２進数の容量情報
および構成情報（ｋｉ，ｋｏｉ）を複数桁の２進数の容
量情報および構成情報（ｋｉ，ｋｏｉ）の小さい値の桁
の方向へシフトすることにより形成される ことを特徴と
する、 記憶領域アドレスをメモリ制御信号に変換するために変
換情報を形成する方法。 - 【請求項２】 ｍ桁の２進の記憶領域アドレス（ＡＤ
０．．ｍ）であれば２ｎ個の挿入領域（ＥＢ１．．４）
の構成のためにｎ個の上位桁が設けられており、 ２ｎ個の挿入領域（ＥＢ１．．４）の各々に、２ｍ−ｎ
個のアドレス指定可能な記憶領域から成る全記憶容量を
有するメモリモジュール（ＳＭ）を挿入可能であり、 各挿入領域（ＥＢ１．．４）に対し１つの容量情報（ｋ
ｉ）と１つの構成情報（ｋｏｉ）とが取得される、 請求項１記載の方法。 - 【請求項３】 異なる２つの記憶容量（Ｋ１，Ｋ４）を
有するメモリモジュール（ＳＭ）を挿入可能であり、大
きい方の記憶容量（Ｋ４）は２ｍ−ｎ個のアドレス指定
可能な記憶領域を有し、小さい方の記憶容量（Ｋ１）は
２ｍ−ｎ−ｋ（ｋ，ｍ，ｎ＝１，２，．．）個のアドレ
ス指定可能な記憶領域を有し、 大きい方の記憶容量（Ｋ４）を有するメモリモジュール
（ＳＭ）は、最小の値の割り当てられた記憶領域アドレ
ス（ＡＤ０．．３）を有する挿入領域（ＥＢ１．．４）
からはじめて、その次に大きい値の割り当てられた記憶
領域アドレス（ＡＤ０．．３）を有する挿入領域（ＥＢ
１．．４）へと順次に挿入され、 取得された構成情報（ｋｉ）は、小さいまたは大きい記
憶容量（Ｋ１，Ｋ４）を示す２進数の情報により表さ
れ、 構成情報（ｋｏｉ）は、挿入されたメモリモジュール
（ＳＭ）が存在していることまたは存在していないこと
を示す２進数の情報により表される、 請求項２記載の方法。 - 【請求項４】 プロセッサ制御される装置により生成さ
れる記憶領域アドレス（ＡＤ０．．ｍ）をメモリ（Ｓ
Ｐ）の構成および記憶容量に整合されたメモリ制御信号
（ｓａｓ）に変換するために変換情報（ｌｋｉ，ｌｋｏ
ｉ）を形成する装置において、 メモリ（ＳＰ）は画一的な記憶容量および／または種々
異なる記憶容量（Ｋ１，Ｋ４）を有するメモリモジュー
ル（ＳＭ）により形成されており、該メモリモジュール
は、メモリ（ＳＰ）の物理的な挿入領域（ＥＢ１．．
４）にそれぞれ挿入されており、該メモリ（ＳＰ）は少
なくとも２つの挿入領域（ＥＢ１．．４）を有し、 取り付けられた各メモリモジュール（ＳＭ）に対応づけ
られ挿入された個々のメモリモジュール（ＳＭ）の記憶
容量（Ｋ１，Ｋ４）を表す全挿入領域（ＥＢ１．．４）
の容量情報（ｋｉ）と、挿入されたメモリモジュール
（ＳＭ）の存在を表す全挿入領域（ＥＢ１．．４）の構
成情報（ｋｏｉ）とを伝送する容量指示線（ＳＺ）なら
びに存在指示線（ＶＬ）がシフト段（ＶＳ１）と接続さ
れており、 該シフト段（ＶＳ１）は、取得された容量情報（ｋｉ）
と構成情報（ｋｏｉ）から、得られた該構成情報（ｋｏ
ｉ）に依存してアドレス空間を表す論理容量情報（ｌｋ
ｉ）と、メモリ（ＳＰ）の仮想の構成を表す論理構成情
報（ｌｋｏｉ）とが導出されるように構成されており、 該シフト段（ＶＳ１）の出力側に、前記論理容量情報
（ｌｋｉ）と前記構成情報（ｌｋｏｉ）を表す変換情報
が生じることを特徴とする、 記憶領域アドレスをメモリ制御信号に変換するために変
換情報を形成する装置。 - 【請求項５】 プロセッサ制御される装置により生成さ
れる記憶領域アドレス（ＡＤ０．．ｍ）をメモリ（Ｓ
Ｐ）の構成および記憶容量に整合されたメモリ制御信号
（ｓａｓ）に変換する方法において、 メモリ（ＳＰ）は画一的な記憶容量および／または種々
異なる記憶容量（Ｋ１，Ｋ４）を有するメモリモジュー
ル（ＳＭ）により形成されており、該メモリモジュール
は、それぞれ１つの物理的な挿入領域（ＥＢ１．．４）
に挿入されており、 目下存在するｍ桁の記憶領域アドレス（ＡＤ０．．ｍ）
においてメモリの構成に該当するｎ個の桁から、記憶容
量（Ｋ１，Ｋ４）を表す容量情報（ｋｉ）から導出され
た論理容量情報（ｌｋｉｏ）と、仮想のメモリ構成を表
す構成情報（ｋｏｉ）から導出された論理構成情報（ｌ
ｋｉｏ）を用いて、挿入領域に関連づけられた論理メモ
リ制御信号（ｌｓａｓ）が導出され、ここで前記の論理
容量情報（ｌｋｉ）と論理構成情報（ｌｋｏｉ）は、そ
れぞれ２進数で表される前記の容量情報（ｋｉ）と構成
情報（ｋｏｉ）を小さい桁の方向へシフトすることによ
り形成され、 前記構成情報（ｋｏｉ）を用いて、挿入領域に関連づけ
られた該当する挿入領域に対する論理メモリ制御信号
（ｌｓａｓ）から、物理的なメモリ制御信号（ｓａｓ）
が導出され、２ ｎ 個の挿入領域（ＥＢ１．．４）の各々に、２ ｍ−ｎ
個のアドレス指定可能な記憶領域から成る全容量を有す
るメモリモジュール（ＳＭ）を挿入可能であり、 ｎ桁の記憶領域アドレス（ＡＤ０．．３）から、論理容
量情報（ｌｋｉ）および論理構成情報（ｌｋｏｉ）から
導出さた所定の各記憶容量（Ｋ１，Ｋ４）に対する記憶
容量固有の構成情報（ｋｌｋｉ）を用いて論理メモリ制
御信号（ｌｓａｓ１，ｌｓａｓ４）が導出され、次に論
理構成情報（ｌｋｏｉ）を用いて１つの論理メモリ制御
信号（ｌｓａｓ）が形成され、 該論理メモリ制御信号（ｌｓａｓ）から、求められた挿
入領域（ＥＢ１．．４）に対する構成情報（ｋｏｉ）を
用いて物理的なメモリ制御信号（ｓａｓ）が形成され、
該物理的なメモリ制御信号（ｓａｓ）は該当する挿入領
域（ＥＢ１．．４）のメモリモジュール（ＳＭ）へ転送
される ことを特徴とする、 記憶領域アドレスをメモリ制御信号に変換する方法。 - 【請求項６】 可能な各記憶容量（Ｋ１，Ｋ４）に対す
る論理容量情報（ｌｋｉ）および論理構成情報（ｌｋｏ
ｉ）から、論理的な全記憶容量を表す記憶容量固有の論
理容量情報（ｋｌｋｉ）が形成される、請求項５記載の
方法。 - 【請求項７】 所定の各記憶容量（Ｋ１，Ｋ４）に対し
目下生じているｍ桁の記憶領域アドレス（ＡＤ０．．
ｍ）のアドレス情報から導出された論理メモリ制御信号
（ｌｓａｓ１，４）が論理構成情報（ｌｋｏｉ）にマッ
ピングされ、これにより論理メモリ制御信号（ｌｓａ
ｓ）が形成される、請求項５または６記載の方法。 - 【請求項８】 前記構成情報（ｋｏｉ）は復号されて、
該当する挿入領域（ＥＢ１．．４）に対する論理メモリ
制御信号（ｌｓａｓ）を制御し、制御された論理メモリ
制御信号（ｌｓａｓ）は物理的なメモリ制御信号（ｓａ
ｓ）を表す、請求項５〜７のいずれか１項記載の方法。 - 【請求項９】 プロセッサ制御される装置により生成さ
れる記憶領域アドレス（ＡＤ０．．ｍ）をメモリ（Ｓ
Ｐ）の構成および記憶容量に整合されたメモリ制御信号
（ｓａｓ）に変換する装置において、 メモリ（ＳＰ）は画一的な記憶容量および／または種々
異なる記憶容量（Ｋ１，Ｋ４）を有するメモリモジュー
ル（ＳＭ）により形成されており、該メモリモジュール
は、それぞれ１つの物理的な挿入領域（ＥＢ１．．４）
に挿入されており、 仮想の記憶容量を表す論理容量情報（ｌｋｉ）と仮想の
メモリ構成を表す論理構成情報（ｌｋｏｉ）を伝送する
容量指示線および構成指示線（ＬＳＶ，ＬＶＬ）が、変
換装置（ＫＶＥ）と接続されており、 該変換装置（ＫＶＥ）は、目下存在するｍ桁の記憶領域
アドレス（ＡＤ０．．ｍ）においてメモリの構成に該当
するｎ個の桁から、記憶容量（Ｋ１，Ｋ４）を表す論理
容量情報（ｌｋｉｏ）と、仮想のメモリ構成を表す論理
構成情報（ｌｋｉｏ）を用いて、挿入領域に関連づけら
れた論理メモリ制御信号（ｌｓａｓ）が導出されるよう
に構成されており、 前記構成情報（ｋｏｉ）を用いて、挿入領域に関連づけ
られた該当する挿入領域（ＥＢ１．．４）に対する論理
メモリ制御信号（ｌｓａｓ）から、物理的なメモリ制御
信号（ｓａｓ）が導出され、 各挿入領域（ＥＢ１．．４）に、前記メモリ制御信号
（ｓａｓ）を伝達する前記変換装置（ＫＶＥ）の出力側
（ＥＮ０．．３）が接続されていることを特徴とする、 記憶領域アドレスをメモリ制御信号に変換する装置。
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|---|---|---|---|
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|---|---|
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| US5119486A (en) * | 1989-01-17 | 1992-06-02 | Prime Computer | Memory board selection method and apparatus |
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| EP0557566B1 (de) * | 1992-02-28 | 1996-04-17 | Siemens Aktiengesellschaft | Verfahren zur hierarchisch administrierbaren kennungsorientierten Freigabesteuerung für bedieneraufgabenbezogene Zugriffsanweisungen auf eine Datenbasis einer programmgesteuerten Kommunikationsanlage |
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| DE69326236T2 (de) * | 1993-06-16 | 1999-12-30 | Bull Hn Information Systems Italia S.P.A., Pregnana Milanese | Speicher mit variabeler Verschachtelungshöhe und verwandte Konfigurationseinheit |
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