JPS6128150B2 - - Google Patents
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- JPS6128150B2 JPS6128150B2 JP55182259A JP18225980A JPS6128150B2 JP S6128150 B2 JPS6128150 B2 JP S6128150B2 JP 55182259 A JP55182259 A JP 55182259A JP 18225980 A JP18225980 A JP 18225980A JP S6128150 B2 JPS6128150 B2 JP S6128150B2
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- 239000011159 matrix material Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 230000015654 memory Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 101100332284 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) DSS1 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はアライン回路制御方式に関し、特にア
ライン回路において１つないし複数の任意の入力
データを１つないし複数の任意の出力部に同一タ
イミングで出力可能となるように制御するアライ
ン回路制御方式に関する。
ライン回路において１つないし複数の任意の入力
データを１つないし複数の任意の出力部に同一タ
イミングで出力可能となるように制御するアライ
ン回路制御方式に関する。
第１図は本発明が適用されるようなデータ処理
システムの一部を一例として示すもので、複数の
メモリユニツトMSU０〜MSU３と複数個のエレ
メントからなる複数個のレジスタで構成されたベ
クトルレジスタVRとが含まれている。メモリ上
のデータはベクトルレジスタVRに転送され、図
示されていない演算器によつて高速にデータの演
算処理が行なわれる。ところで、ベクトルレジス
タVRの各レジスタは前述のように複数のエレメ
ントからなり、今エレメントe0，e1，e2…をメモ
リユニツトMSU０〜MSU３から読み出してベク
トルレジスタVRに格納するとする。ベクトルレ
ジスタVRはエレメント順にアクセスされるの
で、エレメント番号順に構成されている。各エレ
メントデータe0，e1，e2…はメモリユニツトMSU
０〜MSU３の任意のアドレス位置に格納されて
いて、連続するアドレス位置に格納されているこ
とも、飛び飛びのあるいは全く不規則のアドレス
位置に格納されていることもある。従つて、メモ
リユニツトASU０〜MSU３からエレメントe0，
e1，e2…を読み出してベクトルレジスタVRに格
納する為には正しくアドレスされたメモリからデ
ータを読み出してエレメント番号順に整列させる
必要がある。これを行なうのがアライン回路であ
る。第１図でメモリユニツトMSU０〜MSU３か
ら読出されたデータはメモリ制御装置１の対応す
るエラーチエツク訂正回路ECC０〜ECC３を通
過した後、レジスタＲ０〜Ｒ３を経由してアライ
ン回路２のアライン入力レジスタAIR−０〜AIR
−３に到達する。アライン出力レジスタAOR−
０〜AOR−３は前述の様にベクトルレジスタVR
のエレメント番号順に位置している。メモリアド
レスに対応して読み出されたアライン入力レジス
タAIR−０〜AIR−３のデータはエレメント番号
順にアライン出力レジスタAOR−０〜AOR−３
にセツトされなければならない。それ故、アライ
ン回路２では、各アライン入力レジスタAIR−０
〜AIR−３に伝達された入力データがいずれのア
ライン出力レジスタAOR−０〜AOR−３にもセ
ツトできるように構成されている。そしてこのた
めに各アライン入力レジスタAIR−０〜AIR−３
とアライン出力レジスタAOR−０〜AOR−３と
の間にはバスが設けられ、各バスにゲートG00，
G01，…G33が設けられており、入力データである
各アライン入力レジスタAIR−０〜AIR−３に対
応した制御信号からこのゲートG00，G01，…G33
を選択的にオンすることにより、１エレメントづ
つアライン入力レジスタAIR−０〜AIR−３の１
つからアライン出力レジスタAOR−０〜AOR−
３の１つに伝達し、ベクトルレジスタVRにエレ
メントe0，e1，e2…を順次その順番にセツトして
いた。
システムの一部を一例として示すもので、複数の
メモリユニツトMSU０〜MSU３と複数個のエレ
メントからなる複数個のレジスタで構成されたベ
クトルレジスタVRとが含まれている。メモリ上
のデータはベクトルレジスタVRに転送され、図
示されていない演算器によつて高速にデータの演
算処理が行なわれる。ところで、ベクトルレジス
タVRの各レジスタは前述のように複数のエレメ
ントからなり、今エレメントe0，e1，e2…をメモ
リユニツトMSU０〜MSU３から読み出してベク
トルレジスタVRに格納するとする。ベクトルレ
ジスタVRはエレメント順にアクセスされるの
で、エレメント番号順に構成されている。各エレ
メントデータe0，e1，e2…はメモリユニツトMSU
０〜MSU３の任意のアドレス位置に格納されて
いて、連続するアドレス位置に格納されているこ
とも、飛び飛びのあるいは全く不規則のアドレス
位置に格納されていることもある。従つて、メモ
リユニツトASU０〜MSU３からエレメントe0，
e1，e2…を読み出してベクトルレジスタVRに格
納する為には正しくアドレスされたメモリからデ
ータを読み出してエレメント番号順に整列させる
必要がある。これを行なうのがアライン回路であ
る。第１図でメモリユニツトMSU０〜MSU３か
ら読出されたデータはメモリ制御装置１の対応す
るエラーチエツク訂正回路ECC０〜ECC３を通
過した後、レジスタＲ０〜Ｒ３を経由してアライ
ン回路２のアライン入力レジスタAIR−０〜AIR
−３に到達する。アライン出力レジスタAOR−
０〜AOR−３は前述の様にベクトルレジスタVR
のエレメント番号順に位置している。メモリアド
レスに対応して読み出されたアライン入力レジス
タAIR−０〜AIR−３のデータはエレメント番号
順にアライン出力レジスタAOR−０〜AOR−３
にセツトされなければならない。それ故、アライ
ン回路２では、各アライン入力レジスタAIR−０
〜AIR−３に伝達された入力データがいずれのア
ライン出力レジスタAOR−０〜AOR−３にもセ
ツトできるように構成されている。そしてこのた
めに各アライン入力レジスタAIR−０〜AIR−３
とアライン出力レジスタAOR−０〜AOR−３と
の間にはバスが設けられ、各バスにゲートG00，
G01，…G33が設けられており、入力データである
各アライン入力レジスタAIR−０〜AIR−３に対
応した制御信号からこのゲートG00，G01，…G33
を選択的にオンすることにより、１エレメントづ
つアライン入力レジスタAIR−０〜AIR−３の１
つからアライン出力レジスタAOR−０〜AOR−
３の１つに伝達し、ベクトルレジスタVRにエレ
メントe0，e1，e2…を順次その順番にセツトして
いた。
したがつてこのような従来の方式では多数のエ
レメントe0，e1…をベクトルレジスタVRにセツ
トするのに非常に時間がかかるという問題点が存
在した。また複数のエレメントを高速に伝達する
には、極めて複雑なゲート制御回路を必要とし
た。更に、ベクトルレジスタVRのデータをメモ
リへ格納する場合においても全く同様に、ベクト
ルレジスタのエレメント番号順になつたデータを
メモリアドレスに対応したデータバスにならべ変
えて対応するメモリユニツトMSU０〜MSU３へ
送出しなければならない。すなわち読み出す場
合、格納する場合において別々のアライン回路、
および別々の複雑なアラインゲート制御回路を必
要とした。上記問題を解決する為、本発明は１つ
または複数の入力エレメントを簡単な制御により
同時に出力レジスタに伝達するように制御するこ
とができるとともに、メモリからの読み出しの時
（ロードの場合）、およびメモリへの格納の時（ス
トアの場合）に、それぞれ固有のゲート制御回路
を設けることなく、共通の制御回路でゲートの制
御をできるようにしたアライン回路制御方式を提
供することを目的とするものであり、このために
本発明におけるアライン回路制御方式では、複数
のレジスタよりなる入力レジスタ群と、複数のレ
ジスタよりなる出力レジスタ群と、上記入力レジ
スタ群と出力レジスタ群の各レジスタが互いに接
続される複数のバスと、該複数のバスをオン・オ
フするゲートとを有するアライン回路において、
上記出力レジスタ群および／または入力レジスタ
群を構成する各レジスタに対して行アドレスおよ
び／または列アドレスを付与するとともに、上記
ゲートのオン・オフを選択的に制御するゲート制
御手段として、出力レジスタに対応した列アドレ
スまたは入力レジスタに対応した行アドレスを示
す複数組のアドレス信号と、該複数組のアドレス
信号が行アドレスか列アドレスかの識別を示す行
列アドレス識別信号と、該複数組のアドレス信号
の夫々について有効性を示すマスク情報とを設
け、前記アドレス信号、前記行列アドレス識別信
号およびマスク情報によつて選された上記ゲート
をオン・オフ制御することにより、同一タイミン
グにおいて複数の入力レジスタの任意の一つまた
は複数のデータを任意の一つまたは複数の出力レ
ジスタに出力できるように制御することを特徴と
している。
レメントe0，e1…をベクトルレジスタVRにセツ
トするのに非常に時間がかかるという問題点が存
在した。また複数のエレメントを高速に伝達する
には、極めて複雑なゲート制御回路を必要とし
た。更に、ベクトルレジスタVRのデータをメモ
リへ格納する場合においても全く同様に、ベクト
ルレジスタのエレメント番号順になつたデータを
メモリアドレスに対応したデータバスにならべ変
えて対応するメモリユニツトMSU０〜MSU３へ
送出しなければならない。すなわち読み出す場
合、格納する場合において別々のアライン回路、
および別々の複雑なアラインゲート制御回路を必
要とした。上記問題を解決する為、本発明は１つ
または複数の入力エレメントを簡単な制御により
同時に出力レジスタに伝達するように制御するこ
とができるとともに、メモリからの読み出しの時
（ロードの場合）、およびメモリへの格納の時（ス
トアの場合）に、それぞれ固有のゲート制御回路
を設けることなく、共通の制御回路でゲートの制
御をできるようにしたアライン回路制御方式を提
供することを目的とするものであり、このために
本発明におけるアライン回路制御方式では、複数
のレジスタよりなる入力レジスタ群と、複数のレ
ジスタよりなる出力レジスタ群と、上記入力レジ
スタ群と出力レジスタ群の各レジスタが互いに接
続される複数のバスと、該複数のバスをオン・オ
フするゲートとを有するアライン回路において、
上記出力レジスタ群および／または入力レジスタ
群を構成する各レジスタに対して行アドレスおよ
び／または列アドレスを付与するとともに、上記
ゲートのオン・オフを選択的に制御するゲート制
御手段として、出力レジスタに対応した列アドレ
スまたは入力レジスタに対応した行アドレスを示
す複数組のアドレス信号と、該複数組のアドレス
信号が行アドレスか列アドレスかの識別を示す行
列アドレス識別信号と、該複数組のアドレス信号
の夫々について有効性を示すマスク情報とを設
け、前記アドレス信号、前記行列アドレス識別信
号およびマスク情報によつて選された上記ゲート
をオン・オフ制御することにより、同一タイミン
グにおいて複数の入力レジスタの任意の一つまた
は複数のデータを任意の一つまたは複数の出力レ
ジスタに出力できるように制御することを特徴と
している。
本発明の構成を説明するに先立ち本発明の動作
原理を第２図〜第６図にもとづき説明する。
原理を第２図〜第６図にもとづき説明する。
第２図において、アライン入力レジスタAIR−
０〜AIR−３に接続するバスにそれぞれ０，１，
２，３とアドレス（列アドレス）を付与し、また
アライン出力レジスタAOR−０〜AOR−３に接
続するバスにも同様にアドレス０，１，２，３
（行アドレス）を付与する。そしてアライン入力
レジスタAIR−０からアライン出力レジスタ
AOR−０にアライン回路の入力データiaを伝送
するとき、ゲートg00をオンにすればよい。図で
は理解を容易にする為、ゲートをスイツチとして
表わしてある。また、アライン入力レジスタAIR
−０からアライン出力レジスタAOR−１に入力
データiaを伝送するときゲートg10をオンにすれ
ばよく、同様にアライン入力レジスタAIR−３か
らアライン出力レジスタAOR−３に入力データ
idを伝送するときにはゲートg33をオンにすれば
よい。このようにしてアライン入力レジスタAIR
−０〜AIR−３に接続されたバスに列アドレス０
〜３を付与し、アライン出力レジスタAOR−０
〜AOR−３に接続されたバスに行アドレス０〜
３を付与することにより、データを送出するため
に必要なゲートの選択を非常に容易に行なうこと
ができる。
０〜AIR−３に接続するバスにそれぞれ０，１，
２，３とアドレス（列アドレス）を付与し、また
アライン出力レジスタAOR−０〜AOR−３に接
続するバスにも同様にアドレス０，１，２，３
（行アドレス）を付与する。そしてアライン入力
レジスタAIR−０からアライン出力レジスタ
AOR−０にアライン回路の入力データiaを伝送
するとき、ゲートg00をオンにすればよい。図で
は理解を容易にする為、ゲートをスイツチとして
表わしてある。また、アライン入力レジスタAIR
−０からアライン出力レジスタAOR−１に入力
データiaを伝送するときゲートg10をオンにすれ
ばよく、同様にアライン入力レジスタAIR−３か
らアライン出力レジスタAOR−３に入力データ
idを伝送するときにはゲートg33をオンにすれば
よい。このようにしてアライン入力レジスタAIR
−０〜AIR−３に接続されたバスに列アドレス０
〜３を付与し、アライン出力レジスタAOR−０
〜AOR−３に接続されたバスに行アドレス０〜
３を付与することにより、データを送出するため
に必要なゲートの選択を非常に容易に行なうこと
ができる。
いまメモリからベクトルレジスタにエレメント
をロードする場合第３図のようにGaを出力デー
タOaに付与した２ビツト（列アドレス０〜３の
選択用のためのもの）のアドレス情報とマスク情
報１ビツト（アドレス情報の有効／無効を示すも
の）により形成し、同様にGbを出力データObに
付与した２ビツトのアドレス情報と１ビツトのマ
スク情報により形成し、Gcを出力データCcに付
与した２ビツトのアドレス情報と１ビツトのマス
ク情報により形成し、Gdを出力データOdに付与
した２ビツトのアドレス情報と１ビツトのマスク
情報により形成しておく。付与された列アドレス
信号Ga〜Gdはアライン出力レジスタAOR−０〜
AOR−３がエレメントe0，e1…に対応しているこ
とから、列アドレス信号Gaについてはエレメン
トe0が格納されているメモリユニツトの番号が示
され、同様に列アドレス信号Gbについてはエレ
メントe1が格納されているメモリユニツトの番号
が示されている。以下列アドレス信号Gc，Gdに
ついても同様である。例えばエレメントe0がメモ
リユニツトMSU１に格納されており、エレメン
トe1がメモリユニツトMSU２に格納されている
時第３図に示す列アドレス信号Gaに「01」のア
ドレス情報Ga1とし、これとマスク情報Ma＝
「１」を与え、また列アドレス信号Gbには「10」
のアドレス情報Gb2とし、これとマスク情報Mb
＝「１」を与える。出力データOaには列アドレス
情報として「01」が与えられていることから入力
データibが、出力データObには列アドレス情報
として「10」が与えられていることから入力デー
タicが選択される。アドレス信号に付加されるマ
スク情報はアドレス情報の有効性を示し、例えば
GaのマスクMa＝「０」の如くマスクが「０」を
示す時には対応する出力データは出力されない。
上記の如くアドレス信号をアドレス情報とマスク
情報により形成しておけば、アドレス信号Ga〜
Gdをデコードすることによりオンすべきゲート
ｇを容易に選択制御することができる。またベク
トルレジスタからメモリにストアする場合には、
ベクトルレジスタVRから読出されたエレメント
はアライン入力レジスタAIR−０〜AIR−３に伝
達され、アライン回路とアライン出力レジスタ
AOR−０〜AOR−３を介して、メモリユニツト
MSU０〜MSU３に書込みが行なわれる（図示せ
ず）。この場合、第４図のように、Gaを入力デー
タiaに付与した２ビツト（行アドレス０〜３の選
択用のための信号）のアドレス情報とマスク情報
１ビツト（アドレス情報の有効／無効を示す信
号）により形成し、同様にGbを入力データibに
付与した２ビツトのアドレス情報と１ビツトのマ
スク情報により形成し、Gcを入力データicに付
与した２ビツトのアドレス情報と１ビツトのマス
ク情報により形成し、Gdを入力データidに付与
した２ビツトのアドレス情報と１ビツトのマスク
情報により形成しておく。付与された行アドレス
信号Ga〜Gdはアライン入力レジスタAIR−０〜
AIR−３がエレメントe0，e1，…に対応している
ことから行アドレス信号Gaについてはエレメン
トe0を格納するメモリユニツトの番号が示され、
同様にアドレス信号Gbについてはエレメントe1
を格納するメモリユニツト番号が示されている。
以下、行アドレス信号Gc，Gdについても同様で
ある。
をロードする場合第３図のようにGaを出力デー
タOaに付与した２ビツト（列アドレス０〜３の
選択用のためのもの）のアドレス情報とマスク情
報１ビツト（アドレス情報の有効／無効を示すも
の）により形成し、同様にGbを出力データObに
付与した２ビツトのアドレス情報と１ビツトのマ
スク情報により形成し、Gcを出力データCcに付
与した２ビツトのアドレス情報と１ビツトのマス
ク情報により形成し、Gdを出力データOdに付与
した２ビツトのアドレス情報と１ビツトのマスク
情報により形成しておく。付与された列アドレス
信号Ga〜Gdはアライン出力レジスタAOR−０〜
AOR−３がエレメントe0，e1…に対応しているこ
とから、列アドレス信号Gaについてはエレメン
トe0が格納されているメモリユニツトの番号が示
され、同様に列アドレス信号Gbについてはエレ
メントe1が格納されているメモリユニツトの番号
が示されている。以下列アドレス信号Gc，Gdに
ついても同様である。例えばエレメントe0がメモ
リユニツトMSU１に格納されており、エレメン
トe1がメモリユニツトMSU２に格納されている
時第３図に示す列アドレス信号Gaに「01」のア
ドレス情報Ga1とし、これとマスク情報Ma＝
「１」を与え、また列アドレス信号Gbには「10」
のアドレス情報Gb2とし、これとマスク情報Mb
＝「１」を与える。出力データOaには列アドレス
情報として「01」が与えられていることから入力
データibが、出力データObには列アドレス情報
として「10」が与えられていることから入力デー
タicが選択される。アドレス信号に付加されるマ
スク情報はアドレス情報の有効性を示し、例えば
GaのマスクMa＝「０」の如くマスクが「０」を
示す時には対応する出力データは出力されない。
上記の如くアドレス信号をアドレス情報とマスク
情報により形成しておけば、アドレス信号Ga〜
Gdをデコードすることによりオンすべきゲート
ｇを容易に選択制御することができる。またベク
トルレジスタからメモリにストアする場合には、
ベクトルレジスタVRから読出されたエレメント
はアライン入力レジスタAIR−０〜AIR−３に伝
達され、アライン回路とアライン出力レジスタ
AOR−０〜AOR−３を介して、メモリユニツト
MSU０〜MSU３に書込みが行なわれる（図示せ
ず）。この場合、第４図のように、Gaを入力デー
タiaに付与した２ビツト（行アドレス０〜３の選
択用のための信号）のアドレス情報とマスク情報
１ビツト（アドレス情報の有効／無効を示す信
号）により形成し、同様にGbを入力データibに
付与した２ビツトのアドレス情報と１ビツトのマ
スク情報により形成し、Gcを入力データicに付
与した２ビツトのアドレス情報と１ビツトのマス
ク情報により形成し、Gdを入力データidに付与
した２ビツトのアドレス情報と１ビツトのマスク
情報により形成しておく。付与された行アドレス
信号Ga〜Gdはアライン入力レジスタAIR−０〜
AIR−３がエレメントe0，e1，…に対応している
ことから行アドレス信号Gaについてはエレメン
トe0を格納するメモリユニツトの番号が示され、
同様にアドレス信号Gbについてはエレメントe1
を格納するメモリユニツト番号が示されている。
以下、行アドレス信号Gc，Gdについても同様で
ある。
例えばエレメントe0を格納するアドレス位置を
メモリユニツトMSU１にエレメントe1を格納す
るアドレス位置をメモリユニツトMSU２とする
と、第４図に示す行アドレス信号Gaに「01」の
アドレス情報G′a1とし、これにマスク情報Ma′＝
「１」を与え、また行アドレス信号Gbには「10」
のアドレス情報G′b2とし、これにマスク情報Mb
＝「１」を与えることにより入力データiaには行
アドレス情報として「01」が与えられていること
から出力データObに、入力データibには行アド
レス情報として「10」が与えられていることから
出力データOcに出力される。マスク情報は例え
ばGaのマスクMa＝「０」の如くマスク「０」を
示す時には対応する入力データはいずれの出力側
にも出力しない。
メモリユニツトMSU１にエレメントe1を格納す
るアドレス位置をメモリユニツトMSU２とする
と、第４図に示す行アドレス信号Gaに「01」の
アドレス情報G′a1とし、これにマスク情報Ma′＝
「１」を与え、また行アドレス信号Gbには「10」
のアドレス情報G′b2とし、これにマスク情報Mb
＝「１」を与えることにより入力データiaには行
アドレス情報として「01」が与えられていること
から出力データObに、入力データibには行アド
レス情報として「10」が与えられていることから
出力データOcに出力される。マスク情報は例え
ばGaのマスクMa＝「０」の如くマスク「０」を
示す時には対応する入力データはいずれの出力側
にも出力しない。
上記の如く、本発明においては、アドレス情報
がエレメントに着目して発生される為容易に生成
でき、またロードする場合とストアする場合にお
いてそれぞれ独立のアドレス信号発生回路を設け
ることなく、共通のアドレス信号発生回路を用い
て制御することができる。更にアドレス信号発生
回路において発生されたアドレス信号Ga〜Gdが
入力データia〜idに付与されたものか、あるいは
出力データOa〜Odに付与されたものかを識別す
るための行列アドレス識別信号SELが１ビツト付
加されており、例えばこの行列アドレス識別信号
SELが「１」のときにはアドレス信号は行アドレ
スを示し、行列アドレス識別信号SELが「０」の
ときにはアドレス信号は列アドレスを示す。すな
わちロードの場合か、ストアの場合かを示してい
るわけである。上記の如きロードないしストアの
制御が行なわれる場合の論理式を出力データOa
〜Od側に出力される条件について示せば下記の
通りである。
がエレメントに着目して発生される為容易に生成
でき、またロードする場合とストアする場合にお
いてそれぞれ独立のアドレス信号発生回路を設け
ることなく、共通のアドレス信号発生回路を用い
て制御することができる。更にアドレス信号発生
回路において発生されたアドレス信号Ga〜Gdが
入力データia〜idに付与されたものか、あるいは
出力データOa〜Odに付与されたものかを識別す
るための行列アドレス識別信号SELが１ビツト付
加されており、例えばこの行列アドレス識別信号
SELが「１」のときにはアドレス信号は行アドレ
スを示し、行列アドレス識別信号SELが「０」の
ときにはアドレス信号は列アドレスを示す。すな
わちロードの場合か、ストアの場合かを示してい
るわけである。上記の如きロードないしストアの
制御が行なわれる場合の論理式を出力データOa
〜Od側に出力される条件について示せば下記の
通りである。
Oa＝SEL・（Ma′・Ga′0・ia＋Mb′・Gb′0・ib＋
Mc′・Gc′0・ic＋Md′・Gd′0・id）＋・
（Ma・Ga0・ia＋Ma・Ga1・ib＋Ma・
Ga2・ic＋Ma・Ga3・id） 同様にして Ob＝SEL・（Ma′・Ga′1・ia＋Mb′・Gb′1・ib＋
Mc′・Gc′1・ic＋Md′・Gd′1・id）＋・
（Mb・Ga0・ia＋Mb・Gb1・ib＋Mb・
Gb2・ic＋Mb・Gb3・id） Oc＝SEL・（Ma′・Ga′2・ia＋Mb′・Gb′2・ib＋
Mc′・Gc′2・ic＋Md′・Gd′2・id）＋・
（Mc・Gc0・ia＋Mc・Gc1・ib＋Mc・
Gc2・ic＋Mc・Gc3・id） Od＝SEL・（Ma′・Ga′3・ia＋Mb′・Gb′3・ib＋
Mc′・Gc′3・ic＋Md′・Gd′3・id）＋・
（Md・Gd0・ia＋Md・Gd1・ib＋Md・
Ga2・ic＋Md・Gd3・id） である。上記論理式においてMa′＝Ma，Mb′＝
Mb，Mc′＝Mc，M′d＝Md，Ga′0＝Ga0，Ga′1＝
Ga1，Ga′2＝Ga2，Ga′3＝Ga3，Gb′0＝Gb0，Gb′1
＝Gb1，Gb′2＝Gb2，Gb′3＝Gb3，Gc′0＝Gc0，
Gc′1＝Gc1，Gc′2＝Gc2，Gc′3＝Gc3，Gd′0＝
Gd0，Gd′1＝Gd1，Gd′2＝Gd2，Gd′3＝Gd3、であ
ることからより簡略化することができる。このよ
うにすることにより出力データOa〜Odが任意の
入力データを選択することができ、また任意の入
力データia〜idを任意の出力データOa〜Odに出
力することができる。勿論この場合、Oa〜Odの
それぞれの行が、２重選択されないように、また
ia〜idのそれぞれの列が２重選択されないように
各アドレス信号のマスク情報とアドレス情報によ
り制御しなければならないが、これら情報はエレ
メントに着目して発生されるので２重選択は一般
におこらない。またメモリからベクトルレジスタ
にエレメントをロードする場合、同一データを連
続的にロードすることがある。このようなときも
第５図に示す如く、出力データOa〜Odをどのバ
スより送出されたものを使用するかを示すアドレ
ス信号Ga，Gb，Gc，GdおよびマスクMa〜Mdに
よりゲートｇを制御すればよい。例えばibのバス
から伝送されるデータを出力データOa〜Odとし
て使用する場合には、Ga＝Gb＝Gc＝Gd＝「01」、
Ma＝Mb＝Mc＝Md＝「１」とすればよい。これ
により各出力データOa〜Odには、ibのバスより
伝送された同一データが出力されるものである。
Mc′・Gc′0・ic＋Md′・Gd′0・id）＋・
（Ma・Ga0・ia＋Ma・Ga1・ib＋Ma・
Ga2・ic＋Ma・Ga3・id） 同様にして Ob＝SEL・（Ma′・Ga′1・ia＋Mb′・Gb′1・ib＋
Mc′・Gc′1・ic＋Md′・Gd′1・id）＋・
（Mb・Ga0・ia＋Mb・Gb1・ib＋Mb・
Gb2・ic＋Mb・Gb3・id） Oc＝SEL・（Ma′・Ga′2・ia＋Mb′・Gb′2・ib＋
Mc′・Gc′2・ic＋Md′・Gd′2・id）＋・
（Mc・Gc0・ia＋Mc・Gc1・ib＋Mc・
Gc2・ic＋Mc・Gc3・id） Od＝SEL・（Ma′・Ga′3・ia＋Mb′・Gb′3・ib＋
Mc′・Gc′3・ic＋Md′・Gd′3・id）＋・
（Md・Gd0・ia＋Md・Gd1・ib＋Md・
Ga2・ic＋Md・Gd3・id） である。上記論理式においてMa′＝Ma，Mb′＝
Mb，Mc′＝Mc，M′d＝Md，Ga′0＝Ga0，Ga′1＝
Ga1，Ga′2＝Ga2，Ga′3＝Ga3，Gb′0＝Gb0，Gb′1
＝Gb1，Gb′2＝Gb2，Gb′3＝Gb3，Gc′0＝Gc0，
Gc′1＝Gc1，Gc′2＝Gc2，Gc′3＝Gc3，Gd′0＝
Gd0，Gd′1＝Gd1，Gd′2＝Gd2，Gd′3＝Gd3、であ
ることからより簡略化することができる。このよ
うにすることにより出力データOa〜Odが任意の
入力データを選択することができ、また任意の入
力データia〜idを任意の出力データOa〜Odに出
力することができる。勿論この場合、Oa〜Odの
それぞれの行が、２重選択されないように、また
ia〜idのそれぞれの列が２重選択されないように
各アドレス信号のマスク情報とアドレス情報によ
り制御しなければならないが、これら情報はエレ
メントに着目して発生されるので２重選択は一般
におこらない。またメモリからベクトルレジスタ
にエレメントをロードする場合、同一データを連
続的にロードすることがある。このようなときも
第５図に示す如く、出力データOa〜Odをどのバ
スより送出されたものを使用するかを示すアドレ
ス信号Ga，Gb，Gc，GdおよびマスクMa〜Mdに
よりゲートｇを制御すればよい。例えばibのバス
から伝送されるデータを出力データOa〜Odとし
て使用する場合には、Ga＝Gb＝Gc＝Gd＝「01」、
Ma＝Mb＝Mc＝Md＝「１」とすればよい。これ
により各出力データOa〜Odには、ibのバスより
伝送された同一データが出力されるものである。
また、第６図ロに示す如く、例えばアライン入
力レジスタAIRの区分０〜３に入力された入力デ
ータIA〜IDをアライン出力レジスタAORの区分
０〜３に回転シフトさせて伝送する場合にも、本
発明によればそのゲートの制御が容易に行うこと
ができる。すなわち、第６図イに示す如く、〇印
のゲートをオンにすることによりこのような回転
シフトを容易に行なうことができる。この場合、
出力データOa側ではアドレス情報Ga＝「01」によ
りゲートをオンし、Ob側ではアドレス情報Gb＝
「10」によりゲートをオンし、Oc側ではアドレス
情膜Gc＝「11」によりゲートをオンし、Od側で
はアドレス情報Gd＝「00」によりゲートをオンに
する。かくして、第６図ロに示す如く、入力デー
タを回転シフトさせて出力データをすることがで
きる。上記の如く、ロードの場合はアドレス信号
として出力バスに対応した列アドレスを用い、ス
トアの場合は入力バスに対応した行アドレスを用
い、これらバスに対応する複数組のアドレス信号
でゲート制御信号をつくることにより、従来の例
えばロードの場合にロードされる入力データに対
応した制御信号（出力バスを示すもので行アドレ
スに相当する）を用いるのに比べ極めて容易な制
御となる。またアドレス信号はエレメントに着目
して発生される為容易にかつロードの場合もスト
アの場合も同一方法で発生される。次に本発明の
一実施例を第７図および第８図について説明す
る。
力レジスタAIRの区分０〜３に入力された入力デ
ータIA〜IDをアライン出力レジスタAORの区分
０〜３に回転シフトさせて伝送する場合にも、本
発明によればそのゲートの制御が容易に行うこと
ができる。すなわち、第６図イに示す如く、〇印
のゲートをオンにすることによりこのような回転
シフトを容易に行なうことができる。この場合、
出力データOa側ではアドレス情報Ga＝「01」によ
りゲートをオンし、Ob側ではアドレス情報Gb＝
「10」によりゲートをオンし、Oc側ではアドレス
情膜Gc＝「11」によりゲートをオンし、Od側で
はアドレス情報Gd＝「00」によりゲートをオンに
する。かくして、第６図ロに示す如く、入力デー
タを回転シフトさせて出力データをすることがで
きる。上記の如く、ロードの場合はアドレス信号
として出力バスに対応した列アドレスを用い、ス
トアの場合は入力バスに対応した行アドレスを用
い、これらバスに対応する複数組のアドレス信号
でゲート制御信号をつくることにより、従来の例
えばロードの場合にロードされる入力データに対
応した制御信号（出力バスを示すもので行アドレ
スに相当する）を用いるのに比べ極めて容易な制
御となる。またアドレス信号はエレメントに着目
して発生される為容易にかつロードの場合もスト
アの場合も同一方法で発生される。次に本発明の
一実施例を第７図および第８図について説明す
る。
第７図は本発明により制御されるアライン回路
２′を有するデータ処理装置の一部分を示し、第
８図はアライン制御部３の具体的構成の一例を示
す。
２′を有するデータ処理装置の一部分を示し、第
８図はアライン制御部３の具体的構成の一例を示
す。
アライン回路２′は第１図におけるアライン回
路２と同様なものであり、各アライン入力レジス
タAIR−０〜AIR−３に伝達されたゲートがいず
れのアライン出力レジスタAOR−０〜AOR−３
に伝達できるようにそれぞれバスが設けられ、各
バスにはゲートが設けられており、このゲートを
選択制御することによりゲートの伝送が行なわれ
るものである。
路２と同様なものであり、各アライン入力レジス
タAIR−０〜AIR−３に伝達されたゲートがいず
れのアライン出力レジスタAOR−０〜AOR−３
に伝達できるようにそれぞれバスが設けられ、各
バスにはゲートが設けられており、このゲートを
選択制御することによりゲートの伝送が行なわれ
るものである。
アライン制御部３は、上記アライン回路２′の
各バスに設けられたゲートに対する制御信号を発
生するものであつて、一例として第８図にその詳
細が図示されている。
各バスに設けられたゲートに対する制御信号を発
生するものであつて、一例として第８図にその詳
細が図示されている。
第８図イにおいてアドレス信号としてアドレス
情報Ga〜Gdおよびマスク情報Ma〜Mdが入力さ
れ、また行列アドレス識別信号SELが入力されて
いる。これらよりアライン回路２′のゲート制御
信号G00〜G33が作られる。
情報Ga〜Gdおよびマスク情報Ma〜Mdが入力さ
れ、また行列アドレス識別信号SELが入力されて
いる。これらよりアライン回路２′のゲート制御
信号G00〜G33が作られる。
第８図ロはデコード回路４の一例を詳細に示し
ている。行列アドレス識別信号SELはロードの場
合かストアの場合かに対応しており、例えばスト
アの場合は「１」となり、アドレス信号は行アド
レスを示しているので、各入力データの送出先に
応じたゲートに対する制御信号を作成する。今
GaがGa0、GbがGb1、GcがGc2、GdがGd3、Ma＝
Mb＝Mc＝１、Md＝０とすればGA0′，GB1′，
GC1′がオンとなりそれぞれゲート制御信号G00，
G11，G22が出力されてアライン回路２′において
各入力データが同時に出力バスへ出力される。同
様にしてロードの場合は行列アドレス識別信号
SELは「０」であつて、アドレス信号から所定の
ゲート制御信号が発生されてアライン回路が制御
される。なお、第７図等においてエラーチエツク
訂正回路Ecc0〜Ecc3が示されているが、１ビツ
トエラー訂正２ビツトエラー検出等の通常一般に
行なわれる技術が適用されるのは言うまでもな
く、本発明の対象とする所ではない。またアライ
ン回路において説明の都合上アライン入力レジス
タAIR−０〜AIR−３およびアライン出力レジス
タAOR−０〜AOR−３を設けるのが、本発明は
これに限定されるものではない。すなわち1bitま
たは複数のbitよりなるゲートバスを対象にして
おり、レジスタは存在しなくともよい。またゲー
トバスの入力バスの数、出力バスの数が増減して
も同様に適用できるのはあきらかである。更にロ
ードの場合のみあるいはストアの場合のみの適用
であつてもよい。
ている。行列アドレス識別信号SELはロードの場
合かストアの場合かに対応しており、例えばスト
アの場合は「１」となり、アドレス信号は行アド
レスを示しているので、各入力データの送出先に
応じたゲートに対する制御信号を作成する。今
GaがGa0、GbがGb1、GcがGc2、GdがGd3、Ma＝
Mb＝Mc＝１、Md＝０とすればGA0′，GB1′，
GC1′がオンとなりそれぞれゲート制御信号G00，
G11，G22が出力されてアライン回路２′において
各入力データが同時に出力バスへ出力される。同
様にしてロードの場合は行列アドレス識別信号
SELは「０」であつて、アドレス信号から所定の
ゲート制御信号が発生されてアライン回路が制御
される。なお、第７図等においてエラーチエツク
訂正回路Ecc0〜Ecc3が示されているが、１ビツ
トエラー訂正２ビツトエラー検出等の通常一般に
行なわれる技術が適用されるのは言うまでもな
く、本発明の対象とする所ではない。またアライ
ン回路において説明の都合上アライン入力レジス
タAIR−０〜AIR−３およびアライン出力レジス
タAOR−０〜AOR−３を設けるのが、本発明は
これに限定されるものではない。すなわち1bitま
たは複数のbitよりなるゲートバスを対象にして
おり、レジスタは存在しなくともよい。またゲー
トバスの入力バスの数、出力バスの数が増減して
も同様に適用できるのはあきらかである。更にロ
ードの場合のみあるいはストアの場合のみの適用
であつてもよい。
以上説明の如く、結局本発明によればバスの開
閉制御を行アドレスあるいは列アドレスを付与し
て制御するように構成したので、その制御が非常
に容易になる。しかもロードの場合およびストア
の場合に対して同一の制御部でこれを行なうこと
ができる。また複数のエレメントに対しても同時
にゲート制御を行なうことが可能となる。それ
故、制御が容易になるのみならずデータ処理速度
を向上させることができる。更にロードの場合及
びストアの場合で共通の制御部、共通のアライン
回路で構成できるので同一構成とすること、回路
を共用することが可能となりハード量を減らすこ
とができる。
閉制御を行アドレスあるいは列アドレスを付与し
て制御するように構成したので、その制御が非常
に容易になる。しかもロードの場合およびストア
の場合に対して同一の制御部でこれを行なうこと
ができる。また複数のエレメントに対しても同時
にゲート制御を行なうことが可能となる。それ
故、制御が容易になるのみならずデータ処理速度
を向上させることができる。更にロードの場合及
びストアの場合で共通の制御部、共通のアライン
回路で構成できるので同一構成とすること、回路
を共用することが可能となりハード量を減らすこ
とができる。
第１図はアライン回路を有するデータ処理装置
の一部を示す図、第２図〜第６図は本発明の動作
状態の説明図、第７図は本発明により制御される
アライン回路を有するデータ処理装置の一部を示
し、第８図はアライン制御部の一実施例を示す図
である。 図中、２，２′はアライン回路、３はアライン
制御部、４はデコード回路である。
の一部を示す図、第２図〜第６図は本発明の動作
状態の説明図、第７図は本発明により制御される
アライン回路を有するデータ処理装置の一部を示
し、第８図はアライン制御部の一実施例を示す図
である。 図中、２，２′はアライン回路、３はアライン
制御部、４はデコード回路である。
Claims (1)
- １ 複数の入力バスよりなる入力群と、複数の出
力バスよりなる出力群と、前記入力バスと前記出
力バスとをすべて互いに接続する複数のバスと、
該複数のバスをオン・オフするゲートとを有する
アライン回路において、前記出力群および／また
は前記入力群に対して、行アドレスおよび／また
は列アドレスを付与するとともに、前記ゲートの
オン・オフを選択的に制御するゲート制御手段と
して、出力バスに対応した列アドレスまたは入力
バスに対応した行アドレスを示す複数組のアドレ
ス信号と、該複数組のアドレス信号が行アドレス
か列アドレスかの識別を示す行列アドレス識別信
号と、該複数組のアドレス信号の夫々について有
効性を示すマスク情報とを設け、前記アドレス信
号、前記行列アドレス識別信号およびマスク情報
によつて選択された前記ゲートをオン・オフ制御
することにより、前記複数の入力バスの任意の一
つないし複数のデータを同一タイミングにおい
て、任意の一つないし複数の出力バスに出力可能
となるように制御することを特徴とするアライン
回路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182259A JPS57105039A (en) | 1980-12-23 | 1980-12-23 | Aligning circuit control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182259A JPS57105039A (en) | 1980-12-23 | 1980-12-23 | Aligning circuit control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57105039A JPS57105039A (en) | 1982-06-30 |
| JPS6128150B2 true JPS6128150B2 (ja) | 1986-06-28 |
Family
ID=16115118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182259A Granted JPS57105039A (en) | 1980-12-23 | 1980-12-23 | Aligning circuit control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57105039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9053640B1 (en) | 1993-12-02 | 2015-06-09 | Adrea, LLC | Interactive electronic book |
-
1980
- 1980-12-23 JP JP55182259A patent/JPS57105039A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9053640B1 (en) | 1993-12-02 | 2015-06-09 | Adrea, LLC | Interactive electronic book |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57105039A (en) | 1982-06-30 |
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