JPS6135625B2 - - Google Patents
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- Publication number
- JPS6135625B2 JPS6135625B2 JP10200481A JP10200481A JPS6135625B2 JP S6135625 B2 JPS6135625 B2 JP S6135625B2 JP 10200481 A JP10200481 A JP 10200481A JP 10200481 A JP10200481 A JP 10200481A JP S6135625 B2 JPS6135625 B2 JP S6135625B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory block
- output
- register
- selection
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Description
【発明の詳細な説明】
本発明は、複数のメモリブロツクを同時にラン
ダムにアクセスできる多重動作メモリ方式に関
し、簡単な回路構成でメモリの多重動作を実現す
るものである。
ダムにアクセスできる多重動作メモリ方式に関
し、簡単な回路構成でメモリの多重動作を実現す
るものである。
電子計算機で画像処理などを行なう場合、メモ
リブロツクを複数備えておいて、各メモリブロツ
クを別々にかつ同時にアクセスし処理できれば、
処理能力が向上し、極めて有効である。ところが
そのための回路構成が複雑化したのでは、コスト
高となり、多重メモリ方式にした効果が半減す
る。これに対し特開昭49―115618号公報に記載の
ように、縦（ｎ＋１）ビツト、横（ｍ＋１）ビツ
トからなる二次元パターンを、長さ（ｍ＋１）ビ
ツトのシフトレジスタ２個に格納し、これらのシ
フトレジスタの隣接する複数個に対して同時にア
クセス可能なようにアドレス選択ゲートを工夫し
たものが提案されている。しかしながらこの方式
は、隣接する複数個のシフトレジスタの内容を同
時に読出すのには適しているが、本発明が対象と
しているような、各々のメモリブロツクを独立し
てランダムにかつ同時に動作させ、その入出力を
独立に行なわせる用途には適しない。
リブロツクを複数備えておいて、各メモリブロツ
クを別々にかつ同時にアクセスし処理できれば、
処理能力が向上し、極めて有効である。ところが
そのための回路構成が複雑化したのでは、コスト
高となり、多重メモリ方式にした効果が半減す
る。これに対し特開昭49―115618号公報に記載の
ように、縦（ｎ＋１）ビツト、横（ｍ＋１）ビツ
トからなる二次元パターンを、長さ（ｍ＋１）ビ
ツトのシフトレジスタ２個に格納し、これらのシ
フトレジスタの隣接する複数個に対して同時にア
クセス可能なようにアドレス選択ゲートを工夫し
たものが提案されている。しかしながらこの方式
は、隣接する複数個のシフトレジスタの内容を同
時に読出すのには適しているが、本発明が対象と
しているような、各々のメモリブロツクを独立し
てランダムにかつ同時に動作させ、その入出力を
独立に行なわせる用途には適しない。
本発明の技術的課題は、従来のメモリアクセス
方式におけるこのような問題を解消し、１つの装
置において、複数のメモリブロツクを簡単な回路
構成で、独立してランダムにかつ同時にアクセス
可能とすることにある。
方式におけるこのような問題を解消し、１つの装
置において、複数のメモリブロツクを簡単な回路
構成で、独立してランダムにかつ同時にアクセス
可能とすることにある。
この技術的課題を解決するために講じた本発明
による技術的手段は、複数のメモリブロツクが
夫々複数の制御部で選択的にメモリアクセス可能
に構成されたメモリ装置において、各メモリブロ
ツクが選択回路を介して各制御部とアドレスバス
で接続され、且つ複数の出力選択部を備え、各出
力選択部に各メモリブロツクからの出力データが
入力されるように共通して接続されると共に、メ
モリブロツクからのメモリブロツク選択信号の有
効／無効を設定するレジスター、並びに自己のメ
モリブロツクが構成するメモリ空間の識別データ
がセツトされるレジスターと制御部から入力する
アドレスデータの上位のビツトの値とを照合し
て、一致しておれば選択信号を出力選択部へ通知
する照合回路を備え、該有効／無効設定レジスタ
ーに設定された信号と前記選択信号とのアンド理
論の信号が入力するエンコーダ、該エンコーダか
らの信号で制御され、各メモリブロツクから出力
されるリードデータが選択されるマルチプレクサ
を有する構成を採つている。
による技術的手段は、複数のメモリブロツクが
夫々複数の制御部で選択的にメモリアクセス可能
に構成されたメモリ装置において、各メモリブロ
ツクが選択回路を介して各制御部とアドレスバス
で接続され、且つ複数の出力選択部を備え、各出
力選択部に各メモリブロツクからの出力データが
入力されるように共通して接続されると共に、メ
モリブロツクからのメモリブロツク選択信号の有
効／無効を設定するレジスター、並びに自己のメ
モリブロツクが構成するメモリ空間の識別データ
がセツトされるレジスターと制御部から入力する
アドレスデータの上位のビツトの値とを照合し
て、一致しておれば選択信号を出力選択部へ通知
する照合回路を備え、該有効／無効設定レジスタ
ーに設定された信号と前記選択信号とのアンド理
論の信号が入力するエンコーダ、該エンコーダか
らの信号で制御され、各メモリブロツクから出力
されるリードデータが選択されるマルチプレクサ
を有する構成を採つている。
次に本発明による多重メモリ方式の実施例を説
明する。第１図は多重メモリ方式の全容を示すブ
ロツク図であり、複数のメモリブロツクM1〜Ｍo
と、これらのメモリブロツクM1〜Ｍoのうちの指
定されたメモリブロツクのデータを選択的に出力
させる複数の出力選択部S1〜Ｓn、及びこれらを
制御する複数のマイクロプロセツサ等の制御部
C1〜Ｃnを備えている。第２図はこれらのメモリ
ブロツクM1〜Ｍoの内の１つのメモリブロツクを
示すブロツク図、第３図は出力選択部を示すブロ
ツク図である。
明する。第１図は多重メモリ方式の全容を示すブ
ロツク図であり、複数のメモリブロツクM1〜Ｍo
と、これらのメモリブロツクM1〜Ｍoのうちの指
定されたメモリブロツクのデータを選択的に出力
させる複数の出力選択部S1〜Ｓn、及びこれらを
制御する複数のマイクロプロセツサ等の制御部
C1〜Ｃnを備えている。第２図はこれらのメモリ
ブロツクM1〜Ｍoの内の１つのメモリブロツクを
示すブロツク図、第３図は出力選択部を示すブロ
ツク図である。
第１図において、各メモリブロツクM1〜Ｍo
は、夫々アドレスバスB1〜Bmを介して各制御部
C1〜Ｃnに接続されている。各制御部C1〜Ｃnが
独立して動作することによつて、同時に並行して
メモリブロツクM1〜Ｍoの内の指定の複数のメモ
リブロツクが選択され、アクセスされる。これら
の回路は、マルチコントローラで制御され、出力
選択部S1〜Ｓnからの読み出しデータが、インタ
ーフエイス回路を介してデイスプレイやプリンタ
等の出力装置に出力されたり、ホストコンピユー
タに送出される。
は、夫々アドレスバスB1〜Bmを介して各制御部
C1〜Ｃnに接続されている。各制御部C1〜Ｃnが
独立して動作することによつて、同時に並行して
メモリブロツクM1〜Ｍoの内の指定の複数のメモ
リブロツクが選択され、アクセスされる。これら
の回路は、マルチコントローラで制御され、出力
選択部S1〜Ｓnからの読み出しデータが、インタ
ーフエイス回路を介してデイスプレイやプリンタ
等の出力装置に出力されたり、ホストコンピユー
タに送出される。
メモリブロツクM1〜Ｍoの内の１つを代表して
示した第２図において、ｍは１つのメモリブロツ
ク内のメモリ部であり、入力選択回路１を介し
て、アドレスバスB1〜Bmで各制御部C1〜Ｃnに
接続されている。選択回路１は、メモリ制御部
C1〜Ｃnから送られるアドレスデータの内から、
特定のメモリ制御部Ci（ｉ＝１〜ｍ）からのア
ドレスデータのみを選択するものである。各アド
レスから入力されるアドレスデータの下位のビツ
トがバス１１から入力してメモリｍ内のアドレス
が指定される。バス１２から入力する上位のビツ
トには、メモリブロツクM1〜Ｍoのうちのアクセ
スすべきメモリブロツクを指定するデータが設定
される。一方各メモリブロツクM1〜Ｍoは、レジ
スター２を備えており、該レジスター２には、自
己のメモリブロツクが構成するメモリ空間の識別
データ及び該メモリ空間内において自己のメモリ
ブロツクが構成するメモリ空間の識別データ及び
該メモリ空間内において自己のメモリブロツクが
占める位置を示すデータがセツトされる。そして
制御部からのアドレスデータが入力すると、該ア
ドレスデータの上位のビツトの値とレジスター２
に設定されている値とが照合回路３で照合され、
一致しておれば選択信号Ssが出力選択部S1〜Ｓn
へ通知される。この選択信号が発生すると選択信
号の発生元のレジスター２が所属するメモリ部ｍ
がアクセスされ、アドレスデータの下位ビツトで
指定されたアドレスの読み出しが行なわれる。
示した第２図において、ｍは１つのメモリブロツ
ク内のメモリ部であり、入力選択回路１を介し
て、アドレスバスB1〜Bmで各制御部C1〜Ｃnに
接続されている。選択回路１は、メモリ制御部
C1〜Ｃnから送られるアドレスデータの内から、
特定のメモリ制御部Ci（ｉ＝１〜ｍ）からのア
ドレスデータのみを選択するものである。各アド
レスから入力されるアドレスデータの下位のビツ
トがバス１１から入力してメモリｍ内のアドレス
が指定される。バス１２から入力する上位のビツ
トには、メモリブロツクM1〜Ｍoのうちのアクセ
スすべきメモリブロツクを指定するデータが設定
される。一方各メモリブロツクM1〜Ｍoは、レジ
スター２を備えており、該レジスター２には、自
己のメモリブロツクが構成するメモリ空間の識別
データ及び該メモリ空間内において自己のメモリ
ブロツクが構成するメモリ空間の識別データ及び
該メモリ空間内において自己のメモリブロツクが
占める位置を示すデータがセツトされる。そして
制御部からのアドレスデータが入力すると、該ア
ドレスデータの上位のビツトの値とレジスター２
に設定されている値とが照合回路３で照合され、
一致しておれば選択信号Ssが出力選択部S1〜Ｓn
へ通知される。この選択信号が発生すると選択信
号の発生元のレジスター２が所属するメモリ部ｍ
がアクセスされ、アドレスデータの下位ビツトで
指定されたアドレスの読み出しが行なわれる。
いま第４図のD1のようなメモリ空間がメモリ
ブロツクM1〜M5で処理され、D2のようなメモリ
空間がメモリブロツクM6〜M9で処理されるもの
とすると、多重メモリブロツクM1〜M5がアドレ
スバスB1で制御部C1に接続されるアドレスが指
定されている場合は、該制御部C1では同時に他
のメモリブロツクM6〜Ｍoをアクセスすることは
できない。しかしながら他のメモリブロツクM6
〜M9を他の制御部C2でアドレス指定しアクセス
することはできる。従つて制御部C2で、例えば
メモリブロツクM6〜M9をアドレス指定して、メ
モリ空間D2を処理することができる。
ブロツクM1〜M5で処理され、D2のようなメモリ
空間がメモリブロツクM6〜M9で処理されるもの
とすると、多重メモリブロツクM1〜M5がアドレ
スバスB1で制御部C1に接続されるアドレスが指
定されている場合は、該制御部C1では同時に他
のメモリブロツクM6〜Ｍoをアクセスすることは
できない。しかしながら他のメモリブロツクM6
〜M9を他の制御部C2でアドレス指定しアクセス
することはできる。従つて制御部C2で、例えば
メモリブロツクM6〜M9をアドレス指定して、メ
モリ空間D2を処理することができる。
このようにして制御部も複数備えることによ
り、同時に並行して別々のメモリブロツクをアク
セスすることができる。
り、同時に並行して別々のメモリブロツクをアク
セスすることができる。
メモリブロツクM1〜Ｍoは総てこのような構成
になつており、各メモリブロツクM1〜Ｍoから第
３図のようにリードデータSr1〜Sroが出力され、
各出力選択部のマルチプレクサ４に入力すると共
に、メモリ選択信号Ssがアンドゲート５を介し
てエンコーダ６に入力される。そして該エンコー
ダ６による解読信号がマルチプレクサ４に入力し
て、選択信号Ssを発生したレジスター２のメモ
リブロツクからのリードデータSrのみが選択さ
れて、マルチプレクサ４から出力れれる。
になつており、各メモリブロツクM1〜Ｍoから第
３図のようにリードデータSr1〜Sroが出力され、
各出力選択部のマルチプレクサ４に入力すると共
に、メモリ選択信号Ssがアンドゲート５を介し
てエンコーダ６に入力される。そして該エンコー
ダ６による解読信号がマルチプレクサ４に入力し
て、選択信号Ssを発生したレジスター２のメモ
リブロツクからのリードデータSrのみが選択さ
れて、マルチプレクサ４から出力れれる。
７は、有効／無効設定レジスターであり、メモ
リブロツクM1〜Ｍoと同数のビツト７１〜７ｎを
備えている。そして各ビツト７１〜７ｎは夫々各
アンドゲート５１〜５ｎの一方の入力端に接続さ
れ、またアンドゲート５１〜５ｎの他方の入力端
に、各メモリブロツクM1〜Ｍoからの選択信号Ss
が入力するように接続されている。有効／無効設
定レジスターの各ビツトには、第４図のメモリ空
間D1の処理を行なつている場合であれば、メモ
リブロツクM1〜M5からの選択信号が入力するア
ンドゲート５１〜５５に対応するビツト７１〜７
５のみ“１”を設定して、該メモリブロツクM1
〜M5からの選択信号のみがエンコーダ６に入力
可能とし、他のメモリブロツクM6〜Ｍoからの選
択信号及び読み出しデータが入力するのを碍止し
ている。同様にして、メモリ空間D2を処理する
メモリブロツクM5〜M9の出力選択部Siにおいて
は、その有効／無効設定レジスターのビツト７６
〜７９に有効を示す“１”が設定されてアンドゲ
ート５６〜５９のみを開き、メモリブロツクM6
〜M9からの選択信号及び読み出しデータのみが
出力可能にされる。
リブロツクM1〜Ｍoと同数のビツト７１〜７ｎを
備えている。そして各ビツト７１〜７ｎは夫々各
アンドゲート５１〜５ｎの一方の入力端に接続さ
れ、またアンドゲート５１〜５ｎの他方の入力端
に、各メモリブロツクM1〜Ｍoからの選択信号Ss
が入力するように接続されている。有効／無効設
定レジスターの各ビツトには、第４図のメモリ空
間D1の処理を行なつている場合であれば、メモ
リブロツクM1〜M5からの選択信号が入力するア
ンドゲート５１〜５５に対応するビツト７１〜７
５のみ“１”を設定して、該メモリブロツクM1
〜M5からの選択信号のみがエンコーダ６に入力
可能とし、他のメモリブロツクM6〜Ｍoからの選
択信号及び読み出しデータが入力するのを碍止し
ている。同様にして、メモリ空間D2を処理する
メモリブロツクM5〜M9の出力選択部Siにおいて
は、その有効／無効設定レジスターのビツト７６
〜７９に有効を示す“１”が設定されてアンドゲ
ート５６〜５９のみを開き、メモリブロツクM6
〜M9からの選択信号及び読み出しデータのみが
出力可能にされる。
出力選択部S1〜Ｓnは総て、各メモリブロツク
M1〜Ｍoのデータ出力部に接続され、有効／無効
設定レジスターで有効とされた選択信号Ssが入
力し、該選択信号で選択されたメモリブロツク
M1〜Ｍoのみをアクセス可能とし、読み出しデー
タを出力する構成になつている。
M1〜Ｍoのデータ出力部に接続され、有効／無効
設定レジスターで有効とされた選択信号Ssが入
力し、該選択信号で選択されたメモリブロツク
M1〜Ｍoのみをアクセス可能とし、読み出しデー
タを出力する構成になつている。
このようにして、メモリ空間D1を処理するメ
モリブロツクM1〜M5とメモリ空間D2を処理する
メモリブロツクM6〜M9とを、制御部C1〜Ｃnお
よび出力選択部S1〜Ｓnを別にすることにより、
同時に並行して複数のメモリブロツクM1〜Ｍoを
アクセスして処理することが可能となる。このよ
うに、メモリブロツクが各々単独でかつランダム
に動作可能であり、またメモリブロツク選択信号
の有効／無効を設定するレジスターを設けてお
り、有効となるメモリブロツクを任意に、画像処
理などの処理状況に応じて設定可能なため、処理
状況、処理目的、用途に応じてメモリブロツクを
効果的に使用できる。しかも構成は、出力装置な
どの数に応じて出力選択部と制御部を複数備える
だけでよいので、回路構成が簡単ですみ、安価に
多重メモリ方式を実現できる。
モリブロツクM1〜M5とメモリ空間D2を処理する
メモリブロツクM6〜M9とを、制御部C1〜Ｃnお
よび出力選択部S1〜Ｓnを別にすることにより、
同時に並行して複数のメモリブロツクM1〜Ｍoを
アクセスして処理することが可能となる。このよ
うに、メモリブロツクが各々単独でかつランダム
に動作可能であり、またメモリブロツク選択信号
の有効／無効を設定するレジスターを設けてお
り、有効となるメモリブロツクを任意に、画像処
理などの処理状況に応じて設定可能なため、処理
状況、処理目的、用途に応じてメモリブロツクを
効果的に使用できる。しかも構成は、出力装置な
どの数に応じて出力選択部と制御部を複数備える
だけでよいので、回路構成が簡単ですみ、安価に
多重メモリ方式を実現できる。
図は本発明による多重メモリ方式の実施例を示
すもので、第１図は全容を示すブロツク図、第２
図は１つのメモリブロツクを示すブロツク図、第
３図１つのは選択回路を示すブロツク図、第４図
は処理対象となるメモリ空間の例を示す図であ
る。 図において、M1〜Ｍoはメモリブロツク、S1〜
Ｓnは出力選択部、C1〜Ｃnは制御部、B1〜Bnは
アドレスバス、１は選択回路、２はレジスター、
３は照合回路、４はマルチプレクサ、６はエンコ
ーダである。
すもので、第１図は全容を示すブロツク図、第２
図は１つのメモリブロツクを示すブロツク図、第
３図１つのは選択回路を示すブロツク図、第４図
は処理対象となるメモリ空間の例を示す図であ
る。 図において、M1〜Ｍoはメモリブロツク、S1〜
Ｓnは出力選択部、C1〜Ｃnは制御部、B1〜Bnは
アドレスバス、１は選択回路、２はレジスター、
３は照合回路、４はマルチプレクサ、６はエンコ
ーダである。
Claims (1)
- １ 複数のメモリブロツクが夫々複数の制御部で
選択的にメモリアクセス可能に構成されたメモリ
装置において、各メモリブロツクが選択回路を介
して各制御部とアドレスバスで接続され、且つ複
数の出力選択部を備え、各出力選択部に各メモリ
ブロツクからの出力データが入力されるように共
通して接続されると共に、メモリブロツクからの
メモリブロツク選択信号の有効／無効が設定する
レジスター、並びに自己のメモリブロツクが構成
するメモリ空間の識別データがセツトされるレジ
スターと制御部から入力するアドレスデータの上
位のビツトの値とを照合して、一致しておれば選
択信号を出力選択部へ通知する照合回路を備え、
該有効／無効設定レジスターに設定された信号と
前記選択信号とのアンド理論の信号が入力するエ
ンコーダ、該エンコーダからの信号で制御され、
各メモリブロツクから出力されるリードデータが
選択されるマルチプレクサを有する構成となつて
いることを特徴とする多重動作メモリ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200481A JPS583173A (ja) | 1981-06-30 | 1981-06-30 | 多重動作メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200481A JPS583173A (ja) | 1981-06-30 | 1981-06-30 | 多重動作メモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583173A JPS583173A (ja) | 1983-01-08 |
| JPS6135625B2 true JPS6135625B2 (ja) | 1986-08-14 |
Family
ID=14315635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200481A Granted JPS583173A (ja) | 1981-06-30 | 1981-06-30 | 多重動作メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229621U (ja) * | 1988-08-10 | 1990-02-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143359A (ja) * | 1984-08-08 | 1986-03-01 | Agency Of Ind Science & Technol | メモリアクセス方式 |
-
1981
- 1981-06-30 JP JP10200481A patent/JPS583173A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229621U (ja) * | 1988-08-10 | 1990-02-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583173A (ja) | 1983-01-08 |
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