JPS583173A - 多重動作メモリ方式 - Google Patents
多重動作メモリ方式Info
- Publication number
- JPS583173A JPS583173A JP10200481A JP10200481A JPS583173A JP S583173 A JPS583173 A JP S583173A JP 10200481 A JP10200481 A JP 10200481A JP 10200481 A JP10200481 A JP 10200481A JP S583173 A JPS583173 A JP S583173A
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- JP
- Japan
- Prior art keywords
- memory
- memory block
- selection
- output
- register
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- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数のメモリブロックを同時にランダムにア
クセスできる多重動作メモリ方式に関し、簡単な回路構
成でメモリの多重動作を実現するものである。
クセスできる多重動作メモリ方式に関し、簡単な回路構
成でメモリの多重動作を実現するものである。
電子計算機で画像処理などを行なう場合、メモリブロッ
クを複数備えておいて、各メモリブロックを別々にかつ
同時にアクセスし処理できれば、処理能力が向上し、極
めて有効である。ところがそのための回路構成が複雑化
したのでは、コスト高となり、多重メモリ方式にした効
果が半減する。
クを複数備えておいて、各メモリブロックを別々にかつ
同時にアクセスし処理できれば、処理能力が向上し、極
めて有効である。ところがそのための回路構成が複雑化
したのでは、コスト高となり、多重メモリ方式にした効
果が半減する。
そこで本発明は、１つの装置において、複数のメモリプ
ロ・ツクを簡単な回路構成で並行してアクセス可能にす
ることを目的とするものである。この目的を達成するた
めに本発明は、複数のメモリブロックが夫々複数の制御
部で選択的にメモリアクセス可能に構成されたメモリ装
置において、各メモリブロックが選択回路を介して各制
御部とアドレスバスで接続され、且つ複数の出力選択部
を備え、各出力選択部に各メモリブロックからの出力デ
ータが入力されるように共通して接続されると共に、メ
モリブロックからのメモリブロック選択信号の有効／無
効を設定するレジスターを備え、該有効／無効設定レジ
スターで有効と設定されたメモリブロックの出力データ
のみが出力選択部へ人力可能な構成を採っている。
ロ・ツクを簡単な回路構成で並行してアクセス可能にす
ることを目的とするものである。この目的を達成するた
めに本発明は、複数のメモリブロックが夫々複数の制御
部で選択的にメモリアクセス可能に構成されたメモリ装
置において、各メモリブロックが選択回路を介して各制
御部とアドレスバスで接続され、且つ複数の出力選択部
を備え、各出力選択部に各メモリブロックからの出力デ
ータが入力されるように共通して接続されると共に、メ
モリブロックからのメモリブロック選択信号の有効／無
効を設定するレジスターを備え、該有効／無効設定レジ
スターで有効と設定されたメモリブロックの出力データ
のみが出力選択部へ人力可能な構成を採っている。
次に本発明による多重メモリ方式の実施例を説明する。
第１図は多重メモリ方式の全容を示すブロック図であり
、複数のメモリブロックＭ１〜Ｍｎと、これらのメモリ
ブロックＭＩ〜Ｍｎのうちの指定されたメモリブロック
のデータを選択的に出力させる複数の出力選択部Ｓｌ−
８ｍ、及びこれらを制御する複数のマイクロプロセッサ
等の制御部Ｃ１〜Ｃｍを備えている。第２図はこれらの
メモリブロックＭ１〜Ｍｎの内の１つのメモリブロック
を示すブロック図、第３図は出力選択部を示すブロック
図である。
、複数のメモリブロックＭ１〜Ｍｎと、これらのメモリ
ブロックＭＩ〜Ｍｎのうちの指定されたメモリブロック
のデータを選択的に出力させる複数の出力選択部Ｓｌ−
８ｍ、及びこれらを制御する複数のマイクロプロセッサ
等の制御部Ｃ１〜Ｃｍを備えている。第２図はこれらの
メモリブロックＭ１〜Ｍｎの内の１つのメモリブロック
を示すブロック図、第３図は出力選択部を示すブロック
図である。
第１図において、各メモリブロックＭ１〜Ｍｎは、夫々
アドレスバスＢ＋ｘＢ、ｍを介して各制御部０１〜Ｃｍ
に接続されている。各制御部０１〜Ｃｍが独立して動作
することによって、同時に並行してメモリブロックＭ＋
−Ｍｎの内の指定の複数のメモリブロックが選択され
、アクセスされる。
アドレスバスＢ＋ｘＢ、ｍを介して各制御部０１〜Ｃｍ
に接続されている。各制御部０１〜Ｃｍが独立して動作
することによって、同時に並行してメモリブロックＭ＋
−Ｍｎの内の指定の複数のメモリブロックが選択され
、アクセスされる。
これらの回路は、マルチコントローラで制御され、出力
選択部８１〜Ｓｍからの読み出しデータが、インターフ
ェイス回路を介してディスプレイやプリンタ等の出力装
置に出力されたり、ホストコンピュータに送出される。
選択部８１〜Ｓｍからの読み出しデータが、インターフ
ェイス回路を介してディスプレイやプリンタ等の出力装
置に出力されたり、ホストコンピュータに送出される。
メモリブ０．２りＭ１〜Ｍｎの内の１つを代表して示し
た第２図において、ｍは１つのメモリブロック内のメモ
リ部であり、入力選択回路１を介して、アドレスバスＢ
＋ −Ｂｍで各側ｍ５ｃＩ”ｃｍに接続されている。各
アドレスバスから入力されるアドレスデータの下位のビ
ットがバス１１から入力してメモリｍ内のアドレスが指
定される。バス１２から人力する上位のビットには、メ
モリブロックＭ１〜Ｍｎのうちのアクセスすべきメモリ
ブロックを指定するデータが設定される。一方各メモリ
ブロックＭ１〜Ｍｎは、レジスター２を備えており、ｇ
亥しジスター２には、自己のメモリブロックが構成する
メモリ空間の識別データ及び該メモリ空間内において自
己のメモリブロックが占める位置を示すデータがセット
される。そして制御部からアドレスデータが人力すると
、該アじレスデータの上位のビットの値とレジスター２
に設定されている値とが照合回路３で照合され、一致し
ておれば選択信号Ｓｓが出力選択部８１〜Ｓｍへ通知さ
れる。この選択信号が発生すると、選択信号の発生元の
レジスター２が所属するメモリ部ｍがアクセスされ、ア
ドレスデータの下位ビットで指定されたアドレスの読み
出しが行なわれる。
た第２図において、ｍは１つのメモリブロック内のメモ
リ部であり、入力選択回路１を介して、アドレスバスＢ
＋ −Ｂｍで各側ｍ５ｃＩ”ｃｍに接続されている。各
アドレスバスから入力されるアドレスデータの下位のビ
ットがバス１１から入力してメモリｍ内のアドレスが指
定される。バス１２から人力する上位のビットには、メ
モリブロックＭ１〜Ｍｎのうちのアクセスすべきメモリ
ブロックを指定するデータが設定される。一方各メモリ
ブロックＭ１〜Ｍｎは、レジスター２を備えており、ｇ
亥しジスター２には、自己のメモリブロックが構成する
メモリ空間の識別データ及び該メモリ空間内において自
己のメモリブロックが占める位置を示すデータがセット
される。そして制御部からアドレスデータが人力すると
、該アじレスデータの上位のビットの値とレジスター２
に設定されている値とが照合回路３で照合され、一致し
ておれば選択信号Ｓｓが出力選択部８１〜Ｓｍへ通知さ
れる。この選択信号が発生すると、選択信号の発生元の
レジスター２が所属するメモリ部ｍがアクセスされ、ア
ドレスデータの下位ビットで指定されたアドレスの読み
出しが行なわれる。
いま第４図のＤＩのようなメモリ空間がメモリブロック
Ｍ１〜Ｍ５で処理され、Ｄ２のようなメモリ空間がメモ
リブロックＭ６〜Ｍ９で処理されるものとすると、メモ
リブロックＭ＋−Ｍｓ がアドレスバスＢ１ で制御部
Ｃ１に接続されアドレスが指定されている場合は、該制
御部ＣＩでは同時に他のメモリブロックＭ６〜Ｍｎをア
クセスすることはできない。しかしながら他のメモリブ
ロックＭ６〜Ｍ９を他の制御部Ｃ２でアドレス指定しア
クセスすることはできる。従って制御部Ｃ２で、例えば
メモリブロックＭ６〜Ｍ９をアドレス指定して、メモリ
空間Ｄ２を処理することができる。
Ｍ１〜Ｍ５で処理され、Ｄ２のようなメモリ空間がメモ
リブロックＭ６〜Ｍ９で処理されるものとすると、メモ
リブロックＭ＋−Ｍｓ がアドレスバスＢ１ で制御部
Ｃ１に接続されアドレスが指定されている場合は、該制
御部ＣＩでは同時に他のメモリブロックＭ６〜Ｍｎをア
クセスすることはできない。しかしながら他のメモリブ
ロックＭ６〜Ｍ９を他の制御部Ｃ２でアドレス指定しア
クセスすることはできる。従って制御部Ｃ２で、例えば
メモリブロックＭ６〜Ｍ９をアドレス指定して、メモリ
空間Ｄ２を処理することができる。
このようにして制御部も複数備えることにより、５−
同時に並行して別々のメモリブロックをアクセスするこ
とができる。
とができる。
メモリブロックＭ１〜Ｍｎは総てこのような構成になっ
ており、各メモリブロックＭ１〜Ｍｎから第３図のよう
にリードデータＳｒ＋ 〜Ｓｒｎが出力され、各出力選
択部のマルチプレクサ４に入力すると共に、メモリ選択
信号Ｓｓがアンドゲート５を介してエンコーダ６に入力
される。そして該エンコーダ６による解読信号がマルチ
プレクサ４に入力して、選択信号Ｓｓを発生したレジス
ター２のメモリブロックからのリードデータＳｒのみが
選択されて、マルチプレクサ４から出力れれる。
ており、各メモリブロックＭ１〜Ｍｎから第３図のよう
にリードデータＳｒ＋ 〜Ｓｒｎが出力され、各出力選
択部のマルチプレクサ４に入力すると共に、メモリ選択
信号Ｓｓがアンドゲート５を介してエンコーダ６に入力
される。そして該エンコーダ６による解読信号がマルチ
プレクサ４に入力して、選択信号Ｓｓを発生したレジス
ター２のメモリブロックからのリードデータＳｒのみが
選択されて、マルチプレクサ４から出力れれる。
７は、有効／無効設定レジスターであり、メモリプロ・
７りＭｌ 〜Ｍｎと同数のピント７１〜７ｎを備えてい
る。そして各ビット７１〜７ｎは夫々各アンドゲート５
１〜５ｎの一方の入力端に接続され、またアンドゲート
５１〜５ｎの他方の入力端に、各メモリブロックＭ１〜
Ｍｎからの選択信号Ｓｓが入力するように接続されてい
る。有効／６− 無効設定レジスターの各ピントには、第４図のメモリ空
間Ｄ１の処理を行なっている場合であれば、メモリブロ
ックＭ１〜Ｍ５からの選択信号が入力するアンドゲート
５１〜５５に対応するビット７１〜７５のみ１″を設定
して、該メモリブロックＭ１〜Ｍ５からの選択信号のみ
がエンコーダ６に入力可能とし、他のメモリブロックＭ
６〜Ｍｎからの選択信号及び読み出しデータが入力する
のを阻止している。同様にして、メモリ空間Ｄ２を処理
するメモリブロックＭ６〜Ｍ９の出力選択部Ｓ２におい
ては、その有効／無効設定レジスターのビット７６〜７
９に有効を示す“１″が設定されてアンドゲート５６〜
５９のみを開き、メモリブロックＭ６〜Ｍ９からの選択
信号及び読み出しデータのみが出力可能にされる。
７りＭｌ 〜Ｍｎと同数のピント７１〜７ｎを備えてい
る。そして各ビット７１〜７ｎは夫々各アンドゲート５
１〜５ｎの一方の入力端に接続され、またアンドゲート
５１〜５ｎの他方の入力端に、各メモリブロックＭ１〜
Ｍｎからの選択信号Ｓｓが入力するように接続されてい
る。有効／６− 無効設定レジスターの各ピントには、第４図のメモリ空
間Ｄ１の処理を行なっている場合であれば、メモリブロ
ックＭ１〜Ｍ５からの選択信号が入力するアンドゲート
５１〜５５に対応するビット７１〜７５のみ１″を設定
して、該メモリブロックＭ１〜Ｍ５からの選択信号のみ
がエンコーダ６に入力可能とし、他のメモリブロックＭ
６〜Ｍｎからの選択信号及び読み出しデータが入力する
のを阻止している。同様にして、メモリ空間Ｄ２を処理
するメモリブロックＭ６〜Ｍ９の出力選択部Ｓ２におい
ては、その有効／無効設定レジスターのビット７６〜７
９に有効を示す“１″が設定されてアンドゲート５６〜
５９のみを開き、メモリブロックＭ６〜Ｍ９からの選択
信号及び読み出しデータのみが出力可能にされる。
出力選択部８１〜Ｓｍは総て、各メモリブロックＭ１〜
Ｍｎのデータ出力部に接続され、有効／無効設定レジス
ターで有効とされた選択信号Ｓｓが入力し、該選択信号
で選択されたメモリブロックＭ１〜Ｍｎのみをアクセス
可能とし、読み出しデータを出力する構成になっている
。
Ｍｎのデータ出力部に接続され、有効／無効設定レジス
ターで有効とされた選択信号Ｓｓが入力し、該選択信号
で選択されたメモリブロックＭ１〜Ｍｎのみをアクセス
可能とし、読み出しデータを出力する構成になっている
。
このようにして、メモリ空間Ｄ１を処理するメモリブロ
ックＭ１〜Ｍ５とメモリ空間Ｄ２を処理するメモリブロ
ックＭ６〜Ｍ９ とを、制御部ＣＩ〜Ｃｍおよび出力選
択部８１〜Ｓｍを別にすることにより、同時に並行して
複数のメモリブロックＭ１〜Ｍｎをアクセスして処理す
ることが可能となる。しかも構成は、出力装置などの数
に応じて出力選択部と制御部を複数備えるだけでよいの
で、回路構成が簡単ですみ、安価に多重メモリ方式を実
現できる。
ックＭ１〜Ｍ５とメモリ空間Ｄ２を処理するメモリブロ
ックＭ６〜Ｍ９ とを、制御部ＣＩ〜Ｃｍおよび出力選
択部８１〜Ｓｍを別にすることにより、同時に並行して
複数のメモリブロックＭ１〜Ｍｎをアクセスして処理す
ることが可能となる。しかも構成は、出力装置などの数
に応じて出力選択部と制御部を複数備えるだけでよいの
で、回路構成が簡単ですみ、安価に多重メモリ方式を実
現できる。
図は本発明による多重メモリ方式の実施例を示すもので
、第１図は全容を示すブロック図、第２図は１つのメモ
リブロックを示すブロック図、第３図１つのは選択回路
を示すブロック図、第４図は処理対象となるメモリ空間
の例を示す図である。 図において、Ｍ１〜Ｍｎはメモリブロック、８１〜Ｓｍ
は出力選択部、０１〜Ｃｍは制御部、Ｂ１〜Ｂｎはアド
レスバス、１は選択回路、２はレジスター、３は照合回
路、４はマルチプレクサ、６はエンコーダである。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔９−
、第１図は全容を示すブロック図、第２図は１つのメモ
リブロックを示すブロック図、第３図１つのは選択回路
を示すブロック図、第４図は処理対象となるメモリ空間
の例を示す図である。 図において、Ｍ１〜Ｍｎはメモリブロック、８１〜Ｓｍ
は出力選択部、０１〜Ｃｍは制御部、Ｂ１〜Ｂｎはアド
レスバス、１は選択回路、２はレジスター、３は照合回
路、４はマルチプレクサ、６はエンコーダである。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔９−
Claims (1)
- 複数のメモリブロックが夫々複数の制御部で選択的にメ
モリアクセス可能に構成されたメモリ装置において、各
メモリブロックが選択回路を介して各制御部とアドレス
バスで接続され、且つ複数の出力選択部を備え、各出力
選択部に各メモリブロックからの出力データが入力され
るように共通して接続されると共に、メモリブロックが
らのメモリプロ・ツク選択信号の有効／無効を設定する
レジスターを備え、該有効／無効設定レジスターで有効
と設定されたメモリブロックの出力データのみが出力選
択部へ入力可能に構成されていることを特徴とする多重
動作メモリ方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200481A JPS583173A (ja) | 1981-06-30 | 1981-06-30 | 多重動作メモリ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200481A JPS583173A (ja) | 1981-06-30 | 1981-06-30 | 多重動作メモリ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583173A true JPS583173A (ja) | 1983-01-08 |
| JPS6135625B2 JPS6135625B2 (ja) | 1986-08-14 |
Family
ID=14315635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200481A Granted JPS583173A (ja) | 1981-06-30 | 1981-06-30 | 多重動作メモリ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143359A (ja) * | 1984-08-08 | 1986-03-01 | Agency Of Ind Science & Technol | メモリアクセス方式 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229621U (ja) * | 1988-08-10 | 1990-02-26 |
-
1981
- 1981-06-30 JP JP10200481A patent/JPS583173A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143359A (ja) * | 1984-08-08 | 1986-03-01 | Agency Of Ind Science & Technol | メモリアクセス方式 |
| JPH0312338B2 (ja) * | 1984-08-08 | 1991-02-20 | Kogyo Gijutsuin |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135625B2 (ja) | 1986-08-14 |
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