JPS6143359A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPS6143359A JPS6143359A JP16487584A JP16487584A JPS6143359A JP S6143359 A JPS6143359 A JP S6143359A JP 16487584 A JP16487584 A JP 16487584A JP 16487584 A JP16487584 A JP 16487584A JP S6143359 A JPS6143359 A JP S6143359A
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- memory
- data
- port
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個のメモリバンク、及び複数の読み出し
・／書き込みポートを有するメモリシステムにおけるメ
モリアクセス方式に関する。
・／書き込みポートを有するメモリシステムにおけるメ
モリアクセス方式に関する。
一般に、汎用計算機、或いは複数個のプロセッサからな
るＭｒＭＤ（Ｍｕｌｔｉｐｌｅ Ｉｎ５ｔｒｕｃｔｉｏ
ｎ ＭｕｌｔｉｐｌｅＤａ ｔａ）型アーキテクチャの
スーパーコンピュータ（以下に、■抑型スーパーコンピ
ュータと略す）のメモリシステムにおいては、各プロセ
ッサに接続されるメモリシステムは、なるべく小さいメ
モリ空間で、処理能力は向上させたいと云う要求がある
。
るＭｒＭＤ（Ｍｕｌｔｉｐｌｅ Ｉｎ５ｔｒｕｃｔｉｏ
ｎ ＭｕｌｔｉｐｌｅＤａ ｔａ）型アーキテクチャの
スーパーコンピュータ（以下に、■抑型スーパーコンピ
ュータと略す）のメモリシステムにおいては、各プロセ
ッサに接続されるメモリシステムは、なるべく小さいメ
モリ空間で、処理能力は向上させたいと云う要求がある
。
上記、小さいメモリ空間を構成しようとすると、命令用
のメモリと、データ用のメモリとを共用化する必要があ
り、処理能力を向上させようとすると、逆に命令用のメ
モリと、データ用のメモリとを分離する必要がある。
のメモリと、データ用のメモリとを共用化する必要があ
り、処理能力を向上させようとすると、逆に命令用のメ
モリと、データ用のメモリとを分離する必要がある。
又、汎用計算機、或いはｌ’ｌＩＭＤ型スーパーニス−
パーコンピュータる応用プログラムにおいては、プログ
ラム量は多いが、データ量の少ないものや、逆にプログ
ラム量は少ないが、データ量の多いものがあり、いずれ
の応用プログラムにおいても、メモリの使用効率を向上
させるメモリシステムを構成する必要がある。
パーコンピュータる応用プログラムにおいては、プログ
ラム量は多いが、データ量の少ないものや、逆にプログ
ラム量は少ないが、データ量の多いものがあり、いずれ
の応用プログラムにおいても、メモリの使用効率を向上
させるメモリシステムを構成する必要がある。
このような事情から、プログラム用メモリと、データ用
メモリとを共通化して、メモリ空間をなるべく小さくし
、且つ処理能力を向上させる為に、命令領域とデータ領
域とが分離した構成とし、更に各応用プログラム別に、
該命令領域とデータ領域とが自由に変えられるメモリシ
ステムの構成法が要望されていた。
メモリとを共通化して、メモリ空間をなるべく小さくし
、且つ処理能力を向上させる為に、命令領域とデータ領
域とが分離した構成とし、更に各応用プログラム別に、
該命令領域とデータ領域とが自由に変えられるメモリシ
ステムの構成法が要望されていた。
［従来の技術と問題点〕
従来の汎用計算機、或いはＭＩＭＤ型スーパーコンビ二
一りで使用しているメモリシステムには、■プログラム
用メモリと、データ用メモリとを共通化しているものと
、■分離しているものとの２種類の構成法がある。
一りで使用しているメモリシステムには、■プログラム
用メモリと、データ用メモリとを共通化しているものと
、■分離しているものとの２種類の構成法がある。
■の共通化したメモリシステムにおいては、メモリシス
テム自体を小さく出来る利点はあるが、命令を読み出す
時には、データを取り出すことができない為、データ処
理システムの高速化に対処できない欠点があった。
テム自体を小さく出来る利点はあるが、命令を読み出す
時には、データを取り出すことができない為、データ処
理システムの高速化に対処できない欠点があった。
■の分′離方式のメモリシステムにおいては、データ処
理システムの高速化には対処できるが、命令用メモリと
データ用メモリのサイズを固定にしている従来方式では
、それぞれの応用プログラムによって、プログラム量と
、データ量との比率が異なる為、該メモリの使用効率を
低下させる問題があった。
理システムの高速化には対処できるが、命令用メモリと
データ用メモリのサイズを固定にしている従来方式では
、それぞれの応用プログラムによって、プログラム量と
、データ量との比率が異なる為、該メモリの使用効率を
低下させる問題があった。
本発明は上記従来の欠点に鑑み、命令用メモリと、デー
タ用メモリとを独立に有する高速計算機。
タ用メモリとを独立に有する高速計算機。
或いは旧ＭＤ型スーパーコンピュータの各プロセッサに
おいて、各プロセッサのメモリを複数個のバンクで構成
し、各プロセッサで実行されるプログラム別に、最適な
サイズのプログラムメモリ、データメモリを割り当てる
方法を提供することを目的とするものである。
おいて、各プロセッサのメモリを複数個のバンクで構成
し、各プロセッサで実行されるプログラム別に、最適な
サイズのプログラムメモリ、データメモリを割り当てる
方法を提供することを目的とするものである。
そしてこの目的は、命令用メモリと、データ用メモリと
を独立に有する高速計算機、或いはＭＩＭＤ型スーパス
−パーコンピュータロセッサに接続されるメモリシステ
ムであって、複数個のメモリバンク、及び複数個の読み
出し／書き込みポートを有するメモリシステムにおいて
、各ポート毎のアクセス領域を指定する構成指定レジス
タを設け、該構成指定レジスタの内容によって、上記メ
モリバンクを各ポートに割り当てるように制御する本発
明によるメモリアクセス方式により達成される。
を独立に有する高速計算機、或いはＭＩＭＤ型スーパス
−パーコンピュータロセッサに接続されるメモリシステ
ムであって、複数個のメモリバンク、及び複数個の読み
出し／書き込みポートを有するメモリシステムにおいて
、各ポート毎のアクセス領域を指定する構成指定レジス
タを設け、該構成指定レジスタの内容によって、上記メ
モリバンクを各ポートに割り当てるように制御する本発
明によるメモリアクセス方式により達成される。
即ち、本発明によれば、高速計算機、或いはＭＩＭＤ型
スーパス−パーコンピュータ個のプロセッサの各プロセ
ッサあたりのメモリを、複数個のバンクで構成し、該メ
モリをアクセスするポート毎のアクセス領域を指定する
構成指定レジスタを設け、その内容に従って各プログラ
ムに最適なプログラムメモリ領域、データメモリ領域を
割り当てるようにしたものであるので、各プロセッサで
実行されるプログラム別に、それぞれのプログラムに最
適なサイズのプログラム領域、データ領域を割り当てる
ことができる効果がある。
スーパス−パーコンピュータ個のプロセッサの各プロセ
ッサあたりのメモリを、複数個のバンクで構成し、該メ
モリをアクセスするポート毎のアクセス領域を指定する
構成指定レジスタを設け、その内容に従って各プログラ
ムに最適なプログラムメモリ領域、データメモリ領域を
割り当てるようにしたものであるので、各プロセッサで
実行されるプログラム別に、それぞれのプログラムに最
適なサイズのプログラム領域、データ領域を割り当てる
ことができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は・、本発明の一実施例の概略を示した図。
第２図はアドレスバスについての一実施例をブロック図
で示した図、第３図はデータバスについての一実施例を
ブロック図で示した図、第４図は本発明を実施した場合
のアドレス例外事象を検出する一例を示した図である。
で示した図、第３図はデータバスについての一実施例を
ブロック図で示した図、第４図は本発明を実施した場合
のアドレス例外事象を検出する一例を示した図である。
第１図において、１は当該メモリシステムを構成するバ
ンク（０〜１５） 、 ２．３は該メモリをアクセスす
るポートで、アドレスＡ部２１．データＡ部２２と、ア
ドレスＢ部３１．データＢ部３２とからなっている。４
はアクセス制御回路、５は本発明に関連する構成指定部
で、構成指定レジスタ５１．構成指定回路５２．アドレ
ス例外チェック回路５３からなりでいる。そして、Ａは
アドレス線、 ＡＥはバンクイネーブル信号、Ｄはデー
タ線である。
ンク（０〜１５） 、 ２．３は該メモリをアクセスす
るポートで、アドレスＡ部２１．データＡ部２２と、ア
ドレスＢ部３１．データＢ部３２とからなっている。４
はアクセス制御回路、５は本発明に関連する構成指定部
で、構成指定レジスタ５１．構成指定回路５２．アドレ
ス例外チェック回路５３からなりでいる。そして、Ａは
アドレス線、 ＡＥはバンクイネーブル信号、Ｄはデー
タ線である。
本実施例においては、２ポート、１６バンク、 ＩＭＢ
／バンクのメモリシステムを考える。
／バンクのメモリシステムを考える。
今、メモリアクセスポートＡ２．Ｂ３から各バンク１に
対してメモリアクセスが行われると、構成指定レジスタ
５１の内容に従って、構成指定回路５２、及びアクセス
制御回路４が起動され、それぞれのポート２．３対応に
、上記構成指定レジスタ５１が指定するバンクを、独立
にアクセスするように制御される。
対してメモリアクセスが行われると、構成指定レジスタ
５１の内容に従って、構成指定回路５２、及びアクセス
制御回路４が起動され、それぞれのポート２．３対応に
、上記構成指定レジスタ５１が指定するバンクを、独立
にアクセスするように制御される。
上記動作の詳細を示したのが、第２図、第３図であって
、第２図はアドレスバスの制御に関連し、第３図はデー
タバスの制御に関連している。
、第２図はアドレスバスの制御に関連し、第３図はデー
タバスの制御に関連している。
先ず、第２図によって、本発明を実施した場合のアドレ
スバスの動作について説明する。
スバスの動作について説明する。
第２図において、工〜４．２１．２２．３１．３２．５
１．５２． Ａ 。
１．５２． Ａ 。
Ｄ、ＡＥは第１図で説明したものと同じものであり。
２１．３１はそれぞれバンク番号（以下ＢＮ−Ａ、 Ｂ
Ｎ−８という）と、バンク内アドレス（以下ＢＡ−八、
へ八−へという）からなっている。４１は加算器（ＡＤ
Ｄ ） 、 ４２はデコーダ（ＤＥＣ） 、 ４３はオ
ア回路、４４はマルチプレクサ（以下ＭＰＸという）
、 ５２１はデコーダ＆論理回路（以下ＤＥＣＬ）で、
上記構成指定レジスタ（以下Ｃ５Ｒという）５１に設定
された値をデコードして、後述の各バンクに対応した１
６ビツトの構成制御レジスタに特定のデータパターンを
設定する出力線の・内、該デコード値より左側（即ち、
若番側）の出力線を“Ｏ”とし、該デコード値を含めた
右側（即ち、老番側）の出力線を“１”として出力する
。５２２は上記メモリバンクの数に対応した１６ビツト
の構成制御レジスタ（以下Ｃ３ＢＲという）で、その出
力信号によって、上記マルチプレクサ（ＭＰＸ ）４４
を制御し、該出力信号が“０”の時には、ボー１−Ａ２
のアドレス（ＢＡ−Ａ）を選択し、１１″の時には、ポ
ートＢ３のアドレス（ＢＡ−Ｂ）を選択するように動作
する。
Ｎ−８という）と、バンク内アドレス（以下ＢＡ−八、
へ八−へという）からなっている。４１は加算器（ＡＤ
Ｄ ） 、 ４２はデコーダ（ＤＥＣ） 、 ４３はオ
ア回路、４４はマルチプレクサ（以下ＭＰＸという）
、 ５２１はデコーダ＆論理回路（以下ＤＥＣＬ）で、
上記構成指定レジスタ（以下Ｃ５Ｒという）５１に設定
された値をデコードして、後述の各バンクに対応した１
６ビツトの構成制御レジスタに特定のデータパターンを
設定する出力線の・内、該デコード値より左側（即ち、
若番側）の出力線を“Ｏ”とし、該デコード値を含めた
右側（即ち、老番側）の出力線を“１”として出力する
。５２２は上記メモリバンクの数に対応した１６ビツト
の構成制御レジスタ（以下Ｃ３ＢＲという）で、その出
力信号によって、上記マルチプレクサ（ＭＰＸ ）４４
を制御し、該出力信号が“０”の時には、ボー１−Ａ２
のアドレス（ＢＡ−Ａ）を選択し、１１″の時には、ポ
ートＢ３のアドレス（ＢＡ−Ｂ）を選択するように動作
する。
今、ＣＳＲ５１に、ポートＢ３のＢＮ−Ｂ ３１の境界
を指定するオフセット値（例えば、１〜１４）がセット
される（一般に、プログラムをコンパイルする時、該プ
ログラムのデータ領域、命令領域のサイズが分かる為、
プログラムの実行に先立って、予め該ｃｓ＋？５１に上
記オフセット値をセントすることができる）と、ＤＥＣ
Ｌ ５２１の論理回路の上記出力条件によって、１６ビ
ツトで構成されているＣＳＢＲ５２２には、該Ｃ５Ｒ５
１の値に対応するビット位置より左側に“０”が、該対
応ビット位置を含めて右側には“１”がセットされる。
を指定するオフセット値（例えば、１〜１４）がセット
される（一般に、プログラムをコンパイルする時、該プ
ログラムのデータ領域、命令領域のサイズが分かる為、
プログラムの実行に先立って、予め該ｃｓ＋？５１に上
記オフセット値をセントすることができる）と、ＤＥＣ
Ｌ ５２１の論理回路の上記出力条件によって、１６ビ
ツトで構成されているＣＳＢＲ５２２には、該Ｃ５Ｒ５
１の値に対応するビット位置より左側に“０”が、該対
応ビット位置を含めて右側には“１”がセットされる。
各ポートＡ ２．ポートＢ３のアドレス部２１．３１に
は４ビツト（１６個のバンクを指定）のバンク番号レジ
スタ（ＢＮ−Ａ、 ＢＮ−８）と、２０ビツト（Ｉ Ｍ
Ｂの各バイトを指定）のバンク内アドレスレジスタ（Ｂ
Ａ−Ａ、 ＢＡ−■）がある。
は４ビツト（１６個のバンクを指定）のバンク番号レジ
スタ（ＢＮ−Ａ、 ＢＮ−８）と、２０ビツト（Ｉ Ｍ
Ｂの各バイトを指定）のバンク内アドレスレジスタ（Ｂ
Ａ−Ａ、 ＢＡ−■）がある。
更に、ポートＢ３には、上記ＢＮ−８３１に上記オフセ
ット値を加算する為の加算器（ＡＤＤ ’） ４１があ
る。
ット値を加算する為の加算器（ＡＤＤ ’） ４１があ
る。
上記バンク番号（ＢＮ−Ａ） ２１と、バンク番号（Ｂ
Ｎ−Ｂ） ３１にオフセント値Ｃ３Ｒ５１を加算したバ
ンク番号はデコーダ（ＤＥＣ） ４２によってデコード
され、１６本のデコード出力の一つを付勢し、その各々
は各ポート毎に、オア回路４３を通って、バンクイネー
ブル信号ＡＨとなり、各バンクを起動する。
Ｎ−Ｂ） ３１にオフセント値Ｃ３Ｒ５１を加算したバ
ンク番号はデコーダ（ＤＥＣ） ４２によってデコード
され、１６本のデコード出力の一つを付勢し、その各々
は各ポート毎に、オア回路４３を通って、バンクイネー
ブル信号ＡＨとなり、各バンクを起動する。
上記バンク内アドレス（ＢＡ−Ａ ２１． ＢＡ−Ｂ
３１）は、各バンク毎にＣＳＢＲ５２２によって選択制
御されるＭＰＸ ４４を通って、各バンクにアドレスＡ
として送出され、上記バンクイネーブル信号ＡＥを受信
したバンクのみが、上記アドレスＡによってアクセスさ
れることになる。
３１）は、各バンク毎にＣＳＢＲ５２２によって選択制
御されるＭＰＸ ４４を通って、各バンクにアドレスＡ
として送出され、上記バンクイネーブル信号ＡＥを受信
したバンクのみが、上記アドレスＡによってアクセスさ
れることになる。
以上が、各機能ブロックの主要動作であるが、全体的な
動作を説明すると、以下の通りとなる。
動作を説明すると、以下の通りとなる。
即ち、
ポートＡ２から、あるプログラムの各命令の読み出しを
行い、ポートＢ３からオペランドデータの読み出しを行
う場合を考えると、前述のように、該プログラムをコン
パイルする時に、それぞれの命令領域、データ領域のサ
イズが分かるので、それぞれのサイズに対応したオフセ
ント値を、該プログラムの実行に先立って、ＣＳＲ５１
にセットすることにより、ＣＳＢＲ５２２には命令領域
を指定するビットが“０”となり、データ領域を指定す
るビットが１”となるように動作する。
行い、ポートＢ３からオペランドデータの読み出しを行
う場合を考えると、前述のように、該プログラムをコン
パイルする時に、それぞれの命令領域、データ領域のサ
イズが分かるので、それぞれのサイズに対応したオフセ
ント値を、該プログラムの実行に先立って、ＣＳＲ５１
にセットすることにより、ＣＳＢＲ５２２には命令領域
を指定するビットが“０”となり、データ領域を指定す
るビットが１”となるように動作する。
従って、各命令を取り出す時には、上記ＣＳＢＲ５２２
の“０”となっているビットによって選択されるバンク
内アドレスのみが、当該バンクに、アドレスＡとして送
出され、該命令を実行してオペランドデータを読み出す
時には、上記ＣＳＢＲ５２２の“１”となっているビッ
トによって選択されるバンク内アドレスのみが、当該バ
ンクに、アドレスＡとして送出される。
の“０”となっているビットによって選択されるバンク
内アドレスのみが、当該バンクに、アドレスＡとして送
出され、該命令を実行してオペランドデータを読み出す
時には、上記ＣＳＢＲ５２２の“１”となっているビッ
トによって選択されるバンク内アドレスのみが、当該バ
ンクに、アドレスＡとして送出される。
一方、ボー１−Ａ２からは、命令を読み出す為のバンク
番号ｌｌＮ−＾がその侭デコーダ（ＤＥＣ＞ ４２でデ
コードされ、オア回路４３を通ってバンクイネーブル信
号牝として、当該バンクに送出される。又、ポートＢ３
からは、オペランドデータを読み出す為のバンク番号Ｂ
Ｎ−８が、ＣＳＲ５１にセットされているオフセット値
と加算器（ＡＤＤ ） ４１で加算され、該加算結果が
デコーダ（ＤＥＣ） ４２でデコードされ、オア回路４
３を通ってオペランドデータを読み出す為のバンクイネ
ーブル信号ＡＨとして、当該バンクに送出される。
番号ｌｌＮ−＾がその侭デコーダ（ＤＥＣ＞ ４２でデ
コードされ、オア回路４３を通ってバンクイネーブル信
号牝として、当該バンクに送出される。又、ポートＢ３
からは、オペランドデータを読み出す為のバンク番号Ｂ
Ｎ−８が、ＣＳＲ５１にセットされているオフセット値
と加算器（ＡＤＤ ） ４１で加算され、該加算結果が
デコーダ（ＤＥＣ） ４２でデコードされ、オア回路４
３を通ってオペランドデータを読み出す為のバンクイネ
ーブル信号ＡＨとして、当該バンクに送出される。
即ち、上記オフセット値がオペランドデータ領域の境界
バンクの番号を指定していることになり、上記プログラ
ム中の命令、及びデータのメモリアドレスが、互いに独
立なアドレス空間を持っていても、上記オフセント値で
、２つのポートでアクセスできるメモリ空間を、バンク
単位で切り分けることができるのである。
バンクの番号を指定していることになり、上記プログラ
ム中の命令、及びデータのメモリアドレスが、互いに独
立なアドレス空間を持っていても、上記オフセント値で
、２つのポートでアクセスできるメモリ空間を、バンク
単位で切り分けることができるのである。
このよ′うにして、バンク内アドレスＡと、バンクイネ
ーブル信号ＡＥとが、上記ＣＳＲ５１にセットされたオ
フセント値によって選択制御されるので、当該プログラ
ムの命令（ポー１−Ａ２対応）用のバンクと、オペラン
ドデータ（ポー１−８３対応）用のバンクとが、それぞ
れのアクセス時に、自動的に切り分けられてアクセスさ
れ、この切り替え動作に本発明の主眼がある。
ーブル信号ＡＥとが、上記ＣＳＲ５１にセットされたオ
フセント値によって選択制御されるので、当該プログラ
ムの命令（ポー１−Ａ２対応）用のバンクと、オペラン
ドデータ（ポー１−８３対応）用のバンクとが、それぞ
れのアクセス時に、自動的に切り分けられてアクセスさ
れ、この切り替え動作に本発明の主眼がある。
次に、第３図によって、各ポートＡ２．ポートＢ３のデ
ータ部（データＡ２２．データＢ５２）の選択制御につ
いて説明する。
ータ部（データＡ２２．データＢ５２）の選択制御につ
いて説明する。
ポートＡ ２．ポートＢ３のデータ部（データＡ２２、
データＢ５２）についても、やはりＣＳＢＲ５２２によ
って選択される双方向セレクタ（以下ＢＳＥＬという）
４５を通って、各バンクのデータ入出力部（図示せず）
へ接続されるように制御される。
データＢ５２）についても、やはりＣＳＢＲ５２２によ
って選択される双方向セレクタ（以下ＢＳＥＬという）
４５を通って、各バンクのデータ入出力部（図示せず）
へ接続されるように制御される。
即ち、Ｃ３ＢＲ５２２の“０”となっているビットが接
続されているＢＳＥＬ ４５は、ポートＡ２のデータｖ
Ａ（データＡ２２）を選択し、“１”となっているビッ
トが接続されているＢＳＥＬ ４５は、ポートＢ３のデ
ータ線（データＢ５２）を選択するように制御される。
続されているＢＳＥＬ ４５は、ポートＡ２のデータｖ
Ａ（データＡ２２）を選択し、“１”となっているビッ
トが接続されているＢＳＥＬ ４５は、ポートＢ３のデ
ータ線（データＢ５２）を選択するように制御される。
従って、上記アドレス部２１．３１の選択制御と全く同
じ動作となる。
じ動作となる。
次に、第１図で触れたアドレス例外チェック回路５３の
詳細を第４図に示す。
詳細を第４図に示す。
本図において、２１．３１．５１は第２図、第３図で説
明したものと同じものである。５３１は加算器（ＡＤＤ
） 、 ５３２．５３３は比較器（ＣＭＰ １． Ｃ
ＭＰ２ ”） 、 ５３４はノア回路である。
明したものと同じものである。５３１は加算器（ＡＤＤ
） 、 ５３２．５３３は比較器（ＣＭＰ １． Ｃ
ＭＰ２ ”） 、 ５３４はノア回路である。
若し、ＢＮ−Ａ ２１≧ＣＳＲ５１（オフセット値）か
、ＢＮ−Ｂ ３１ ＋ＣＳＲ５１（オフセット値）〉総
バンク数（＝１６） の場合には、それぞれのポートでアクセスするメモリの
バンク番号（ＢＮ−Ａ ２１．ＢＮ−Ｂ ３１ ）が、
当該プログラムをコンパイルする時に定めた、各命令、
データの領域を越えていることになるので、比較器（Ｃ
ＭＰ １． ＣＭＰ２ ）の値が“１”となり、ノア回
路５３４の出力は“０”となってアドレス例外信号を発
生するように制御される。
、ＢＮ−Ｂ ３１ ＋ＣＳＲ５１（オフセット値）〉総
バンク数（＝１６） の場合には、それぞれのポートでアクセスするメモリの
バンク番号（ＢＮ−Ａ ２１．ＢＮ−Ｂ ３１ ）が、
当該プログラムをコンパイルする時に定めた、各命令、
データの領域を越えていることになるので、比較器（Ｃ
ＭＰ １． ＣＭＰ２ ）の値が“１”となり、ノア回
路５３４の出力は“０”となってアドレス例外信号を発
生するように制御される。
尚、上記実施例においては、第２図から明らかな如＜、
°ポートＡ２からのアクセス処理は、バンク０から始ま
るものとし、ポートＢ３からのアクセスはＣ３Ｒ５１に
オフセット値として設定したバンク番号から始まるもの
として説明したが、本発明の主旨から考えて、オフセッ
ト値の与え方は、ポートａ ３からのアクセス領域を指
定することに限定する必要はなく、例えば、ポートＡ２
からのアクセス領域を指定する為に、上記ＣＳＲ５１と
は別の構成指定レジスタを設けて、該レジスタにポート
Ａ２に対するオフセット値を設定し、該ポートＡ２から
のアクセスの開始バンク番号を定めるようにしても良い
ことは云う迄もないことである。
°ポートＡ２からのアクセス処理は、バンク０から始ま
るものとし、ポートＢ３からのアクセスはＣ３Ｒ５１に
オフセット値として設定したバンク番号から始まるもの
として説明したが、本発明の主旨から考えて、オフセッ
ト値の与え方は、ポートａ ３からのアクセス領域を指
定することに限定する必要はなく、例えば、ポートＡ２
からのアクセス領域を指定する為に、上記ＣＳＲ５１と
は別の構成指定レジスタを設けて、該レジスタにポート
Ａ２に対するオフセット値を設定し、該ポートＡ２から
のアクセスの開始バンク番号を定めるようにしても良い
ことは云う迄もないことである。
又、本実施例においては、ポートが２個の例で説明した
が、ポートが３個以上ある場合についても、上記構成指
定レジスタを複数個設けることにより、各ポートからの
バンクアクセスの切り替え制御ができることは云う迄も
ない。
が、ポートが３個以上ある場合についても、上記構成指
定レジスタを複数個設けることにより、各ポートからの
バンクアクセスの切り替え制御ができることは云う迄も
ない。
更に、本実施例においては、２つのポートからのメモリ
アクセスを、命令とオペランドデータのアクセスとして
説明したが、これも本実施例に限定する必要はなく、例
えば複数個のプロセッサからのメモリアクセスポートと
しても良いことは明らかである。
アクセスを、命令とオペランドデータのアクセスとして
説明したが、これも本実施例に限定する必要はなく、例
えば複数個のプロセッサからのメモリアクセスポートと
しても良いことは明らかである。
以上、詳細に説明したように、本発明のメモリアクセス
方式は、高速計算機、或いはＭＩＭＤ型スーパーコンピ
ュータの複数個のプロセッサにおける各プロセッサあた
りのメモリを、複数個のバンクで構成し、該メモリをア
クセスするポート毎のアクセス領域を指定する構成指定
レジスタを設け、その内容に従って各プログラムに最適
なプログラム領域、データ領域を割り当てるようにした
ものであるので、メモリ空間の小さいメモリでも、当該
プロセッサの処理能力を低下させることなく、各応用プ
ログラム別に最適なバンクの割り当てができ、メモリの
使用効率を低下させない効果がある。
方式は、高速計算機、或いはＭＩＭＤ型スーパーコンピ
ュータの複数個のプロセッサにおける各プロセッサあた
りのメモリを、複数個のバンクで構成し、該メモリをア
クセスするポート毎のアクセス領域を指定する構成指定
レジスタを設け、その内容に従って各プログラムに最適
なプログラム領域、データ領域を割り当てるようにした
ものであるので、メモリ空間の小さいメモリでも、当該
プロセッサの処理能力を低下させることなく、各応用プ
ログラム別に最適なバンクの割り当てができ、メモリの
使用効率を低下させない効果がある。
第１図は、本発明の一実施例の概略を示した図。
第２図はアドレスバスについての一実施例をブロック図
で°示した図。 第３図はデータバスについての一実施例をブロック図で
示した図、 第４図は本発明を実施した場合のアドレス例外事象を検
出する一例を示した図である。 図面において、 １は当該メモリシステムを構成するバック（０〜１５）
。 ２．３ば該メモリをアクセスするポート。 ２１はアドレスＡ部（ＢＮ−Ａ、 ＢＡ−八）。 ３１はアドレス８部（ＢＮ−Ｂ、 ＢＡ−Ｂ） 。 ２２はデータＡ部（データＡ）。 ３２はデータ８部（データＢ）。 ４はアクセス制御回路、５は構成指定部。 ５１は構成指定レジスタ（ＣＳＲ） 。 ５２は構成指定回路。 ５３はアドレス例外チェック回路。 ４１は加算器（八〇〇）、４２はデコーダ（ＤＥＣ）
。 ４３はオア回路。 ４４はマルチプレクサ（ＭＰＸ ）。 ４５は双方向セレクタ（ＢＳＥＬ） 。 Ａはアドレス線。 ＡＥはバンクイネーブル信号。 Ｄはデータ線。 ５２１はデコーダ＆論理回路（ＤＥＣＬ） 。 ５２２は構成制御レジスタ。 了ドレスイ？１デト１ｓ子 ？−４瓜Ｔ
で°示した図。 第３図はデータバスについての一実施例をブロック図で
示した図、 第４図は本発明を実施した場合のアドレス例外事象を検
出する一例を示した図である。 図面において、 １は当該メモリシステムを構成するバック（０〜１５）
。 ２．３ば該メモリをアクセスするポート。 ２１はアドレスＡ部（ＢＮ−Ａ、 ＢＡ−八）。 ３１はアドレス８部（ＢＮ−Ｂ、 ＢＡ−Ｂ） 。 ２２はデータＡ部（データＡ）。 ３２はデータ８部（データＢ）。 ４はアクセス制御回路、５は構成指定部。 ５１は構成指定レジスタ（ＣＳＲ） 。 ５２は構成指定回路。 ５３はアドレス例外チェック回路。 ４１は加算器（八〇〇）、４２はデコーダ（ＤＥＣ）
。 ４３はオア回路。 ４４はマルチプレクサ（ＭＰＸ ）。 ４５は双方向セレクタ（ＢＳＥＬ） 。 Ａはアドレス線。 ＡＥはバンクイネーブル信号。 Ｄはデータ線。 ５２１はデコーダ＆論理回路（ＤＥＣＬ） 。 ５２２は構成制御レジスタ。 了ドレスイ？１デト１ｓ子 ？−４瓜Ｔ
Claims (1)
- 複数個のメモリバンク、及び複数の読み出し／書き込み
ポートを有するメモリシステムにおいて、各ポート毎の
アクセス領域を指定する構成指定レジスタを設け、該構
成指定レジスタの内容によって、上記メモリバンクを各
ポートに割り当てるように制御することを特徴とするメ
モリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487584A JPS6143359A (ja) | 1984-08-08 | 1984-08-08 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487584A JPS6143359A (ja) | 1984-08-08 | 1984-08-08 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143359A true JPS6143359A (ja) | 1986-03-01 |
| JPH0312338B2 JPH0312338B2 (ja) | 1991-02-20 |
Family
ID=15801574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16487584A Granted JPS6143359A (ja) | 1984-08-08 | 1984-08-08 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001505342A (ja) * | 1997-09-09 | 2001-04-17 | メムトラックス エルエルシー | 内部メモリ及び外部メモリコントロールを具備したコンピュータシステムコントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53134332A (en) * | 1977-04-28 | 1978-11-22 | Nippon Telegr & Teleph Corp <Ntt> | Control system referencing memory unit |
| JPS583173A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 多重動作メモリ方式 |
-
1984
- 1984-08-08 JP JP16487584A patent/JPS6143359A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53134332A (en) * | 1977-04-28 | 1978-11-22 | Nippon Telegr & Teleph Corp <Ntt> | Control system referencing memory unit |
| JPS583173A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 多重動作メモリ方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41413E1 (en) | 1997-07-01 | 2010-07-06 | Neal Margulis | Computer system controller having internal memory and external memory control |
| JP2001505342A (ja) * | 1997-09-09 | 2001-04-17 | メムトラックス エルエルシー | 内部メモリ及び外部メモリコントロールを具備したコンピュータシステムコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312338B2 (ja) | 1991-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |