CN112948285A - 灵活高速缓存分配技术的基于优先级的高速缓存行驱逐算法 - Google Patents

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Abstract

所公开的实施例关于高速缓存行驱逐算法。在一个示例中，系统包括：具有多个通道的末级高速缓存(LLC)，每个通道被分配给多个优先级中的一个，每个优先级具有所指定的要占据的最少通道和最多通道；高速缓存控制电路(CCC)，用于：如果存在任何无效CL，则将具有请求方优先级的传入高速缓存行(CL)存储到无效CL；否则，当请求方优先级为最低优先级且具有一或更大的占用时，或当占用处于最大值时，驱逐具有请求方优先级的最近最少使用的(LRU)CL；否则，当占用在最小值与最大值之间时，驱逐具有请求方优先级或更低优先级的LRU CL；否则，当占用小于最小值时，如果存在具有更低优先级的任何LRU CL，则驱逐之；否则，驱逐具有更高优先级的LRU CL。

Description

灵活高速缓存分配技术的基于优先级的高速缓存行驱逐算法
本发明的领域总体上关于计算机处理器架构，更具体地关于改进的灵活高速缓存分配技术(Flex-CAT)的、用于高速缓存分区的基于优先级的驱逐算法。
背景技术
多租赁(multi-tenancy)是用于通过空间共享来实现高系统利用和成本节省的经证明的解决方案。在云环境中，多租赁可借助于虚拟化来实现，在该虚拟化中，每个核主管执行用户应用的虚拟机(VM)。诸如功能即服务(FaaS)之类的兴起的计算范式采用容器化以在容器中执行多个独立的轻量功能。在典型的多租户环境中，高优先级(HP)作业与低优先级(LP)作业在同一计算资源上共存，该计算资源诸如多核处理器或核。HP作业是等待时间敏感型作业，而LP作业趋于具有软性期限。一些HP作业除低等待时间外还要求性能确定性。提交作业的用户与云服务提供方(CSP)达成服务质量(QoS)服务水平协议(SLA)，并依赖于CSP来满足等待时间或性能确定性保证。CSP需要通过限制由其他位于同处的LP作业导致的HP作业的QoS的性能变化或甚至降级来满足SLA。
附图说明
在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：
图1是图示根据一些实施例的用于执行指令的处理组件的框图；
图2是图示根据一些实施例的系统的框图，该系统包括多核系统以执行虚拟机；
图3是根据一些实施例的示例性高速缓存分区方案；
图4是图示根据一些实施例的高速缓存行驱逐的框图；
图5是图示根据一些实施例的由高速缓存控制电路响应于高速缓存填充请求而执行的过程的流程框图；
图6是图示根据一些实施例的高速缓存控制电路处理高速缓存填充请求的流程图；
图7A-图7B是图示根据本发明的一些实施例的通用向量友好指令格式及其指令模板的框图；
图7A是图示根据本发明的一些实施例的通用向量友好指令格式及其A类指令模板的框图；
图7B是图示根据本发明的一些实施例的通用向量友好指令格式及其B类指令模板的框图；
图8A是图示根据本发明的一些实施例的示例性专用向量友好指令格式的框图；
图8B是图示根据一个实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图；
图8C是图示根据一个实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图；
图8D是图示根据一个实施例的构成扩充操作字段的具有专用向量友好指令格式的字段的框图；
图9是根据一个实施例的寄存器架构的框图；
图10A是图示根据一些实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图；
图10B是图示根据一些实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图；
图11A-图11B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块；
图11A是根据一些实施例的单个处理器核以及它至管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的框图；
图11B是根据一些实施例的图11A中处理器核的部分的展开视图；
图12是根据一些实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图；
图13-16是示例性计算机架构的框图；
图13示出根据一些实施例的系统的框图；
图14是根据一些实施例的第一更具体的示例性系统的框图；
图15是根据一些实施例的第二更具体的示例性系统的框图；
图16是根据一些实施例的芯片上系统(SoC)的框图；以及
图17是根据一些实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在下列描述中，阐述了众多具体细节。然而，应理解，一些实施例可在没有这些具体细节的情况下实施。在其他实例中，未详细示出公知的电路、结构和技术，以免使对本描述的理解模糊。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特征、结构或特性，但是每个实施例可能不一定都包括该特征、结构或特性。而且，此类短语不一定是指同一实施例。此外，当关于实施例描述特征、结构或特性时，认为影响关于如果被明确描述的其他实施例的此类特征、结构或特性是在本领域技术人员的知识范围之内的。
如上文所提及，云服务提供方(CSP)需要通过限制由位于同处的低性能(LP)作业导致的高性能(HP)作业的服务质量(QoS)的性能变化和降级来满足服务水平协议(SLA)。具体而言，所公开的实施例描述了灵活高速缓存分配技术(Flex-CAT)，其是限制由LP作业导致的HP末级高速缓存(LLC)驱逐的架构解决方案。Flex-CAT方法根据按各种优先级的每个高速缓存集合中高速缓存行(CL)的利用率、动态地确定每个集合的最优通道数量。在型号专属寄存器(MSR)中指定界限(最小通道数量和最大通道数量)，这些MSR在LLC高速缓存填充时提供针对选择驱逐的受害者的提示。
有利地，Flex-CAT提供用于指定高速缓存分区的易于配置而灵活的接口。Flex-CAT支持动态高速缓存分区方案，该动态高速缓存分区方案基于实时数据作出优先级驱动的LLC驱逐决策以便以细粒度管理分区。Flex-CAT有助于满足云服务提供方对用于满足QoS保证的架构特征的要求，QoS保证诸如性能确定性以及高性能作业与低性能作业之间的隔离。如本文中所使用，低性能作业有时被称为“嘈杂的邻居”。
替代的略逊色的方法已尝试通过将拆散的通道集合指派给核并将HP作业和LP作业限于特定核来解决共享资源的HP作业与LP作业之间的差异。但是此类方法遭受若干缺点。例如，在此类机制中不存在优先级概念。一些此类方法通过跨所有高速缓存集合将专用通道集合分配给HP核来将HP作业与LP作业隔离，但是此类专用资源当不作用于HP工作负载时不能够被LP工作负载利用。此外，一些此类方法使某些受限的高速缓存集合(比如说x个集合)相比其他集合(例如(N-x)个集合，其中，N＝高速缓存集合的总数)更多地饱和。由这x个集合的饱和驱动的向HP作业的均匀通道分配会导致跨(N-x)个集合的供应过度以及那(N-x)个集合的利用不足。同样，将少于最多通道指派给核减小了关联性，这导致更高的冲突未命中并导致性能降级。使用固定的高速缓存通道向核的静态分配的方法没有给高速缓存驱逐和填充时的灵活性留下空间。
另一方面，所公开的实施例提供了用于动态地指定优先级和高速缓存分区的灵活接口。优先级按升序顺序被枚举。灵活的高速缓存分区可根据每个优先级最大通道数量和每个优先级最小通道数量来指定。与一些其他方法不同，flex-CAT不要求软件指定被分配给每个分区的确切的高速缓存通道。
支持此类动态优先级和高速缓存分区指定的是针对每个服务类(CLOS)保存以下值的CLOS寄存器：
·CLOS优先级P：Pn个位
·由优先级P占用的最大通道数量：mxwn个位
·由优先级P占用的最小通道数量：mnwn个位
例如，使优先级的最大数量为4。因此，Pn＝log(4)＝2；使最大通道数量为16。因此，mxwn＝mnwn＝log(16)＝4。
使CLOS[0]:(0,12,4)且CLOS[1]:(1,4,1)
CLOS 优先级 MaxW(mxwn个位) MinW(mnwn个位)
0 0 12 4
1 1 4 1
根据本文中公开的实施例，请求方是CL的所有方，预期该CL被填充在LLC中。使请求方的优先级为PF。PL是系统中的最低优先级，并且PH是系统中的最高优先级。使loc为由Flex-CAT确定的请求方的CL的最终位置。请求方的占用O[PF]是经索引的高速缓存集合中由请求方占用的CL的数量。
Flex-CAT是以高速缓存集合粒度执行优先级驱动的高速缓存分区的新驱逐算法。只要请求方的占用低于最大通道分配(mxw)，这种算法针对驱逐就优先考虑LP CL。当请求方的占用达到其最大分配时，Flex-CAT相对于其他优先级驱逐优先考虑自驱逐以保持在分区界限内。在前两个步骤中不能够发现受害者时的受限场景中，Flex-CAT挑选HP CL进行驱逐以为传入的高速缓存填充找到去处。在图4中描绘Flex-CAT的该基础理念。
详细的算法在图4-图6的流程图中描绘，并且在下文描述。在LLC填充时，所公开的实施例依赖于常规的散列算法来为请求方的传入高速缓存行确定高速缓存集合索引。
在索引到适当的高速缓存集合中后，Flex-CAT首先搜索被索引的高速缓存集合中的无效LLC条目。如果高速缓存集合为满且没有发现无效位置，则Flex-CAT确定需要被驱逐出LLC的受害者CL。这确保了Flex-CAT仅针对饱和的高速缓存集合被启用，并且当不存在争用时不会不必要地使工作负载受损失。Flex-CAT扫描整个高速缓存集合，并且针对系统中的每个优先级确定LRU CL的索引、其年龄、以及占用。
当请求方的占用低于最小分配(O[PF]<PF[mnw])时，Flex-CAT优先考虑LP LRU CL进行驱逐以增加其占用。当请求方的占用达到最小分配但仍低于最大分配(PF[mnw]≤O[PF]<PF[mxw])时，Flex-CAT还将其LRU CL添加到候选者列表，同时跨优先级搜索LRU受害者。一旦请求方的占据达到最大分配，Flex-CAT就忽略LP LRU候选者，并将请求方的LRU(LRUF)选为受害者CL，以确保请求方的占用从不违反上限(PF[mxw])。如果在之前的步骤中未发现受害者(当所有行都属于较高优先级所有方时)，Flex-CAT诉诸HP驱逐。
在下文描述并在图5和图6中图示在索引到正确的高速缓存集合中之后由Flex-CAT遵循的步骤。
图1是图示根据一些实施例的用于执行指令的处理组件的框图。如所示，存储101存储要执行的(多条)指令103。如下文进一步所描述，在一些实施例中，系统100(本文中也称为“计算系统”)是用于同时处理多个紧缩数据向量(包括矩阵)的多个元素的SIMD处理器。
在操作中，由取出电路105从存储101取出(多条)指令103。指令101由解码电路109进行解码。解码电路109将所取出的指令107解码为一个或多个操作。在一些实施例中，该解码包括：生成要由执行电路(诸如，执行电路117)执行的多个微操作。解码电路109还对指令后缀和前缀(如果使用)进行解码。
在一些实施例中，寄存器重命名、寄存器分配和/或调度电路113提供用于以下一项或多项的功能：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；和3)(例如，在一些实施例中，使用预留站)调度经解码的指令111供在指令池外部的执行电路117上执行。
寄存器(寄存器堆)和/或存储器115将数据存储为要被执行电路117操作的指令111的操作数。示例性寄存器类型包括写掩码寄存器、紧缩数据寄存器、通用寄存器和浮点寄存器，如下文至少参考图9进一步描述和说明。
在一些实施例中，写回电路119提交指令执行的结果。参考图2-4、图10A-10B、以及图11A-11B进一步图示和描述执行电路117和系统100。
图2是图示根据一些实施例的系统的框图，该系统包括多核处理器以执行虚拟机。如图所示，计算系统200包括多核处理器202，该多核处理器202包括共享末级高速缓存LLC204的核0 206A、核1 206B、一直到核N 206N。处理器202的资源可共同充当云服务提供方(CSP)的计算平台的部分以向一个或多个客户端提供网络服务。例如，如图所示，核0、1、…、N支持VM0 210A、VM1 210B、一直到VMN 210N。VM0 210A支持VNF应用0 212A(虚拟网络功能应用)和宾客OS 0 214A。类似地，VM1 210B支持VNF应用1 212B和宾客OS 1 214B。同样，VMN210N支持VNF应用212N和宾客OS N 214N。在操作中，使用管理程序/VMM 208发起并管理虚拟机。也可调用操作系统214来管理系统。
在一些实施例中，与管理程序/VMM 208一同工作的高速缓存控制电路201实现本文中描述的高速缓存分区方案。
在一些实施例中，高速缓存监视电路203维护与高速缓存访问请求有关的统计和试探，诸如，导致高优先级高速缓存行的驱逐的低优先级高速缓存填充请求的比例。如由其虚线边界所指示，高速缓存监视电路203是任选的，体现在它可替代地被并入处理器202中。在一些示例中，计算系统200是独立式计算平台，在其他示例中，计算系统200经由网络(未示出)耦合至其他计算平台。
在一些实施例中，计算系统200是数据中心中的节点，用于支持单独地执行一个或多个VNF应用的多个VM，包括例如云服务提供方、数据网络服务、网站托管服务、路由网络服务、电子邮箱服务、防火墙服务、域名服务(DNS)、高速缓存服务、网络地址转换(NAT)服务、或病毒扫描网络服务。可由管理程序或虚拟机管理器(VMM)(诸如，管理程序/VMM 208)管理或控制计算系统200处的VM 210A至210N。在其他实施例中，计算系统200可被配置为具有被包含在同一物理外壳、机架或容器内的各种上述计算资源的更常规的服务器。
根据一些实施例，虚拟机是软件计算机，与物理计算机类似，该软件计算机运行操作系统和应用。一些虚拟机由配置文件的集合配置，并且由主机的物理资源支持。同样，管理程序或VMM是创建并管理虚拟机的计算机软件、固件或硬件。管理程序在其上运行一个或多个虚拟机的计算机被称为主机机器，并且每个虚拟机被称为宾客机。管理程序或VMM用虚拟操作平台来呈现宾客操作系统，并且管理宾客操作系统的执行。各种操作系统的多个实例可共享虚拟化硬件资源：例如，
Figure BDA0002673530490000071
和
Figure BDA0002673530490000072
实例全都可在具有多个核的单个物理处理器上运行。
在一些示例中，如图2中所示，计算系统200的计算资源中的至少一些可包括处理元件，诸如，具有共享的末级高速缓存(LLC)204的CPU/核206A、206B至206N。
在一些示例中，LLC 204在处理器202外部。根据一些示例，共享LLC 204可以是相对快类型的访问存储器，以充当用于CPU/核206A至206N的共享LLC，从而使访问等待时间最小化。被包括在共享LLC 204中的相对快类型的访问存储器可包括但不限于易失性或非易失性类型的存储器。易失性类型的存储器包括而不限于静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)、三态RAM(TRAM)或零电容器RAM(ZRAM)。非易失性类型的存储器可包括而不限于具有三维(3-D)交叉点存储器结构的字节或块可寻址类型的非易失性存储器，该3D交叉点存储器结构包括下文被称为“3-D交叉点存储器”的硫族化物相变材料(例如，硫族化物玻璃)。非易失性类型的存储器还可包括其他字节或块可寻址类型的非易失性存储器，诸如但不限于多阈值级别NAND闪存、NOR闪存、单级或多级相变存储器(PCM)、电阻性存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、结合了忆阻器技术的磁阻随机存取存储器(MRAM)、自旋转移矩MRAM(STT-MRAM)、或上述任何项的组合。
图3图示根据一些实施例的示例性LLC高速缓存分区方案。如图所示，方案300是可用作如图2中所示的计算系统200的共享LLC 204的方案的一个示例。在此，LLC 304示出为8通道集合关联高速缓存，高速缓存通道302中的每一个包含8个高速缓存行。LLC 304的一些高速缓存行已被分配给低优先级应用306，一些已被分配给高优先级应用310，并且一些是无效的308。为了易于讨论，共享LLC 354示出为8通道集合关联高速缓存，通道中的每个通道包含1个高速缓存行。LLC 354的一些高速缓存行已被分配给低优先级应用356，一些已被分配给高优先级应用360，并且一些是无效的358。图3的示图不旨在将所公开的实施例限于任何特定的几何形状；其他方案可包括更多或更少的集合，可在集合内包括更多或更少的通道，可在每个通道内包括更多或更少的高速缓存行，等等。例如，LLC 204可以是N通道集合关联高速缓存，集合中的每个集合具有M个高速缓存行，其中，N和M是从1开始的正整数。
在操作中，如下文进一步所描述，LLC 204用于根据共享LLC的应用的需要被动态地重新分区。有利地，所公开的实施例寻求被分配给高优先级应用的高速缓存行被低优先级应用驱逐的发生情况最小化。
图4是图示根据Flex-CAT算法的一些实施例的高速缓存行驱逐的框图。根据所公开的实施例，Flex-CAT是以高速缓存集合粒度执行优先级驱动的高速缓存分区的驱逐算法。如图所示，方案400示出其优先级落在沿优先级402的范围的某处的应用。弧404、406和408图示高速缓存行驱逐，这些高速缓存行驱逐为来自请求方核的、用传入高速缓存行填充高速缓存行的请求腾出空间。诸如驱逐408之类的一些驱逐对较低优先级分配进行驱逐以为较高优先级的分配腾出空间。一些驱逐是自驱逐，如弧406处所图示(已经被分配了最大数量的通道的优先级进行自驱逐以为传入CL腾出空间)。当请求方的占用达到其最大分配时，Flex-CAT相对于其他优先级驱逐优先考虑自驱逐以保持在分区界限内。在前两个步骤中不能够发现受害者时的受限场景中，Flex-CAT挑选HP CL进行驱逐以为传入的高速缓存填充找到去处。Flex-CAT寻求使诸如驱逐408之类的LP CL的驱逐最大化，并使诸如驱逐404之类的HP CL的驱逐最小化。
图5是图示根据一些实施例的由高速缓存控制电路响应于高速缓存填充请求而执行的过程的流程框图。例如，流程500可由图2的高速缓存控制电路(CCC)201执行。如图所示，流程500开始于501，在501处，CCC用于从请求方接收具有请求方优先级的传入高速缓存填充请求。例如，请求方可以是图2中的核206A、206B、一直到206N中的一个，并且传入高速缓存行可以是从诸如图1的存储器115之类的存储器检取的一个传入高速缓存行。请求方优先级可反映被指派给在作出请求的核中运行的应用的优先级。在操作502处，CCC用于确定在LLC中是否存在任何无效的高速缓存行(CL)。如果是，则在操作504处，CCC用于将传入CL写入无效的高速缓存行的位置，并且在505处，该位置已被发现，流程结束。但是，如果操作502指示不存在无效的CL，则在506处，CCC用于对于系统中的每个优先级确定优先级(P)、具有优先级P的LRU CL(LRUp)的索引、LRUp的年龄、由优先级占用的通道的数量。在操作508处，CCC用于确定请求方优先级(PR)是否为最低优先级。如果是，则在操作510处，CCC用于确定请求方优先级的占用(O[PR])是否等于0；并且如果是，则流程转变到操作524，在操作524期间，较高优先级的CL(PH)将被驱逐以为传入CL(PR)腾出空间。
操作524表示高优先级高速缓存行被驱逐以为较低优先级高速缓存行腾出空间的场景，这是所公开的实施例在除上述情况以外寻求最小化的场景。在一些实施例中，诸如图2的高速缓存监视电路203之类的高速缓存监视电路维护对高速缓存填充请求的试探跟踪响应，包括操作524的实例。在一些实施例中，CCC监视试探，并且如果必要，则动态地调节被指派给每个优先级的最小通道数量和最大通道数量以调制在驱逐较低优先级应用时较高优先级应用的激进性，最终引起操作524。在一些实施例中，高速缓存监视电路203使LLC被重新分区，或者在一些实施例中，当被维持试探(诸如，操作524的发生次数)超出预定阈值时，高速缓存监视电路使得对于与各种优先级相关联的通道的界限被调节。例如，可减少被指派给高优先级应用的通道的数量以减少导致操作524的重复发生的低优先级应用的反复、激进且完整的驱逐。但是如果在操作510处CCC确定了请求方占用不同于0，则在操作514处，CCC用于驱逐具有请求方优先级的最近最少使用的CL。
返回到操作508，如果CCC确定了请求方优先级不是最低优先级，则在512处，CCC用于确定请求方优先级的占用是否处于最大值，在这种情况下，在操作514处，CCC用于驱逐具有请求方优先级的最近最少使用的CL。在操作515处，位置已被发现，并且流程结束。
返回到操作512，如果CCC确定了请求方优先级的占用不处于最大值，则在操作516处，CCC确定请求方优先级的占用是否小于请求方优先级的最大值且大于或等于请求方优先级的最小值，并且如果是，则流程转变到操作518，但如果不是，则流程转变到流程520。在操作518处，CCC用于驱逐具有等于请求方优先级(PR)的优先级或更低优先级(PL)的LRU CL，随后，在519处，位置已被发现，并且流程结束。在操作520处，CCC尝试驱逐具有比请求方优先级更低优先级的LRU CL。如果存在此类行，则在522处，位置被确定为不同于NULL(空)，并且流程转变到523，在523处，位置已被发现，并且流程结束。但是如果不存在此类CL，则在522处，位置等于NULL，流程转变到操作524，以驱逐具有比请求方优先级更高优先级的LRUCL。随后，在525处，位置已被发现，流程结束。
图6是图示根据一些实施例的由高速缓存控制电路(CCC)处理高速缓存填充请求而执行的过程的流程图。例如，流程600可由图2的高速缓存控制电路(CCC)201执行。如图所示，在操作605处，CCC用于接收将具有多个优先级中的请求方优先级的传入高速缓存行(CL)存储到末级高速缓存(LLC)中的请求。在操作610处，当无效高速缓存行(CL)存在于LLC中时，将传入高速缓存行(CL)存储到该无效CL。在操作615处，当请求方优先级是多个优先级中的最低优先级且具有一或更大的占用时，或者当占用处于请求方优先级的最大值时，存储传入CL以替代具有请求方优先级的最近最少使用的(LRU)CL。在操作620处，当占用处于请求方优先级的最小值与最大值之间时，存储传入CL以替代具有请求方优先级或更低优先级的LRU CL。在操作625处，当占用小于最小值且具有更低优先级的CL存在时，存储传入CL以替代具有更低优先级的LRU CL。在操作630处，当不存在无效的CL或具有请求方优先级或更低优先级的CL时，存储传入CL以替代具有更高优先级的LRU CL。
指令集
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2014年9月的
Figure BDA0002673530490000121
64和IA-32架构软件开发者手册；并且参见2014年10月的
Figure BDA0002673530490000122
高级向量扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图7A-图7B是图示根据本发明的一些实施例的通用向量友好指令格式及其指令模板的框图。图7A是图示根据本发明的一些实施例的通用向量友好指令格式及其A类指令模板的框图；而图7B是图示根据本发明的一些实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式700定义A类和B类指令模板，这两者都包括无存储器访问705的指令模板和存储器访问720的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图7A中的A类指令模板包括：1)在无存储器访问705的指令模板内，示出无存储器访问的完全舍入控制型操作710的指令模板、以及无存储器访问的数据变换型操作715的指令模板；以及2)在存储器访问720的指令模板内，示出存储器访问的时效性725的指令模板和存储器访问的非时效性730的指令模板。图7B中的B类指令模板包括：1)在无存储器访问705的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作712的指令模板以及无存储器访问的写掩码控制的vsize型操作717的指令模板；以及2)在存储器访问720的指令模板内，示出存储器访问的写掩码控制727的指令模板。
通用向量友好指令格式700包括以下列出的按照在图7A-7B中图示的顺序的如下字段。
格式字段740——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段742——其内容区分不同的基础操作。
寄存器索引字段744——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段746——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问705的指令模板与存储器访问720的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段750——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在一些实施例中，该字段被分成类字段768、α字段752和β字段754。扩充操作字段750允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段760——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段762A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段762B(注意，位移字段762A直接在位移因数字段762B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段774(稍后在本文中描述)和数据操纵字段754C确定。位移字段762A和位移因数字段762B不用于无存储器访问705的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段762A和位移因数字段762B是任选的。
数据元素宽度字段764——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段770——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段770允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段770的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段770的内容间接地标识要执行的掩码)的本发明的实施例，但是替代实施例替代地或附加地允许写掩码字段770的内容直接指定要执行的掩码。
立即数字段772——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段768——其内容在不同类的指令之间进行区分。参考图7A-图7B，该字段的内容在A类和B类指令之间进行选择。在图7A-图7B中，圆角方形用于指示特定的值存在于字段中(例如，在图7A-图7B中分别用于类字段768的A类768A和B类768B)。
A类指令模板
在A类非存储器访问705的指令模板的情况下，α字段752被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作710和无存储器访问的数据变换型操作715的指令模板分别指定舍入752A.1和数据变换752A.2)的RS字段752A，而β字段754区分要执行所指定类型的操作中的哪一种。在无存储器访问705的指令模板中，比例字段760、位移字段762A和位移因数字段762B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作710的指令模板中，β字段754被解释为其(多个)内容提供静态舍入的舍入控制字段754A。尽管在本发明的所述实施例中舍入控制字段754A包括抑制所有浮点异常(SAE)字段756和舍入操作控制字段758，但是替代实施例可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段758)。
SAE字段756——其内容区分是否禁用异常事件报告；当SAE字段756的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段758——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段758允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的一些实施例中，舍入操作控制字段750的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作715的指令模板中，β字段754被解释为数据变换字段754B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问720的指令模板的情况下，α字段752被解释为驱逐提示字段752B，其内容区分要使用驱逐提示中的哪一个(在图7A中，对于存储器访问时效性725的指令模板和存储器访问非时效性730的指令模板分别指定时效性的752B.1和非时效性的752B.2)，而β字段754被解释为数据操纵字段754C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问720的指令模板包括比例字段760，并任选地包括位移字段762A或位移因数字段762B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段752被解释为写掩码控制(Z)字段752C，其内容区分由写掩码字段770控制的写掩码应当是合并还是归零。
在B类非存储器访问705的指令模板的情况下，β字段754的一部分被解释为RL字段757A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作712的指令模板和无存储器访问的写掩码控制VSIZE型操作717的指令模板分别指定舍入757A.1和向量长度(VSIZE)757A.2)，而β字段754的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问705的指令模板中，比例字段760、位移字段762A和位移因数字段762B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作710的指令模板中，β字段754的其余部分被解释为舍入操作字段759A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段759A——正如舍入操作控制字段758，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段759A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的一些实施例中，舍入操作控制字段750的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作717的指令模板中，β字段754的其余部分被解释为向量长度字段759B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问720的指令模板的情况下，β字段754的一部分被解释为广播字段757B，其内容区分是否要执行广播型数据操纵操作，而β字段754的其余部分被解释为向量长度字段759B。存储器访问720的指令模板包括比例字段760，并任选地包括位移字段762A或位移因数字段762B。
针对通用向量友好指令格式700，示出完整操作码字段774包括格式字段740、基础操作字段742和数据元素宽度字段764。尽管示出了其中完整操作码字段774包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段774包括少于所有的这些字段。完整操作码字段774提供操作代码(操作码)。
扩充操作字段750、数据元素宽度字段764和写掩码字段770允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图8A是图示根据本发明的一些实施例的示例性专用向量友好指令格式的框图。图8A示出专用向量友好指令格式800，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式800是专用的。专用向量友好指令格式800可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图7A或图7B的字段，来自图8A的字段映射到来自图7A或图7B的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式700的上下文中参考专用向量友好指令格式800描述了本发明的实施例，但是本发明不限于专用向量友好指令格式800，除非另有声明。例如，通用向量友好指令格式700构想了各种字段的各种可能的尺寸，而专用向量友好指令格式800示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式800中数据元素宽度字段764被图示为一位字段，但是本发明不限于此(即，通用向量友好指令格式700构想数据元素宽度字段764的其他尺寸)。
专用向量友好指令格式800包括以下列出的按照图8A中图示的顺序的如下字段。
EVEX前缀802(字节0-3)——以四字节形式进行编码。
格式字段740(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段740，并且它包含0x62(在一些实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段805(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及EVEX.B位字段(EVEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。
REX’810A——这是REX’字段810的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在一些实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段815(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段764(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv字段820(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段820对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 768类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段825(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段752(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。
β字段754(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。
REX’字段810B——这是REX’字段810的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段770(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在一些实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。
实操作码字段830(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段840(字节5)包括MOD字段842、Reg字段844和R/M字段846。如先前所述的，MOD字段842的内容将存储器访问操作和非存储器访问操作区分开。Reg字段844的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段846的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节850(字节6)包括与比例有关的SS 852。如先前所述的，比例字段750的内容用于存储器地址生成。SIB.xxx 854和SIB.bbb 856——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段762A(字节7-10)——当MOD字段842包含10时，字节7-10是位移字段762A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段762B(字节7)——当MOD字段842包含01时，字节7是位移因数字段762B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段762B是disp8的重新解释；当使用位移因数字段762B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段762B替代传统x86指令集8位位移。由此，位移因数字段762B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段772如先前所述地操作。
完整操作码字段
图8B是图示根据一些实施例的构成完整操作码字段774的具有专用向量友好指令格式800的字段的框图。具体地，完整操作码字段774包括格式字段740、基础操作字段742和数据元素宽度(W)字段764。基础操作字段742包括前缀编码字段825、操作码映射字段815和实操作码字段830。
寄存器索引字段
图8C是图示根据一些实施例的构成寄存器索引字段744的具有专用向量友好指令格式800的字段的框图。具体地，寄存器索引字段744包括REX字段805、REX’字段810、MODR/M.reg字段844、MODR/M.r/m字段846、VVVV字段820、xxx字段854和bbb字段856。
扩充操作字段
图8D是图示根据一些实施例的构成扩充操作字段750的具有专用向量友好指令格式800的字段的框图。当类(U)字段768包含0时，它表明EVEX.U0(A类768A)；当它包含1时，它表明EVEX.U1(B类768B)。当U＝0且MOD字段842包含11(表明无存储器访问操作)时，α字段752(EVEX字节3，位[7]–EH)被解释为rs字段752A。当rs字段752A包含1(舍入752A.1)时，β字段754(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段754A。舍入控制字段754A包括一位SAE字段756和两位舍入操作字段758。当rs字段752A包含0(数据变换752A.2)时，β字段754(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段754B。当U＝0且MOD字段842包含00、01或10(表明存储器访问操作)时，α字段752(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段752B，并且β字段754(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段754C。
当U＝1时，α字段752(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段752C。当U＝1且MOD字段842包含11(表明无存储器访问操作)时，β字段754的一部分(EVEX字节3，位[4]–S0)被解释为RL字段757A；当它包含1(舍入757A.1)时，β字段754的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段759A，而当RL字段757A包含0(VSIZE757.A2)时，β字段754的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段759B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段842包含00、01或10(表明存储器访问操作)时，β字段754(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段759B(EVEX字节3，位[6-5]–L1-0)和广播字段757B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图9是根据一些实施例的寄存器架构900的框图。在所图示的实施例中，有32个512位宽的向量寄存器910；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-15上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式800对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
Figure BDA0002673530490000251
换句话说，向量长度字段759B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段759B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式800的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器915——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器915的尺寸是16位。如先前所述，在一些实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xffff，从而有效地禁止写掩码用于那条指令。
通用寄存器925——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)945，在其上面重叠了MMX紧缩整数平坦寄存器堆950——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
替代实施例可以使用更宽的或更窄的寄存器。另外，替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图10A是图示根据本发明的一些实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图10B是示出根据本发明的一些实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图10A-图10B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图10A中，处理器流水线1000包括取出级1002、长度解码级1004、解码级1006、分配级1008、重命名级1010、调度(也被称为分派或发布)级1012、寄存器读取/存储器读取级1014、执行级1016、写回/存储器写入级1018、异常处置级1022和提交级1024。
图10B示出处理器核1090，该处理器核1090包括前端单元1030，该前端单元1030耦合到执行引擎单元1050，并且前端单元1030和执行引擎单元1050两者都耦合到存储器单元1070。核1090可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1090可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1030包括分支预测单元1032，该分支预测单元1032耦合到指令高速缓存单元1034，该指令高速缓存单元1034耦合到指令转换后备缓冲器(TLB)1036，该指令转换后备缓冲器1036耦合到指令取出单元1038，该指令取出单元1038耦合到解码单元1040。解码单元1040(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1040可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1090包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1040中，或以其他方式在前端单元1030内)。解码单元1040耦合到执行引擎单元1050中的重命名/分配器单元1052。
执行引擎单元1050包括重命名/分配器单元1052，该重命名/分配器单元1052耦合到引退单元1054和一个或多个调度器单元的集合1056。(多个)调度器单元1056表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1056耦合到(多个)物理寄存器堆单元1058。(多个)物理寄存器堆单元1058中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1058包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1058由引退单元1054重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1054和(多个)物理寄存器堆单元1058耦合到(多个)执行集群1060。(多个)执行集群1060包括一个或多个执行单元的集合1062以及一个或多个存储器访问单元的集合1064。执行单元1062可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1056、(多个)物理寄存器堆单元1058和(多个)执行集群1060示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1064的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合1064耦合到存储器单元1070，该存储器单元1070包括数据TLB单元1072，该数据TLB单元1072耦合到数据高速缓存单元1074，该数据高速缓存单元1074耦合到第二级(L2)高速缓存单元1076。在一个示例性实施例中，存储器访问单元1064可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1070中的数据TLB单元1072。指令高速缓存单元1034还耦合到存储器单元1070中的第二级(L2)高速缓存单元1076。L2高速缓存单元1076耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1000：1)指令取出单元1038执行取出级1002和长度解码级1004；2)解码单元1040执行解码级1006；3)重命名/分配器单元1052执行分配级1008和重命名级1010；4)(多个)调度器单元1056执行调度级1012；5)(多个)物理寄存器堆单元1058和存储器单元1070执行寄存器读取/存储器读取级1014；执行集群1060执行执行级1016；6)存储器单元1070和(多个)物理寄存器堆单元1058执行写回/存储器写入级1018；7)各单元可牵涉到异常处置级1022；以及8)引退单元1054和(多个)物理寄存器堆单元1058执行提交级1024。
核1090可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1090包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如
Figure BDA0002673530490000301
超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元1034/1074以及共享的L2高速缓存单元1076，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图11A-图11B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图11A是根据本发明的一些实施例的单个处理器核以及它至管芯上互连网络1102的连接及其第二级(L2)高速缓存的本地子集1104的框图。在一个实施例中，指令解码器1100支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1106允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1108和向量单元1110使用分开的寄存器集合(分别为标量寄存器1112和向量寄存器1114)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1106读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1104是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1104的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1104中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1104中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图11B是根据本发明的一些实施例的图11A中的处理器核的一部分的展开图。图11B包括L1高速缓存1104的L1数据高速缓存1106A部分，以及关于向量单元1110和向量寄存器1114的更多细节。具体地，向量单元1110是16宽向量处理单元(VPU)(见16宽ALU 1128)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1120支持对寄存器输入的混合，通过数值转换单元1122A和1122B支持数值转换，并且通过复制单元1124支持对存储器输入的复制。写掩码寄存器1126允许掩蔽所得的向量写入。
图12是根据本发明的一些实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1200的框图。图12中的实线框图示具有单个核1202A、系统代理1210、一个或多个总线控制器单元的集合1216的处理器1200，而虚线框的任选增加图示具有多个核1202A-1202N、系统代理单元1210中的一个或多个集成存储器控制器单元的集合1214以及专用逻辑1208的替代处理器1200。
因此，处理器1200的不同实现可包括：1)CPU，其中专用逻辑1208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1202A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1202A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1202A-N是大量通用有序核。因此，处理器1200可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1200可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合1206、以及耦合到集成存储器控制器单元的集合1214的外部存储器(未示出)。共享高速缓存单元的集合1206可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1212将集成图形逻辑1208(集成图形逻辑1208是专用逻辑的示例，并且在本文中也被称为专用逻辑)、共享高速缓存单元的集合1206以及系统代理单元1210/(多个)集成存储器控制器单元1214互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1206与核1202A-N之间维持一致性。
在一些实施例中，一个或多个核1202A-N能够实现多线程化。系统代理1210包括协调和操作核1202A-N的那些部件。系统代理单元1210可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1202A-N以及集成图形逻辑1208的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1202A-N在架构指令集方面可以是同构的或异构的；即，核1202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图13-16是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图13，所示出的是根据本发明一个实施例的系统1300的框图。系统1300可以包括一个或多个处理器1310、1315，这些处理器耦合到控制器中枢1320。在一个实施例中，控制器中枢1320包括图形存储器控制器中枢(GMCH)1390和输入/输出中枢(IOH)1350(其可以在分开的芯片上)；GMCH 1390包括存储器和图形控制器，存储器1340和协处理器1345耦合到该存储器和图形控制器；IOH 1350将输入/输出(I/O)设备1360耦合到GMCH1390。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1340和协处理器1345直接耦合到处理器1310，并且控制器中枢1320与IOH1350处于单个芯片中。
附加的处理器1315的任选性在图13中通过虚线来表示。每一处理器1310、1315可包括本文中描述的处理核中的一个或多个，并且可以是处理器1200的某一版本。
存储器1340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1320经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1395来与(多个)处理器1310、1315进行通信。
在一个实施例中，协处理器1345是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1320可以包括集成图形加速器。
在物理资源1310、1315之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1310执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1310将这些协处理器指令识别为具有应当由附连的协处理器1345执行的类型。因此，处理器1310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1345。(多个)协处理器1345接受并执行所接收的协处理器指令。
现在参见图14，所示出的是根据本发明的实施例的第一更具体的示例性系统1400的框图。如图14中所示，多处理器系统1400是点对点互连系统，并且包括经由点对点互连1450耦合的第一处理器1470和第二处理器1480。处理器1470和1480中的每一个都可以是处理器1200的某一版本。在一些实施例中，处理器1470和1480分别是处理器1310和1315，而协处理器1438是协处理器1345。在另一实施例中，处理器1470和1480分别是处理器1310和协处理器1345。
处理器1470和1480示出为分别包括集成存储器控制器(IMC)单元1472和1482。处理器1470还包括作为其总线控制器单元的一部分的点对点(P-P)接口1476和1478；类似地，第二处理器1480包括P-P接口1486和1488。处理器1470、1480可以经由使用点对点(P-P)接口电路1478、1488的P-P接口1450来交换信息。如图14中所示，IMC 1472和1482将处理器耦合到相应的存储器，即存储器1432和存储器1434，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1470、1480可各自经由使用点对点接口电路1476、1494、1486、1498的各个P-P接口1452、1454来与芯片组1490交换信息。芯片组1490可以任选地经由高性能接口1439来与协处理器1438交换信息。在一个实施例中，协处理器1438是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1490可以经由接口1496耦合到第一总线1416。在一个实施例中，第一总线1416可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图14中所示，各种I/O设备1414可连同总线桥1418一起耦合到第一总线1416，该总线桥1418将第一总线1416耦合到第二总线1420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1415耦合到第一总线1416。在一个实施例中，第二总线1420可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1420，这些设备包括例如键盘和/或鼠标1422、通信设备1427以及存储单元1428，该存储单元1428诸如可包括指令/代码和数据1430的盘驱动器或者其他大容量存储设备。此外，音频I/O 1424可以被耦合到第二总线1420。注意，其他架构是可能的。例如，代替图14的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图15，示出的是根据本发明的实施例的第二更具体的示例性系统1500的框图。图14和15中的类似元件使用类似的附图标记，并且从图15中省略了图14的某些方面以避免混淆图15的其他方面。
图15图示处理器1470、1480可分别包括集成存储器和I/O控制逻辑(“CL”)1472和1482。因此，CL 1472、1482包括集成存储器控制器单元，并包括I/O控制逻辑。图15图示不仅存储器1432、2034耦合到CL 1472、1482，而且I/O设备1514也耦合到控制逻辑1472、1482。传统I/O设备1515被耦合到芯片组1490。
现在参考图16，示出的是根据本发明的实施例的SoC 1600的框图。图12中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图16中，(多个)互连单元1602被耦合到：应用处理器1610，其包括一个或多个核的集合1202A-N的集合(其包括高速缓存单元1204A-N)以及(多个)共享高速缓存单元1206；系统代理单元1210；(多个)总线控制器单元1216；(多个)集成存储器控制器单元1214；一个或多个协处理器的集合1620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1630；直接存储器访问(DMA)单元1632；以及用于耦合到一个或多个外部显示器的显示单元1640。在一个实施例中，(多个)协处理器1620包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图14中图示的代码1430)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图17是根据本发明的一些实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图17示出可使用x86编译器1704来编译高级语言1702形式的程序，以生成可由具有至少一个x86指令集核的处理器1716原生执行的x86二进制代码1706。具有至少一个x86指令集核的处理器1716表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1704表示可操作用于生成x86二进制代码1706(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1716上执行。类似地，图17示出可以使用替代的指令集编译器1708来编译高级语言1702形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1714(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1710。指令转换器1712用于将x86二进制代码1706转换成可以由不具有x86指令集核的处理器1714原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1706的软件、固件、硬件或其组合。
进一步的示例
示例1包括一种示例性系统，该系统包括：处理器，包括一个或多个核；末级高速缓存(LLC)，具有多个通道，每个通道被分配给多个优先级中的一个优先级，每个优先级与指定要占用的最小通道数量和最大通道数量的服务类(CLOS)寄存器相关联；高速缓存控制电路(CCC)，用于：在LLC中存在任何无效高速缓存行(CL)的情况下将具有多个优先级中的请求方优先级的传入CL存储到LLC中的无效CL；否则，当请求方优先级是多个优先级中的最低优先级且具有一或更大的占用时，或当占用处于请求方优先级的最大值处时，CCC用于存储传入CL以替代具有请求方优先级的最近最少使用的(LRU)CL；否则，当占用在请求方优先级的最小值与最大值之间时，CCC用于存储传入CL以替代具有请求方优先级或更低优先级的LRU CL；否则，当占用小于最小值时，CCC用于在存在具有更低优先级的任何LRU CL的情况下存储传入CL以替代具有更低优先级的LRU CL；否则，当不存在具有请求方优先级或更低优先级的驱逐候选者存在时，CCC用于存储传入CL以替代具有比请求方优先级更高优先级的LRU CL。
示例2包括示例1的示例性系统的实质内容，其中，LLC包括多个通道集合，其中，多个通道是多个集合中的一个集合的部分，并且其中，在确定将传入CL存储到何处之前，CCC用于基于对传入CL的逻辑地址执行的散列算法来确定多个集合中的哪个集合包括传入CL。
示例3包括示例1的示例性系统的实质内容，进一步包括高速缓存监视器电路，用于维护与LLC高速缓存驱逐有关的试探，其中，当大于具有高优先级的高速缓存行的阈值百分比被驱逐以为填充具有更低优先级的传入CL腾出空间时，用于高优先级的CLOS寄存器用于被更新以增加要占用的最少通道和最多通道。
示例4包括示例1的示例性系统的实质内容，其中，多个通道中的每个通道包括N个CL，其中，N是大于或等于1的正整数。
示例5包括示例1的示例性系统的实质内容，其中，当在存在具有更低优先级的任何LRU CL的情况下存储传入CL以替代具有更低优先级的LRU CL时，CCC用于在存在包含LRUCL的通道中的任何其他CL的情况下引起其他CL的转储清除。
示例6包括示例1的示例性系统的实质内容，其中，一个或多个核各自用于实现虚拟机，并且其中，CCC包括管理程序。
示例7包括示例1的示例性系统的实质内容，其中，处理器是云服务提供方的数据中心中的多个处理器中的一个处理器。
示例8包括一种由系统中的高速缓存控制电路(CCC)执行的示例性方法，该系统包括具有一个或多个核的处理器、具有多个通道的末级高速缓存(LLC)，每个通道被分配给多个优先级中的一个优先级，每个优先级与指定要占用的最小通道数量和最大通道数量的服务类(CLOS)寄存器相关联，该方法包括：接收将具有多个优先级中的请求方优先级的传入高速缓存行(CL)存储到LLC中的请求；如果在LLC中存在无效CL，则将传入CL存储到LLC中的无效CL中；否则，当请求方优先级是多个优先级中的最低优先级且具有一或更大的占用时，或当占用处于请求方优先级的最大值处时，存储传入CL以替代具有请求方优先级的最近最少使用的(LRU)CL；否则，当占用在请求方优先级的最小值与最大值之间时，存储传入CL以替代具有请求方优先级或更低优先级的LRU CL；否则，当占用小于最小值时，在存在具有更低优先级的任何LRU CL的情况下，存储传入CL以替代具有更低优先级的LRU CL；否则，当不存在具有请求方优先级或更低优先级的驱逐候选者时，存储传入CL以替代具有比请求方优先级更高优先级的LRU CL。
示例9包括示例8的示例性方法的实质内容，其中，LLC包括多个通道集合，其中，多个通道是多个集合中的一个集合的部分，并且其中，在确定将传入CL存储到何处之前，CCC用于基于对传入CL的逻辑地址执行的散列算法来确定多个集合中的哪个集合包括传入CL。
示例10包括示例8的示例性方法的实质内容，包括：使用LLC高速缓存监视器电路维护与LLC高速缓存驱逐有关的试探，其中，当大于具有高优先级的高速缓存行的阈值百分比被驱逐以为填充具有更低优先级的传入CL腾出空间时，更新用于高优先级的CLOS寄存器以增加要占用的最少通道和最多通道。
示例11包括示例8的示例性方法的实质内容，其中，多个通道中的每个通道包括N个CL，其中，N是大于或等于1的正整数。
示例12包括示例8的示例性方法的实质内容，其中，当在存在具有更低优先级的任何LRU CL的情况下存储传入CL以替代具有更低优先级的LRU CL时，CCC用于在存在包含LRUCL的通道中的任何其他CL的情况下引起其他CL的转储清除。
示例13包括示例8的示例性方法的实质内容，其中，一个或多个核各自用于实现虚拟机，并且其中，CCC包括管理程序。
示例14包括示例8的示例性方法的实质内容，其中，处理器是云服务提供方的数据中心中的多个处理器中的一个处理器。
示例15包括一种包含指令的示例性非暂态计算机可读介质，系统中的高速缓存控制电路(CCC)通过以下步骤来响应这些指令，该系统包括具有一个或多个核的处理器、具有多个通道的末级高速缓存(LLC)，每个通道被分配给多个优先级中的一个优先级，每个优先级与指定要占用的最小通道数量和最大通道数量的服务类(CLOS)寄存器相关联：当LLC包含无效高速缓存行(CL)时，将具有多个优先级中的请求方优先级的传入CL存储到无效CL；否则，当请求方优先级是多个优先级中的最低优先级且具有一或更大占用时，或当占用处于请求方优先级的最大值处时，存储传入CL以替代具有请求方优先级的最近最少使用的(LRU)CL；否则，当占用处于请求方优先级的最小值与最大值之间时，存储传入CL以替代具有请求方优先级或更低优先级的LRU CL；否则，当占用小于最小值时，在存在具有更小优先级的任何LRU CL的情况下存储传入CL以替代具有更低优先级的LRU CL；否则，当不存在具有请求方优先级或更低优先级的驱逐候选者时，存储传入CL以替代具有比请求方优先级更高优先级的LRU CL。
示例16包括示例15的示例性非暂态计算机可读介质的实质内容，其中，LLC包括多个通道集合，其中，多个通道是多个集合中的一个集合的部分，并且其中，在确定将传入CL存储到何处之前，CCC进一步响应于指令，以基于对传入CL的逻辑地址执行的散列算法来确定多个集合中的哪个集合包括传入CL。
示例17包括示例15的示例性非暂态计算机可读介质的实质内容，其中，处理器是云服务提供方的数据中心中的多个处理器中的一个处理器。
示例18包括示例15的示例性非暂态计算机可读介质的实质内容，其中，多个通道中的每个通道包括N个CL，其中，N是大于或等于1的正整数。
示例19包括示例15的示例性非暂态计算机可读介质的实质内容，其中，当在存在具有更低优先级的任何LRU CL的情况下存储传入CL以替代具有更低优先级的LRU CL时，CCC用于在存在包含LRU CL的通道中的任何其他CL的情况下引起其他CL的转储清除。
示例20包括示例15的示例性非暂态计算机可读介质的实质内容，其中，一个或多个核各自用于实现虚拟机，并且其中，CCC包括管理程序。

Claims (20)

1.一种系统，包括：
具有多个通道的末级高速缓存LLC，每个通道被分配给多个优先级中的一个优先级，每个优先级与指定要占用的最小通道数量和最大通道数量的服务类CLOS寄存器相关联；
高速缓存控制电路CCC，所述CCC用于：
当无效高速缓存行CL存在于所述LLC中时，将具有请求方优先级的传入高速缓存行CL存储到所述无效CL，所述请求方优先级是所述多个优先级中的一个优先级；
当所述请求方优先级是所述多个优先级中的最低优先级且具有一或更大的占用时，或者当所述占用处于所述请求方优先级的最大值时，存储所述传入CL以替代具有所述请求方优先级的最近最少使用的LRU CL；
当所述占用在所述请求方优先级的最小值与最大值之间时，存储所述传入CL以替代具有所述请求方优先级或更低优先级的LRU CL；
当所述占用小于所述最小值且具有所述更低优先级的CL存在时，存储所述传入CL以替代具有所述更低优先级的LRU CL；以及
当不存在无效CL或不存在具有所述请求方优先级或更低优先级的CL时，存储所述传入CL以替代具有更高优先级的LRU CL。
2.如权利要求1所述的系统，其中，所述LLC包括多个通道集合，其中，所述多个通道是所述多个集合中的一个集合的部分，并且其中，在确定将所述传入CL存储到何处之前，所述CCC用于基于对所述传入CL的逻辑地址执行的散列算法来确定所述多个集合中的哪个集合包括所述传入CL。
3.如权利要求1所述的系统，进一步包括高速缓存监视器电路，用于维护与LLC高速缓存驱逐有关的试探，其中，当大于具有高优先级的高速缓存行的阈值百分比被驱逐以为填充具有更低优先级的传入CL腾出空间时，用于所述高优先级的CLOS寄存器用于被更新以增加要占用的最少通道和最多通道。
4.如权利要求1所述的系统，其中，所述多个通道中的每个通道包括N个CL，其中，N是大于或等于1的正整数。
5.如权利要求1所述的系统，其中，当在存在具有所述更低优先级的任何LRU CL的情况下存储所述传入CL以替代具有所述更低优先级的LRU CL时，所述CCC用于在存在包含所述LRU CL的通道中的任何其他CL的情况下引起其他CL的转储清除。
6.如权利要求1-5中的任一项所述的系统，进一步包括处理器，所述处理器包含所述LLC和所述CCC并包括一个或多个核，所述一个或多个核中的每个核用于实现虚拟机，并且其中，所述CCC包括管理程序。
7.如权利要求6所述的系统，其中，所述处理器是云服务提供方的数据中心中的多个处理器中的一个处理器。
8.一种由系统中的高速缓存控制电路CCC执行的方法，所述系统包括末级高速缓存LLC，所述LLC具有多个通道，每个通道被分配给多个优先级中的一个优先级，每个优先级与指定要占用的最小通道数量和最大通道数量的服务类CLOS寄存器相关联，所述方法包括：
接收将具有所述多个优先级中的请求方优先级的传入高速缓存行CL存储到所述LLC中的请求；
当无效CL存在于所述LLC中时，将所述传入CL存储到所述无效CL；
当所述请求方优先级是所述多个优先级中的最低优先级且具有一或更大的占用时，或者当所述占用处于所述请求方优先级的最大值时，存储所述传入CL以替代具有所述请求方优先级的最近最少使用的LRU CL；
当所述占用在所述请求方优先级的最小值与最大值之间时，存储所述传入CL以替代具有所述请求方优先级或更低优先级的LRU CL；
当所述占用小于所述最小值且具有所述更低优先级的CL存在时，存储所述传入CL以替代具有所述更低优先级的LRU CL；以及
当不存在无效CL或不存在具有所述请求方优先级或更低优先级的CL时，存储所述传入CL以替代具有更高优先级的LRU CL。
9.如权利要求8所述的方法，其中，所述LLC包括多个通道集合，其中，所述多个通道是所述多个集合中的一个集合的部分，并且其中，在确定将所述传入CL存储到何处之前，所述CCC用于基于对所述传入CL的逻辑地址执行的散列算法来确定所述多个集合中的哪个集合包括所述传入CL。
10.如权利要求8所述的方法，包括：使用LLC高速缓存监视器电路维护与LLC高速缓存驱逐有关的试探，其中，当大于具有高优先级的高速缓存行的阈值百分比被驱逐以为填充具有更低优先级的传入CL腾出空间时，更新用于所述高优先级的CLOS寄存器以增加要占用的最少通道和最多通道。
11.如权利要求8所述的方法，其中，所述多个通道中的每个通道包括N个CL，其中，N是大于或等于1的正整数。
12.如权利要求8所述的方法，其中，当在存在具有所述更低优先级的任何LRU CL的情况下存储所述传入CL以替代具有所述更低优先级的LRU CL时，所述CCC用于在存在包含所述LRU CL的通道中的任何其他CL的情况下引起其他CL的转储清除。
13.如权利要求8-12中的任一项所述的方法，其中，所述系统进一步包括处理器，所述处理器包含所述LLC和所述CCC并具有一个或多个核，所述一个或多个核中的每个核实现虚拟机，并且其中，所述CCC包括管理程序。
14.如权利要求13所述的方法，其中，所述处理器是云服务提供方的数据中心中的多个处理器中的一个处理器。
15.一种包含指令的非暂态计算机可读介质，系统中的高速缓存控制电路CCC通过以下步骤来响应所述指令，所述系统包括末级高速缓存LLC，所述LLC具有多个通道，每个通道被分配给多个优先级中的一个优先级，每个优先级与指定要占用的最小通道数量和最大通道数量的服务类CLOS寄存器相关联：
接收将具有所述多个优先级中的请求方优先级的传入高速缓存行CL存储到所述LLC中的请求；
当无效CL存在于所述LLC中时，将所述传入CL存储到所述无效CL；
当所述请求方优先级是所述多个优先级中的最低优先级且具有一或更大的占用时，或者当所述占用处于所述请求方优先级的最大值时，存储所述传入CL以替代具有所述请求方优先级的最近最少使用的LRU CL；
当所述占用在所述请求方优先级的最小值与最大值之间时，存储所述传入CL以替代具有所述请求方优先级或更低优先级的LRU CL；
当所述占用小于所述最小值且具有所述更低优先级的CL存在时，存储所述传入CL以替代具有所述更低优先级的LRU CL；以及
当不存在无效CL或不存在具有所述请求方优先级或更低优先级的CL时，存储所述传入CL以替代具有更高优先级的LRU CL。
16.如权利要求15所述的非暂态计算机可读介质，其中，所述LLC包括多个通道集合，其中，所述多个通道是所述多个集合中的一个集合的部分，并且其中，在确定将所述传入CL存储到何处之前，所述CCC进一步响应于所述指令，以基于对所述传入CL的逻辑地址执行的散列算法来确定所述多个集合中的哪个集合包括所述传入CL。
17.如权利要求15所述的非暂态计算机可读介质，其中，所述系统进一步包括处理器，所述处理器包含所述LLC和所述CCC，并且其中，所述处理器是云服务提供方的数据中心中的多个处理器中的一个处理器。
18.如权利要求15所述的非暂态计算机可读介质，其中，所述多个通道中的每个通道包括N个CL，其中，N是大于或等于1的正整数。
19.如权利要求15所述的非暂态计算机可读介质，其中，当在存在具有所述更低优先级的任何LRU CL的情况下存储所述传入CL以替代具有所述更低优先级的LRU CL时，所述CCC用于在存在包含所述LRU CL的通道中的任何其他CL的情况下引起其他CL的转储清除。
20.如权利要求15-19中的任一项所述的非暂态计算机可读介质，其中，所述系统进一步包括处理器，所述处理器包含所述LLC和所述CCC并包括一个或多个核，所述一个或多个核中各自都实现虚拟机，并且其中，所述CCC包括管理程序。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113821324A (zh) * 2021-09-17 2021-12-21 海光信息技术股份有限公司 处理器的高速缓存系统、方法、设备和计算机介质

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230236973A1 (en) * 2022-01-21 2023-07-27 Centaur Technology, Inc. Cat aware loads and software prefetches
US11947462B1 (en) 2022-03-03 2024-04-02 Apple Inc. Cache footprint management

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7725657B2 (en) 2007-03-21 2010-05-25 Intel Corporation Dynamic quality of service (QoS) for a shared cache
US8677071B2 (en) * 2010-03-26 2014-03-18 Virtualmetrix, Inc. Control of processor cache memory occupancy
EP2664993A1 (en) 2011-01-12 2013-11-20 Fujitsu Limited Cache memory device, cache memory control device, information processing device, cache memory control method, and threshold value determination program for cache memory device
US9582430B2 (en) * 2015-03-27 2017-02-28 Intel Corporation Asymmetric set combined cache
US9734070B2 (en) 2015-10-23 2017-08-15 Qualcomm Incorporated System and method for a shared cache with adaptive partitioning

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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