KR937000906A - 프로그램 가능 신호 처리기 아키텍쳐 - Google Patents
프로그램 가능 신호 처리기 아키텍쳐Info
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- KR937000906A KR937000906A KR1019920702896A KR920702896A KR937000906A KR 937000906 A KR937000906 A KR 937000906A KR 1019920702896 A KR1019920702896 A KR 1019920702896A KR 920702896 A KR920702896 A KR 920702896A KR 937000906 A KR937000906 A KR 937000906A
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 일반 신호처리 기반 제품의 일의 세그멘테이션을 시도하는 다이어그램,
제2도는 본 발명의 SPROC디바이스의 하이레벨 블록도 및 외부 호스트 또는 메모리의 연결 도시도,
제3도는 SPROC의 여러 가지 구셩요소 및 포트의 SPROC의 데이타 RAM에의 액세스의 타이밍도.
Claims (62)
- 반도체 집적을 위해 설계된 프로세서 장치로서, 데이타 신호를 수신하고, 상기 데이타 신호를 처리하여, 프로세서 장치 외부에 이용할 수 있는 처리된 데이타 신호를 발생시키는 프로세서 장치에 있어서, a) 상기 데이타 신호를 수신하는 최소한 하나의 데이타 신호 수신수단, b) 상기 수신된 데이타 신호를 멀티포트된 중앙 메모리 유니트내의 소정의 위치로 포워드하는 수단을 포함하는 상기 데이타 신호 수신수단에 결합되어 상기 수신된 데이타 신호를 수신하는 상기 멀티포트된 중앙 메모리 유니트로. c)상기 멀티포트된 중앙 메모리 유니트에 결합되어, 상기 멀티포트된 중앙 메모리 유니트로부터 상기 데이타 신호를 수신하고, 상기 데이타 신호를 처리하여 처리된 데이타 신호를 발생시키며, 그리소 상기 멀티포트된 중앙 메모리 유니트내에 저장하기 위해 상기 처리된 데이타 신호를 전송하는 다수의 디지털 프로세서 수단, d)상기다수의 디지털 프로세서에 결합되어, 상기 프로그램 메모리내에 저장된 미소 명령문(microinstructions)에 따라 상기 데이타 신호를 처리하는 상기 다수의 디지털 프로세서에 대한 상기 미소 명령문을 저장하는 프로그램 메모리 수단과, e) 상기 멀티포트된 중앙 메모리 유니트에 결합되어, 상기 프로세서장치 외부에 사용할 수 있는 상기 멀티포트된 중앙 메모리 유니트로부터 상기 데이타 신호를 수신하는 최소한 하나의 출력포트를 구비하는 프로세서 장치.
- 제1항에 있어서, 상기 프로세서 장치에 의해 수신된 거의 모든 데이타 신호는 상기 멀티포트된 중앙 메모리 유니트를 통해 흐르는 프로세서 장치.
- 제2항에 있어서, 상기 멀티포트된 중앙 메모리 유니트는 데이타 RAM 및 데이타 RAM 버스를 포함하며, 상기 다수의 디지털 프로세서, 상기 데이타 신호 수신수단 및 상기 출력 포트는 상기 데이타 RAM 버스에 결합되어, 상기 데이타 RAM 버스로의 억세스는 시분할 멀티플렉스되는 프로세서 장치.
- 제3항에 있어서, f)상기 프로그램 메모리 수단 및 상기 다수의 디지털 프로세서에 결합되어, 상기 다수의 디지털 프로세서에 의한 상기 프로그램 버스로의 억세스가 시분할 멀티플렉스되는 프로그램 버스를 포함하는 프로세서 장치.
- 제3항에 있어서, f)최소한 상기 미소 명령문을 입수하는 논리 제어 포트 및, g) 상기 프로그램 메모리 수단에 결합된 프로그램 버스를 포함하는데, 상기 프로그램 메모리 수단은 상기 논리 제어 포트를 통하고 상기 프로그램 버스를 거쳐 상기 프로세서 장치 외부의 수단으로부터 상기 프로그램 메모리 수단으로 상기 미소 명령문을 포워드함으로써 상기 프로세서 장치의 부트(boot)모드로 프로그램되는 프로세서 장치.
- 제5항에 있어서, 상기 논리 제어 포트는 호스트 포트를 포함하며, 상기 호스트 포트는 상기 프로그램을 통해 상기 프로그램 메모리 수단에 결합되고, 상기 데이타 RAM 버스를 통해 상기 데이타 RAM 에 결합되는 프로세서 장치.
- 상기 호스트 포트에 결합된 병렬 호스트 버스에 관련한 제6항에 따른 프로세서 장치에 있어서, 상기 프로그램 버스 및 상기 데이타 RAM 버스는 비트 병렬 버스인 프로세서 장치.
- 상기 프로세서 장치 외부의 상기 수단을 구성하는 프로그램된 ROM과 관련한 제5항에 따른 프로세서 장치에 있어서, 상기 프로그램 ROM은 상기 프로그램 메모리 수단에 대한 상기 미소 명령문을 포함하고, 상기 데이타 RAM, 상기 데이타 신호 수신수단 및 상기 촐력 포트에 대한 구성 정보를 포함하며, 상기 데이타 RAM에 대한 파라메트릭 데이타, 상기 미소 명령문, 구성 정보 및 파라메트릭 데이타는 상기 프로그램된 ROM 내로 컴파일(compile)되며, 상기 프로세서 장치의 주 모드에서 상기 프로세서 장치는, 상기 논리 제어 포트를 통해 상기 프로그램된 ROM으로부터 상기 미소 명령문을 판독하여, 상기 프로그램 버스를 통해 저장하기 위해 상기 미소 명령문을 상기 프로그램 메모리 수단으로 전송하며, 상기 논리 제어 포트를 통해 상기 프로그램된 ROM으로부터 상기 구성 정보를 판독하여, 상기 구성 정보를 상기 데이타 RAM, 상기 데이타 신호 수신수단 및, 상기 데이타 RAM 버스를 통해 출력 포트로 전송하며, 그리고 상기 논리 제어 포트를 통해 상기 프로그램된 ROM으로부터 상기 파라메트릭 데이타를 판독하여, 상기 파라메트릭 데이타를 상기 데이타 RAM로 전송하는 프로세서 장치.
- 제8항에 있어서, h) 상기 프로세서 장치가 부트 모드의 마스터 프로세서 장치일시에 상기 다수의 디지털 프로세서 수단의 하나에 결합되고, 상기 부트 ROM에 결합된 상기 디지털 프로세서가 상기 논리 제어 포트를 제어하고, 상기 프로그램된 ROM 으로부터 상기 미소 명령문, 구성 정보 및 파라메트릭 데이타를 입수하게 하는 부트 마이크로 코드를 포함하는 부트 ROM을 포함하는 프로세서 장치.
- 제3 또는 9항에 있어서, 상기 RAM 버스를 통해 상기 데이타 RAM에 결합되어, 상기 RAM 버스를 통해 상기 데이타 RAM의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 데이타 억세스 포트를 포함하는 프로세서 장치.
- 제10항에 있어서, 상기 데이타 억세스 포트는 상기 프로그램 메모리 수단에 결합되고, 상기 데이타 억세스 포트는 상기 프로그램 메모리 수단의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 프로세서 장치.
- 제3 또는 9항에 있어서, 상기 데이타 RAM의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서 데이타를 아나로그 신호를 변환하며, 상기 아나로그 신호를 상기 프로세서 장치 외부의 수단에 공급하는 프로우브(probe)를 포함하는 프로세서 장치.
- 제12항에 있어서, 상기 데이타 RAM 버스는 다수의 라인 및 다수의 어드레스 라인으로 구성되며, 상기 프로우브는, 상기 데이타 RAM 버스의 상기 어드레스 라인에 결합되어, 상기 데이타 RAM 버스이 상기 어드레스 라인상에 나타난 어드레스와 프로우브될 수 있는 상기 데이타 RAM의 상기 바람직한 어드레스를 비교하는 비교수단, 상기 비교수단이 상기 바람직한 어드레스 및, 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 상기 어드레스의 하나 사이에서 배치(match)를 발견할시에 상기 데이타 RAM 버스의 상기 데이타 라인상에 있는 데이타를 상기 데이타 RAM 내의 예정된 위치로 기록하는 수단 상기 데이타 RAM의 상기 예정된 위치를 기록된 상기 데이타를 판독하는 수단과, 상기 데이타RAM의 상기 예정된 위치로부터 판독된 상기 데이타를 아나로그 신호로 변환하는 수단을 포함하는 프로세서 장치.
- 제10항에 있어서, 상기 데이타 RAM의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서의 데이타를 아나로그 신호로 변환시키며 상기 아나로그 신호를 상기 프로세서 장치 외부의 수단에 공급하는 프로우브를 포함하는 프로세서 장치.
- 제14항에 잇어서, 상기 데이타 RAM 버스는 다수의 라인 및 다수의 어드레스 라인으로 구성되며, 상기 프로우브는, 상기 데이타 RAM 버스의 상기 어드레스 라인에 결합되어, 상기 데이타 RAM 버스이 상기 어드레스 라인상에 나타난 어드레스와 프로우브될 수 있는 상기 데이타 RAM의 상기 바람직한 어드레스를 비교하는 비교수단, 상기 비교수단이 상기 바람직한 어드레스 및, 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 상기 어드레스의 하나 사이에서 배치(match)를 발견할시에 상기 데이타 RAM 버스의상기 데이타 라인상에 있는 데이타를 상기 데이타 RAM내의 예정된 위치로 기록하는 수단 상기 데이타 RAM의 상기 예정된 위치로 기록된 상기 데이타를 판독하는 수단과, 상기 데이타 RAM의 상기 예정된 위치로부터 판독된 상기 데이타를 아나로그 신호로 변환하는 수단을 포함하는 프로세서 장치.
- 제2, 9 또는 14항에 있어서, 최소한 하나의 상기 데이타 신호 수신수단은 다수의 데이타 신호 수신수단을 포함하며, 상기 멀티포트된 중앙 메모리 유니트에 결합된 최소한 하나의 상기 출력 포트는 다수의 출력 포트를 포함하며, 상기 다수의 데이타 신호 수신수단 및 상기 다수의 포트는 제각기 상기 프로세서 장치 외부의 다수의 서로 다른 수단의 클럭킹(clocking) 및 비트폭과 양립할 수 있는 상기 다수의 포트 및 상기 다수의 데이타 신호 수신수단을 메이킹(making)하는 인터페이스 수단을 포함하는 프로세서 장치.
- 제16항에 있어서, 상기 다수의 데이타 신호 수신수단의 각각은 반복된 순차식으로 상기 데이타 RAM내의 각각의 바람직한 제1 어드레스로 데이타를 기록하는 수단을 포함하고, 상기 다수의 출력 포트의 각각은 상기 데이타 RAM의 각각의 제2어드레스로부터 상기 처리된 데이타 신호를 반복된 순차식으로 성취하는 수단을 포함하는 프로세서 장치.
- 제4항에 다수의 상기 프로세서 장치를 포함하는 시스템에 있어서, 제1의 상기 다수의 상기 프로세서 장치는 최소한 제2의 상기 다수의 상기 프로세서 장치의 데이타 신호 수신수단에 결합된 출력 포트를 갖는 시스템.
- 제18항에 있어서, 상기 프로세서 장치의 하나는 주 프로세서 장치이며, 모든 다른 프로세서 장치는 종속프로세서 장치이며, 상기 주 프로세서 장치 및 상기 종속 프로세서 장치의 각각은, 각 프로세서 장치에 대한 미소 명령문을 수신하는 호스트 포트와, 각 프로세서 장치의 상기 프로그램 메모리 수단 및 상기 호스트 포트를 결합하는 프로그램 버스를 포함하며, 상기 호스트 포트는 각 프로그램 메모리 수단 및 상기 호스트 포트를 결합하는 프로그램 버스를 포함하며, 상기 호스트 포트는 각 프로세서 장치의 상기 데이타 RAM 버스를 통해 상기 데이타 RAM 에 결합되며, 각 종속 프로세서 장치의 상기 프로그램 메모리수단은 상기 호스트 포트를 통해 상기 종속 프로세서 장치 외부의 수단으로 상기 프로그램 버스를 거쳐 상기 프로그램 메모리 수단으로 상기 미소 명령문을 포워드함으로써 부트 모드로 프로그램되는 시스템.
- 상기 종속 프로세서 장치 외부의 상기 수단을 구성하고, 부트 모드로 상기 주 프로세서 장치에 결합된 프로그램 ROM과 관련한 제19항에 있어서, 상기 프로그램된 ROM은 상기 주 프로세서 장치 및 종속프로세서 장치의 상기 프로그램 메모리 수단에 대한 상기 미소 명령문을 포함하고, 상기 데이타 RAM, 상기 데이타 신호 수신수단 및, 상기 주 및 종속 프로세서 장치의 상기 출력 포트를 포함하며, 상기 주 및 종속 프로세서 장치의 상기 데이타 RAM에 대한 파라메트릭 데이타, 상기 미소 명령문 구성 정보 및 파라메트릭 데이타는 상기 프로그램된 ROM 내로 컴파일되며, 상기 주 프로세서 장치는 상기 주 프로세서 장치의 호스트 포트를 통해 상기 프로그램된 ROM로부터 상기 미소 명령문을 판독하고, 각 프로그램 메모리 버스를 통해 저장하기 위한 상기 주 및 종속 프로세서 장치의 각 프로그램 메모리 수단으로 상기 미소 명령문을 전송하며, 상기 주 프로세서 장치는 상기 주 프로세서 장치 호스트 포트를 통해 상기 프로그램된 ROM으로부터 상기 구성 저보를 판독하고, 각 데이타 RAM 버스를 통해 상기 각 주 및 종속 프로세서 장치의 상기 데이타 RAM, 상기 데이타 신호 수신수단 및 상기 출력 포트로 상기 구성 정보를 적당히 전송하며, 그리고 상기 주 프로세서 장치는 상기 주 프로세서 장치 호스트 포트를 통해 상기 프로그램된 ROM 으로부터 상기 파라메트릭 데이타를 판독하고, 각 데이타 RAM 버스를 통해 상기 각 주 및 종속 프로세서 장치의 적당한 데이타 RAM으로 상기 파라메트릭 데이타를 전송하는 시스템.
- 제20항에 있어서, 상기 주 프로세서 장치는 상기 장치가 부트 모드식일시에 상기 주 프로세서 장치의 상기 디지털 프로세서의 하나에 결합되는 부트 ROM을 포함하며, 상기 부트 ROM는 상기 디지털 프로세서가 상기 주 프로세서 장치의 상기 호스트 포트를 제어하고, 상기 프로그램된 ROM 으로부터 상기미소 명령문, 구성 정보 및 상기 파라메트릭 데이타를 성취하게 하는 부트 마이크로 코드를 포함하는 시스템.
- 제19항에 있어서, 상기 주 및 종속 프로세서 장치의 최소한 하나의 각 데이타 RAM 버스를 통해 각 데이타 RAM에 결합되어, 상기 데이타 RAM 버스를 통해 각 데이타 RAM의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 데이타 억세스 포트를 포함하는 프로세서 장치.
- 제22항에 있어서, 상기 데이타 억세스 포트는 각 프로그램 메모리 수단에 결합되고, 상기 데이타 억세스포트는 상기 각 프로그램 메모리 수단의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 프로세서 장치.
- 제19항에 있어서, 상기 주 프로세서 장치 및 상기 프로세서 장치의 최소한 하나는 프로우브의 각 프로세서 장치의 데이타 RAM의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서의 데이타를 성취하여 아나로그 신호로 변환시키며, 상기 아나로그 신호를 상기 프로세서 장치 외부의 수단에 공급하는 프로우브를 포함하는 프로세서 장치.
- 제24항에 있어서, 상기 주 및 종속 프로세서 장치의 상기 데이타 RAM 버스는 다수의 데이타 라인 및 다수의 어드레스 라인으로 구성되며, 상기 프로우브는, 상기 각 데이타 RAM 버스의 상기 어드레스 라인에 결합되어, 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 어드레스와 프로우브될 수 있는 상기 RAM의 상기 바람직한 어드레스를 비교하는 비교 수단, 상기 비교수단이 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 상기 어드레스의 하나와 상기 바람직한 어드레스 사이에서 매치를 발견할시에 상기 데이타 RAM 버스의 상기 데이타 라인상에 있는 데이타를 상기 데이타 RAM 내의 에정된 위치로 기획하는 수단, 상기 데이타 RAM의 상기 예정된 위치로 기록된 상기 데이타를 판독하는 수단과, 상기 데이타 RAM의 상기 예정된 위치로부터 판독된 상기 데이타를 아나로그 신호로 변환하는 수단을 포함하는 프로세서 장치.
- 반도체 집적을 위해 설계된 프로세서 장치로서, 데이타 신호를 수신하고, 상기 데이타 신호를 처리하여, 상기 프로세서 장치 외부에서 이용할 수 있는 처리된 데이타 신호를 발생시키는 프로세서 장치에 있어서, a)상기 데이타 신호를 수신하는 최소한 하나의 데이타 신호 수신 수단으로서, 각 데이타 신호 수신수단은 반복된 순차식으로 멀티포트된 중앙 메모리 유니트내의 바람직한 제1어드레스 위치로 데이타를 기록하는 수단을 포함하는 최소한 하나의 데이타 신호 수신수단, b)최소한 하나의 상기 데이타 신호 수신수단에 결합되어, 상기 수신된 데이타 신호를 저장하는 상기 멀티포트된 중앙 메모리 유니트, c) 상기 멀티포트된 중앙 메모리 유니트에 결삽되어, 상기 멀티포트된 중앙 메모리 유니트의 상기 제1어드레스로부터 상기 데이타 신호를 성취하고, 상기 데이타 신호를 처리하여 처리된 데이타 신호를 발생시키며, 그리고 상기 멀티포트된 중앙 메모리 유니트의 제2어드레스 위치내에 저장하기 위해 상기 처리된 데이타 신호를 전송하는 디지털 프로세서 수단과, d) 상기 멀티포트된 중앙 메모리 유니트에 결합되어, 상기 멀티포트된 중앙 메모리 유니트의 상기 제2 어드레스 위치로부터 상기 처리된 데이타 신호를 반복된 순차식으로 성취하고, 상기 프로세서 장치 외부에서 이용가능한 상기 처리된 데이타 신호를 메이킹하는 최소한 하나의 데이타 출력수단을 구비하며, 상기 프로세서 장치에 의해 수신된 거의 모든 신호 데이타는 상기 멀티포트된 중앙 메모리 유니트를 통해 흐르고, 상기 데이타 신호 수신수단 및 상기 출력수단은 데이타 흐름을 상기 프로세서 장치내로 조절하고, 그로부터 조절하며, 상기 디지털 프로세서 수단이 데이타 입력 인터럽트가 거의 없는 기능을 갖게 하는 프로세서 장치.
- 제26항에 있어서, 상기 멀티포트된 중앙 메모리 유니트는 상기 RAM 및 데이타 RAM 버스를 포함하며 상기 디지털 프로세서 수단, 상기 데이타 신호 수신수단 및 상기 출력수단은 상기 데이타 RAM 버스에 결합되어, 상기 데이타 RAM 버스로의 억세스가 시분할 멀티플렉스되는 프로세서 장치.
- 제26항에 있어서, 상기 멀티포트된 중앙 메모리 유니트는 데이타 RAM 및 데이타 RAM 버스를 포함하며, 상기 디지털 프로세서 수단, 상기 데이타 신호 수신수단 및 상기 출력 수단은 상기 데이타 RAM 버스에 결합되며, 상기 프로세서 장치는 , e)상기 디지털 프로세서 수단에 결합되어, 상기 디지털 프로세서 수단에 대한 미소 명령문을 저장하는 프로그램 메모리 수단을 포함하며, 상기 디지털 프로세서 수단은 상기 프로그램 메모리내에 저장된 상기 미소 명령문에 따라 상기 데이타 신호를 처리하는 프로세서 장치.
- 제28항에 있어서, f) 상기 프로그램 메모리 수단에 결합된 프로그램 버스 및 상기 디지털 프로세서를 포함하는 프로세서 장치.
- 제29항에 있어서, g) 최소한 상기 미소 명령문을 입수하는 논리 제어 포트를 포함하며, 상기 프로그램 메모리 수단은 상기논리 제어 포트를 통하여 상기 프로그램 버스를 거쳐 프로세서 장치 외부의 수단으로부터 상기 프로그램 메모리 수단으로 상기 미소 명령문을 포워드함으로써 상기 프로세서 장치의 부트 모드로 프로그램되는 프로세서 장치.
- 제30항에 있어서, 상기 논리 제어 포트는 호스트 포트를 포함하며, 상기 호스트 포트는 상기 프로그램을 통해 상기 프로그램 메모리 수단에 결합되고, 상기 데이타 RAM 버스를 통해 상기 데이타 RAM 에 결합되는 프로세서 장치.
- 상기 호스트 포트에 결합된 병렬 호스트 버스에 관련한 제31항에 따른 프로세서 장치에 있어서, 상기 프로그램 버스 및 상기 데이타 RAM 버스는 비트 병렬 버스인 프로세서 장치.
- 상기 프로세서 장치 외부의 상기 수단을 구성하는 프로그램된 ROM과 관련한 제30항에 따른 프로세서 장치에 있어서, 상기 프로그램 ROM은 상기 프로그램 메모리 수단에 대한 상기 미소 명령문을 포함하고, 상기 데이타 RAM, 상기 데이타 신호 수신수단 및 상기 출력 포트에 대한 구성 정보를 포함하며, 상기 데이타 RAM에 대한 파라메트릭 데이타, 상기 미소 명령문, 구성 정보 및 파라메트릭 데이타는 상기 프로그램된 ROM내로 컴파일되며, 상기 프로세서 장치의 주 모드에서 상기 프로세서 장치는, 상기 호스트 포트를 통해 상기 프로그램된 ROM으로부터 상기 미소 명령문을 판독하여, 상기 프로그램 버스를 통해 저장하기 위해 상기 미소 명령문을 상기 프로그램 메모리 수단으로 전송하며, 상기 호스트 포트를 통해 상기 프로그램된 ROM으로부터 상기 구성 정보를 판독하여, 상기 구성 정보를 상기 데이타 RAM, 상기 데이타 신호 수신수단 및, 상기 데이타 기록을 위하여 전송수단 및, 상기 데이타 RAM 버스를 통해 상기 데이타 출력 수단으로 전송하며, 그리고 상기 호스트 포트를 통해 상기 프로그램된 ROM으로부터 상기 파라메트릭 데이타를 판독하여, 상기 파라메트릭 데이타를 상기 데이타 RAM로 전송하는 프로세서 장치.
- 제33항에 있어서, h) 상기 프로세서 장치가 부트 모드의 마스터 프로세서 장치일시에 상기 디지털 프로세서 수단의 하나에 결합되고, 상기 부트 ROM에 결합된 상기 디지털 프로세서가 상기 논리 제어 포트를 제어하고, 상기 프로그램된 ROM으로부터 상기 미소 명령문, 구성 정보 및 파라메트릭 데이타를 입수하게 하는 부트 마이크로 코드를 포함하는 부트 ROM을 포함하는 프로세서 장치.
- 제28 또는 34항에 있어서, 상기 RAM 버스를 통해 상기 데이타 RAM에 결합되어, 상기 RAM 버스를 통해 상기 데이타 RAM의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 데이타 억세스 포트를 포함하는 프로세서 장치.
- 제35항에 있어서, 상기 데이타 억세스 포트는 상기 프로그램 메모리 수단에 결합되고, 상기 데이타 억세스 포트는 상기 프로그램 메모리 수단의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 프로세서 장치.
- 제28 또는 34항에 있어서, f) 상기 데이타 RAM의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서의 데이타를 아나로그 신호로 변환시키며, 상기 아나로그 신호를 상기 프로세서 장치 외부의 수단에 공급하는 프로우브(probe)를 포함하는 프로세서 장치.
- 제37항에 있어서, 상기 데이타 RAM 버스는 다수의 라인 및 다수의 어드레스 라인으로 구성되며, 상기 프로우브는, 상기 데이타 RAM 버스의 상기 어드레스 라인에 결합되어, 상기 데이타 RAM 버스이 상기 어드레스 라인상에 나타난 어드레스와 프로우브될 수 있는 상기 데이타 RAM의 상기 바람직한 어드레스를 비교하는 비교수단, 상기 비교수단이 상기 바람직한 어드레스 및, 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 상기 어드레스의 하나 사이에서 배치를 발견할시에 상기 데이타 RAM 버스의 상기 데이타 라인상에 있는 데이타를 상기 데이타 RAM내의 예정된 위치로 기록하는 수단 상기 데이타 RAM의 상기 예정된 위치로 기록된 상기 데이타를 판독하는 수단과, 상기 데이타 RAM의 상기 예정된 위치로부터 판독된 상기 데이타를 아나로그 신호로 변환하는 수단을 포함하는 프로세서 장치.
- 제36항에 있어서, 상기 데이타 RAM의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서의 데이타를 아나로그 신호로 변환시키며 상기 아나로그 신호를 상기 프로세서 장치 외부의 수단에 공급하는 프로우브를 포함하는 프로세서 장치.
- 제39항에 있어서, 상기 데이타 RAM 버스는 다수의 라인 및 다수의 어드레스 라인으로 구성되며, 상기 프로우브는, 상기 데이타 RAM 버스의 상기 어드레스 라인에 결합되어, 상기데이타 RAM 버스이 상기 어드레스 라인상에 나타난 어드레스와 프로우브될 수 있는 상기 데이타 RAM의 상기 바람직한 어드레스를 비교하는 비교수단, 상기 비교수단이 상기 바람직한 어드레스 및, 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 상기 어드레스의 하나 사이에서 배치(match)를 발견할시에 상기 데이타 RAM 버스의 상기 데이타 라인상에 있는 데이타를 상기 데이타 RAM내의 예정된 위치로 기록하는 수단 상기 데이타 RAM의 상기 예정된 위치로 기록된 상기 데이타를 판독하는 수단과, 상기 데이타 RAM의 상기 예정된 위치로부터 판독된 상기 데이타를 아나로그 신호로 변환하는 수단을 포함하는 프로세서 장치.
- 제26 또는 34항에 있어서, 최소한 하나의 상기 데이타 신호 수신수단은 다수의 데이타 신호 수신 수단을 포함하며, 상기 멀티포트된 중앙 메모리 유니트에 결합된 최소한 하나의 상기 출력수단은 상기 프로세서 장치외부에서 이용 가능한 상기 프로세서된 데이타 신호를 메이킹하고, 상기 멀티포트된 중앙 메모리 유니트외 각각의 서로 다른 제2 어드레스 위치로부터 상기 처리된 데이타 신호를 반복된 순차식으로 성취하는 각각의 다수의 출력 포트를 포함하며, 상기 다수의 데이타 신호 수신수단 및 상기 다수의 출력수단은 각각 상기 프로세서 장치 외부의 다수의 서로 다른 수단의 클럭킹 및 비트폭과 양립할 수 있는 상기 다수의 출력 포트 및 상기 다수의 데이타 신호 수신수단을 메이킹하는 인터페이스 수단을 포함하는 프로세서 장치.
- 제29항의 다수의 상기 프로세서 장치를 포함하는 시스템에 있어서, 제1의 상기 다수의 상기 프로세서 장치는 최소한 제2의 상기 다수의 상기 프로세서 장치의 데이타 신호 수신수단에 결합된 출력 포트를 갖는 시스템.
- 제42항에 있어서, 상기 프로세서 장치의 하나는 주 프로세서 장치이며, 모든 다른 프로세서 장치는 종속 프로세서 장치이며, 상기 주 프로세서 장치 및 상기종속 프로세서 장치의 각각은, f)각 프로세서 장치에 대한 미소 명령문을 수신하는 호스트 포트 및 g) 각 프로세서 장치의 상기 프로그램 메모리 수단 및 상기 호스트 포트를 결합하는 프로그램 버스를 포함하며, 상기 호스트 포트는 각 프로세서 장치의 데이타 RAM 버스를 통해 상기 데이타 RAM에 결합되며, 각 종속 프로세서 장치의 산기프로그램 메모리수단은 상기 호스트 포트를 통해 상기 종속 프로세서 장치 외부의 수단으로 상기 프로그램 버스를 거쳐 상기 프로그램 메모리 수단으로 상기 미소 명령문을 포워드함으로써 부트 모드로 프로그램되는 시스템.
- 상기 종속 프로세서 장치 외부의 상기 수단을 구성하고, 부트 모드로 상기 주 프로세서 장치에 결합된 프로그램 ROM과 관련한 제43항에 있어서, 상기 프로그램된 ROM은 상기 주 프로세서 장치 및 종속프로세서 장치의 상기 프로그램 메모리 수단에 대한 상기 미소 명령문을 포함하고, 상기 데이타 RAM, 상기 데이타 신호 수신수단 및, 상기 주 및 종속 프로세서 장치의 상기 출력 포트를 포함하며, 상기 주 및 종속 프로세서 장치의 상기 데이타 RAM에 대한 파라메트릭 데이타, 상기 미소 명령문 구성 정보 및 파라메트릭 데이타는 상기 프로그램된 ROM 내로 컴파일되며, 상기 주 프로세서 장치는 상기 주 프로세서 장치의 호스트 포트를 통해 상기 프로그램된 ROM로부터 상기 미소 명령문을 판독하고, 각 프로그램 메모리 버스를 통해 저장하기 위한 상기 주 및 종속 프로세서 장치의 각 프로그램 메모리 수단으로 상기 미소 명령문을 전송하며, 상기 주 프로세서 장치는 산기 주 프로세서 장치 호스트 포트를 통해 상기 프로그램된 ROM으로부터 상기 구성 정보를 판독하고, 각 데이타 RAM 버스를 통해 상기 각 주 및 종속 프로세서 장치의 상기 데이타 RAM, 상기 데이타 신호 수신수단 및 상기 출력 포트로 상기 구성 정보를 적당히 전송하며, 그리고 상기 주 프로세서 장치는 상기 주 프로세서 장치 호스트 포트를 통해 상기 프로그램된 ROM 으로부터 상기 파라메트릭 데이타를 판독하고, 각 데이타 RAM 버스를 통해 상기 각 주 및 종속 프로세서 장치의 적당한 데이타 RAM으로 상기 파라메트릭 데이타를 전송하는 시스템.
- 제44항에 있어서, 상기 주 프로세서 장치는 상기 장치가 부트 모드식일시에 상기 주 프로세서 장치의 상기 디지털 프로세서의 하나에 결합되는 부트 ROM을 포함하며, 상기 부트 ROM는 상기 디지털 프로세서가 상기 주 프로세서 장치의 상기 호스트 포트를 제어하고, 상기 프로그램된 ROM으로부터 상기 미소 명령문, 구성 정보 및 상기 파라메트릭 데이타를 성취하게 하는 부트 마이크로 코드를 포함하는 시스템.
- 제43항에 있어서, 상기 주 및 종속 프로세서 장치의 최소한 하나는 각 데이타 RAM 버스를 통해 각 데이타 RAM에 결합되어, 상기 데이타 RAM 버스를 통해 각 데이타 RAM의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 데이타 억세스 포트를 포함하는 프로세서 장치.
- 제46항에 있어서, 상기 데이타 억세스 포트는 각 프로그램 메모리 수단에 결합되고, 상기 데이타 억세스 포트는 상기 각 프로그램 메모리 수단의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 프로세서 장치.
- 제43항에 있어서, 상기 주 프로세서 장치 및 상기 프로세서 장치의 최소한 하나의 포로우브의 각 프로세서 장치의 데이타 RAM의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서의 데이타를 성취하여 아나로그 신호로 변환시키며, 상기 아나로그 신호를 상기 프로세서 장치 외부의 수단에 공급하는 프로우브를 포함하는 프로세서 장치.
- 제48항에 있어서, 상기 주 및 종속 프로세서 장치의 상기 데이타 RAM 버스는 다수의 데이타 라인 및 다수의 어드레스 라인으로 구성되며, 상기 프로우브는, 상기 각 데이타 RAM 버스의 상기 어드레스 라인에 결합되어, 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 어드레스와 프로우브될 수 있는 상기 RAM의 상기 바람직한 어드레스를 비교하는 비교 수단, 상기 비교수단이 상기 데이타 RAM 버스의 상기 어드레스 라인상에 있는 상기 어드레스의 하나와 상기 바람직한 어드레스 사이에서 매치를 바견할시에 상기 데이타 RAM 버스의 상기 데이타 라인상에 있는 데이타를 상기 데이타 RAM 내의 에정된 위치로 기록하는 수단, 상기 데이타 RAM의 상기 예정된 위치로 기록된 상기 데이타를 판독하는 수단과, 상기 데이타 RAM의 상기 예정된 위치로부터 판독된 상기 데이타를 아나로그 신호로 변환하는 수단을 포함하는 프로세서 장치.
- 텍스츄얼(textual) 또는 그랙픽 고레벨 데스크립션(description)으로 정의된 접적회로 포맷의 서로 다른 회로의 구현하기 위한 시스템에 있어서, a) 1)상기 서로 다른 회로를 구현하는 데에 유용한 다수의 기능 블록 소자를 포함하는데, 각 기능 블록이 한 세트의 명령문으로 정의되는 셀 라이브러리(library)를 저장하는 메모리 수단, 2)상기 셀 라이브러리의 상기 기능 블록 소자를 선택하고, 상기 기능 블록 소자사이의 상호 접속을 한정하고, 바람직한 회로부터로서 선택된 다수의 기능 블록 소자에 대한 파리미터를 입력하는 수단을 포함하는 회로 정의 엔트리 수단, 3) 최소한 하나의 신호 프로세서 장치에 대한 마이크로 코트를 발생시켜, 최소한 하나의 상기 신호 프로세서 장치가 상기 바람직한 회로를 구현하도록 바람직한 알고리즘에 따라 상기 명령문 세트 및 상기 파라미터를 컴파일하는 프로세서 수단을 갖는 개발 시스템. b) 상기 신호 프로세서 장치 외부에서 발생된 데이타 신호를 수신하고, 상기 데이타 신호를 처리하여 처리된 데이타 신호를 발생시키며, 상기 프로세서 장치 외부의 수단에 이용할 수 있는 상기 처리된 데이타 신호를 메이킹하는 상기 신호 프로세서 장치로서, 1)상기 데이타 신호를 수신하고, 상기 개발 시스템으로부터 상기 마이크로 코드를 수신하는 포트 수단, 2) 프로그램 버스를 포함하고, 상기 포트 수단에 결합되어, 상기 마이크로 코드를 수신 및 개장하는 프로그램 메모리, 3) 데이타 버스를 포함하고, 상기 수신된 데이타 신호를 저장하는 상기 멀티포트된 중앙 메모리 유니트내의 바람직한 위치로 상기 수신된 데이타 신호를 포워드하는 수단을 포함하는 상기 포트 수단에 결합된 멀티포트된 중앙 메모리 유니트, 4) 상기 멀티포트된 중앙 메모리 유니트 및 상기 프로그램 메모리에 결합되어, 상기 멀티포트된 중앙 메모리 유니트로부터 상기 데이타 신호를 성취하고, 상기 프로그램 메모리내에 저장된 상기 마이크로 코드에 따라 상기 데이타 신호를 처리시켜, 처리된 데이타 신호를 발생시키며, 그리고 상기 멀티포트된 중앙 메모리 유니트내에 저장하기 위해 상기 처리된 데이타 신호를 전송하는 디지털 프로세서 수단과, 5) 상기 멀티포트된 중앙 메모리 유니트로 결합되어, 상기 멀티포트된 중아 메모리 유니트로부터 상기 처리된 데이타 신호를 성취하고, 상기 프로세서 장치 외부의 상기 수단에 이용할 수 있는 상기 처리된 데이타 신호를 메이킹하는 출력 수단을 포함하는 상기 신호 프로세서 장치를 구비하는 시스템.
- 제50항에 있어서, 상기 포트 수단은 제어 포트 및 데이타 신호 수단을 포함하며, 상기 제어 포트는 상기 개발 시스템에 결합되어, 상기 개발 시스템으로부터 상기 마이크로 코드를 수신하며, 상기 데이타 신호를 수신하는 상기 데이타 신호 수신 수단은 포워드하는 상기 수단을 포함하는 시스템.
- 제51항에 있어서, 컴파일하는 상기 프로세서 수단은 상기 데이타 신호수신수단, 상기 멀티포트된 중앙 메모리 유니트 및 상기 출력 수단을 구성하는 구성정보와, 상기 멀티포트된 중앙 메모리 유니트에 대한 파라메트릭 데이타를 만드는 시스템.
- 제52항에 있어서, 상기 신호 프로세서 장치는, 7) 상기 프로세서 장치가 부트 모드의 주 프로세서 장치일시에 상기 디지털 프로세서 수단에 결합된 부트 ROM를 포함하며, 상기 부트 ROM는 상기 부트 ROM에 결합된 상기 디지털 프로세서가 상기 제어 포트를 제어하고, 상기 프로그램된 ROM으로부터 상기 미소 명령문, 구성 정보 및 파라메트릭 데이타를 성취하며, 상기 파라메트릭 데이타를 상기 멀티포트된 중앙 메모리 유니트로 상기 미소 명령문을 상기 프로그램 메모리로, 그리고 상기 구성 정보를 상기 데이타신호 수신수단, 상기 멀티포트된 중앙 메모리 유니트 및 상기출력 수단으로 포워드하게 하는 부트 마이크로 코드를 포함하는 시스템.
- 제53향에 있어서, 상기 신호 프로세서 장치는 8)상기 데이타 버스를 통해 상기 멀티포트된 중앙 메모리 유니트에 결합되어, 상기 데이타 버스를 통해 상기 멀티포트된 중앙 메모리 유니트의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 데이타 억세스 포트를 포함하는 시스템.
- 제54항에 있어서, 상기 데이타 억세스 프트는 상기 프로그램 메모리에 결합되고, 상기 데이타 억세스포트는 상기 프로그램 메모리의 최소한 하나의 위치로 기록하거나 그로부터 판독하는 시스템.
- 제53항에 있어서, 상기 신호 프로세서 장치는, 8)상기 멀티포트된 중앙 메모리 유니트의 바람직한 어드레스를 모니터하고, 상기 바람직한 어드레스에서의 데이타를 아나로그 신호로 변환시키며, 상기 아나로그 신호를 상기 신호 프로세서 장치 외부의 수단에 공급하는 프로우브를 포함하는 시스템.
- 제52 또는 53항에 있어서, c)상기 프로그램 메모리 수단에 대한 상기 미소 명령문을 상기 멀티포트된 중앙 메모리 유니트, 상기 데이타 신호 수신수단 및 상기 출력수단에 대한 상기 구성 정보와, 상기 데이타 멀티포트된 중앙 메모리 유니트에 대한 파라메트릭 데이타를 수신하고 유지하는 프로그램된 ROM을 포함하며, 상기 미소 명령문, 구성 정보 및 파라메트릭 데이타는 컴파일하는 상기 프로세서 수단에 의해 상기 프로그램된 ROM으로 컴파일되며, 상기 신호 프로세서 장치의 주 모드에서 상기 신호 프로세서 장치는, 상기 논리 제어 포트를 통해 상기 프로그램된 ROM으로부터 미소 명령문을 판독하여, 상기 프로그램 버스를 통해 저장하기 위해 상기 명령문을 상기 프로그램 메모리 수단으로 전송하며, 상기 논리 제어 포트를 통해 상기 프로그램된 ROM으로부터 상기 구성 정보를 판독하여, 상기 구성 정보를 상기 데이타 RAM, 상기 데이타 신호 수신수단 및 상기 데이타 RAM 버스를 통해 출력 포트로 전송하며, 그리고 상기 논리 제어 포트를 통해 상기 프로그램된 ROM으로부터 상기 파라메트릭 데이타를 판독하여, 상기 파라메트릭 데이타를 상기 데이타 RAM로 전송하는 시스템.
- 제52항에 있어서, 최소한 하나의 상기 데이타 신호 수신수단은 다수의 데이타 신호 수신수단을 포함하며, 상기 멀티포트된 중앙 메모리 유니트에 결합된 최소한 하나의 상기 출력 수단은 다수의 출력 포트를 포함하며, 상기 다수의 데이타 신호 수신수단 및 상기 다수의 포트는 제각기 상기 프로세서 장치 외부의 다수의 서로 다른 수단의 클럭킹 및 비트폭과 양립할 수 있는 상기 다수의 포트의 상기 다수의 데이타 신호 수신수단을 메이킹하는 인터페이스 수단을 포함하는 시스템.
- 제52항에 있어서, 상기 시스템은 최소한 제2의 상기 다수의 상기 프로세서 장치의 데이타 신호 수신수단에 결합되는 제1의 상기 다수의 상기 프로세서 장치의 출력수단을 가진 다수의 상기 신호 프로세서 장치를 포함하며, 상기 프로세서 장치의 하나는 주 프로세서 장치이며, 모든 다른 프로세서 장치는 종속 프로세서 장치인 시스템.
- 제58항에 있어서, 상기 시스템은 최소한 제2의 상기 다수의 상기 프로세서 장치의 데이타 신호 수신수단에 결합되는 제1의 상기 다수의 프로세서 장치의 출력수단을 가진 다수의 상기 신호 프로세서 장치를 포함하며, 상기 프로세서 장치의 하나는 주 프로세서 장치이며, 모든 다른 프로세서 장치는 종속 프로세서 장치이며, 상기 프로그램된 ROM은 미소 명령문, 구성 정보 및, 상기 종속 프로세서 장치에 대한 파라메트릭 데이타인 시스템.
- 제60항에 있어서, 최소한 하나의 상기 데이타 신호 수신수단은 다수의 데이타 신호 수신수단을 포함하며, 상기 멀티포트된 중앙 메모리 유니트에 결합된 최소한 하나의 상기 출력 수단은 다수의 출력 포트를 포함하며, 상기 다수의 데이탄 신호 수신수단 및 상기 다수의 포트는 제각기 상기 프로세서 장치 외부의 다수의 서로 다른 수단의 클럭킹 및 비트폭과 양립할 수 있는 상기 다수의 포트의 상기 다수의 데이타 신호 수신수단을 메이킹하는 인터페이스 수단을 포함하는 시스템.
- 제61항에 있어서, 상기 다수의 데이타 신호 수신수단의 각각은 반복된 순차식으로 상기 멀티포트된 중앙 메모리 유니트내의 각 바람직한 제1 어드레스로 데이타를 기록하는 수단을 포함하며, 상기 다수의 출력 포트의 각각은 상기 멀티포트된 중앙 메모리 유니트의 각 제2 어드레스로 상기 처리된 데이타 신호를 반복된 순차식으로 성취하는 수단을 포함하는 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| US5696985A (en) * | 1995-06-07 | 1997-12-09 | International Business Machines Corporation | Video processor |
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| JP4490585B2 (ja) * | 1998-08-10 | 2010-06-30 | マイクロン テクノロジー， インク． | 周辺ステータスについての内部レジスタを有するプロセッサまたはコア論理演算装置 |
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| US7809928B1 (en) * | 2005-11-29 | 2010-10-05 | Nvidia Corporation | Generating event signals for performance register control using non-operative instructions |
| JP5460409B2 (ja) * | 2010-03-25 | 2014-04-02 | 京セラドキュメントソリューションズ株式会社 | 情報処理システム |
| JP2013061851A (ja) * | 2011-09-14 | 2013-04-04 | Ricoh Co Ltd | メモリコントローラ及びｓｉｍｄ型プロセッサ |
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Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3815104A (en) * | 1973-01-18 | 1974-06-04 | Lexitron Corp | Information processing system |
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| US4439839A (en) * | 1981-08-24 | 1984-03-27 | International Telephone And Telegraph Corporation | Dynamically programmable processing element |
| US4477873A (en) * | 1982-04-29 | 1984-10-16 | International Telephone & Telegraph Corporation | Channel monitor for connection to channel lines |
| US4750111A (en) * | 1984-08-22 | 1988-06-07 | Crosby Jr Edward D | Computer system for processing analog and digital data |
| US4860192A (en) * | 1985-02-22 | 1989-08-22 | Intergraph Corporation | Quadword boundary cache system |
| US4701860A (en) * | 1985-03-07 | 1987-10-20 | Harris Corporation | Integrated circuit architecture formed of parametric macro-cells |
| US4748573A (en) * | 1985-06-28 | 1988-05-31 | Honeywell Inc. | Test management system to acquire, process and display test data |
| US4873630A (en) * | 1985-07-31 | 1989-10-10 | Unisys Corporation | Scientific processor to support a host processor referencing common memory |
| US4740894A (en) * | 1985-09-27 | 1988-04-26 | Schlumberger Systems And Services, Inc. | Computing processor with memoryless function units each connected to different part of a multiported memory |
| US4868785A (en) * | 1987-01-27 | 1989-09-19 | Tektronix, Inc. | Block diagram editor system and method for controlling electronic instruments |
| GB2217058A (en) * | 1988-03-23 | 1989-10-18 | Benchmark Technologies | Processing integral transform operations |
| EP0350911A3 (en) * | 1988-07-13 | 1990-09-05 | Modular Computer Systems Inc. | Tightly coupled multiprocessor structure for real-time applications |
| US5031111C1 (en) * | 1988-08-08 | 2001-03-27 | Trw Inc | Automated circuit design method |
| US5210862A (en) * | 1989-12-22 | 1993-05-11 | Bull Hn Information Systems Inc. | Bus monitor with selective capture of independently occuring events from multiple sources |
| US5150313A (en) * | 1990-04-12 | 1992-09-22 | Regents Of The University Of California | Parallel pulse processing and data acquisition for high speed, low error flow cytometry |
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