JPH05509425A

JPH05509425A - プログラム可能信号プロセッサ・アーキテクチャ

Info

Publication number: JPH05509425A
Application number: JP3510621A
Authority: JP
Inventors: ロビンソン，ジェフリー・アイ; ローズ，ケイス; ミュージィカス，ブルース・アール
Original assignee: スター・セミコンダクター・コーポレーション
Priority date: 1990-05-18
Filing date: 1991-05-15
Publication date: 1993-12-22
Also published as: EP0530310A1; IL98161A0; CA2084420C; KR100240158B1; AU665927B2; AU7980391A; EP0530310A4; CA2084420A1; WO1991018342A1; US5428749A; IL98161A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】プログラム可能信号プロセッザ・アーキテクチャ（関連出願）本願は、１９８８年７月１１日出願の係属中の米国特許出願第０７／２１７゜６０６号および１９８９年７月１０日出願の米国特許ＰＣＴ出願第８９１０２９８６号の一部継続出願である。

（技術分野）本発明は、プログラム可能な回路デバイスに関する。特に、本発明は、カスタマイズされた信号処理デバイスのシリコンでの瞬時の実現を可能にするアーキテクチャに関する。

（発明の背景）ディジタル信号処理は、レーザ・システム、画像認識などの主として軍事用途で使用されるコストの高い秘匿技術から、ディジタル・オーディオ・ディスクおよびコンパクト・ディスクの如き消費者製品において使用される高い成長技術に進化してきた。シングル・チップ・ディジタル信号プロセッサ（ＳＣＤＳＰ）は、１９８０年代の早期に特にこれらマーケットを対象に導入された。しかし、５ＣＤＳＰは設計および使用が複雑であり、著しい性能上の制限を有する。特に、５ＣＤＳＰはＤＣから数十ＫＨｚの前半に及ぶ周波数スペクトルに制限される。更に、大半の５ＣＤＳＰは、Ｖｏｎ　Ｎｃｕｍａｎのマイクロプロセッサ起源に根源を有する他の開発環境およびハードウェア性能上の諸問題を有する。

一般的な信号処理ベースの製品は、図１に示される以下に述べる如（細分化することができる。即ち、アナログ・入出力（Ｉｌｏ）、およびＡ／Ｄおよび（または）Ｄ／Ａ変換、信号の条件付けおよび処理、サンプリング率決定処理、および論理、決定および制御の処理である。アナログ・インターフェース（Ｉ　１０＞は、典型的には、入力方向におけるＡ／Ｄ変換に先立って事前増幅およびアンチェリアシング・フィルタ操作、ならびに出力方向におけるＤ／Ａ変換、再構成フィルタ操作および電力増幅を行う。信号条件付は及ぶ処理回路は、フィルタ操作、増幅、整流、ならびに高速フーリエ変換などの如き正確な信号処理機能を行う。

サンプリング率決定回路は、これに送られる各サンプルについて簡単な論理的判断を行うウィンドウ・コンパレータ、量子化器、伸長器などを含む。最後に、入力方向における論理、判断および制御の処理回路は、信号の条件付けおよび処理、およびサンプリング率決定処理回路からの信号を用いて、ある有効な方法で外部装着を制御する判断を行う。外部装着を制御するためには、論理、判断および制御の処理回路は、出力方向にあるアナログ・デバイスまたは装着を駆動しこれと対話するため信号処理を更に必要とする信号を生成する。判断を行う際、論理、判断および制御の処理回路は、典型的には、使用する信号から非同期的にランする高度にデータに依存するコードを使用する。このような回路の事例は、音声およびイメージ認識アルゴリズム、ディスク・ドライブ・コントローラ、音声生成アルゴリズム、数値的に制御されるマシン・ツール・コントローラなどを含む。

タスクの上記内容に基いて、５ＣＤＳＰが「信号処理」および「論理処理」と呼ばれるものの双方を行うため呼出されることが判る。信号処理は、典型的に計算集約的であり、リアルタイムＩ１０のための待ちおよび寄生オーバーヘッドが低いことを必要とし、多数の非同期的処理を有効に実行し、かつ制御可能でなければならない。信号処理の一例は、パイクワッド−フィルタ（ｂｉｑｕａｄ　ｆｉｌｔｅｒ）により行われる処理である。１つのパイクワッド・フィルタ部は、典型的には８つのデータ・メモリー・ワードと、１８のプログラム・メモリー・ワードを必要とする。しかし、これはコンピュータ能力で毎秒数百万の命令を必要とし、即ち、計算集約的であるがメモリー集約的ではない。信号処理機能は、「端末」プロセッサではなく「インラインＪプロセッサとしてより優れた特徴を有し、信号は高いサンプリング率でパイクワッド・フィルタを通過し、別のセクションへ入力を提供する。その結果、一般に非常に高いＩ１０帯域幅が信号処理機能のために要求される。また、信号処理システムに対して多数のパイクワッド・フィルタが要求される場合、フィルタは独立的なソースを有する信号を処理するならば、非同期的となる。換言すれば、信号プロセッサは、幾つかの処理機能を並行に実施するためしばしば呼出される。

信号処理とは対照的に、論理処理は通常（計算集約的とは対照的に）メモリー集約的であり、（特にマルチプロセッサ・システムにおいて）多数の割込みを有効に取扱わねばならず、（制御可能であることと対照的に）コントローラとして働く。一般的な形式の論理プロセッサは、その処理を実施するため広範な判断指向のソフトウェアに依存するマイクロプロセッサである。このソフトウェアは、「Ｃ」の如き高レベルの言語で書かれるのが典型的である。コードは、多くの［ｉｆ、−、ｔｈｅｎ、、、ｅｌｓｅＪの如き構造をしばしば含み、これは非リアルタイム・アプリケーションにおいて容易に処理される非常にばらつきのある実行時間を結果としてもたらし得るが、有効なリアルタイム・システムでは非常に問題の多いスケジューリング問題を提供する。

信号および論理処理要件を比較すれば、これらは全（似ていないことが判る。

それにも拘わらず、状況に応じて、論理プロセッサにとっては信号処理を行うため呼出されることが一般的であり、またその反対も妥当する。マイクロプロセッサ技術は古く更に発展的な技術であるため、多くのＤＳＰのアーキテクチャはマイクロプロセッサのアーキテクチャから広範な借りを有する。このため、ＤＳＰはしばしば割込み構造を有するコントローラとして構成される。しかし、この種のアーキテクチャは、ディジタル信号処理の生な機能には正しく適していない。

（発明の要約）従って、本発明の主たる目的は、信号処理の要求に共用でき、かつマイクロプロセッサが論理的処理を行うように信号処理の能力において働き得る信号プロセッサに対するアーキテクチャの提供にある。

本発明の別の目的は、余分な計算オーバーヘッドがそれ程大きくない非常に計算的な拡張が容易に可能である信号プロセッサ・アーキテクチャの提供にある。

本発明の別の目的は、割込み構造に依存せず相互に非同期的に実行し得る多重並行処理要素を備えた信号プロセッサに対するアーキテクチャの提供にある。

本発明の更に別の目的は、複合信号処理システムを生成するためのスケッチおよび実現能力を提供するようにコンパイラとインターフェースするよう有効に設計された信号プロセッサの提供にある。

本発明の別の重要な目的は、７才しい信号プロセッサ・システムならびに望ましい信号プロセッサ・システム自体の機能ブロックの開発、評価およびデバッグにおいて使用可能な信号プロセッサ開発システムの提供にある。

信号プロセッサ開発システムに関して、本発明の更に他の目的は、実行システムのどの「ノード」もアナログ形態で調べたり見ることができように、また実行システムのどのブロックのパラメータも変更できかつこの変更の影響を即時観察できるように、設計者がシステムと対話することを可能にするツールの提供にある。

本発明の目的によれば、下記のアーキテクチャを持つ集積信号プロセッサ（以下本文では、譲受人の商標であるｒｓＰＲＯｃＪと呼ぶ）が提供されることが望ましい。即ち、「マルチポート化された」中央記憶装置、少なくとも１つのプログラム・メモリー、マルチポート化中央記憶装置およびプログラム・メモリーと接続された少なくとも１つの、望ましくは複数のディジタル−プロセッサを含み、各ディジタル・プロセッサはマルチポート化中央記憶装置からデータを取得し、このデータをプログラム・メモリーにおけるプログラムに従って処理し、処理されたデータをマルチポート化中央記憶装置へ送り、マルチポート化中央記憶装置とのデータのインターフェースとして働くことにより、５ＰＲＯＣに入る外部データおよび５ＰＲＯＣから出る処理されたデータを制御するデータ・フロー・マネージャと、データ・フロー・マネージャと接続されて５ＰＲＯＣに対する直列インターフェースとして働く入出力ポートと、５ＰＲＯＣのプログラミングを可能にし、かつ５ＰＲＯＣに対する並列インターフェースとして働くホスト−ポートとを含んでいる。本文における諸口的のため、本文において記憶装置または記憶手段即ちＲＡＭなどと関連して使用される用語「マルチポート化」とは、マルチポート化された記憶装置と接続された各装置がマルチポート化記憶装置に対して競合しないアクセスを行う（即ち、マルチポート化記憶装置にアクセスする各デバイスが、データが共用できることを除いて、他のこのようなデバイスから判らない）と考える点で、真にマルチポート化記憶装置ならびにマルチポート化されたように見える記憶装置を広く含むと見なされることを意図することが強調される。このようなマルチポート化中央記憶装置を生成する１つの方法は、１つのポートを持つ記憶装置に対して時分割多重化アクセスを行うことである。

望ましい５ＰＲＯＣにおいては、プログラム・メモリーは、全てのプロセッサに供するマルチポート化プログラムＲＡＭであり、中央記憶装置はマルチポート化データＲＡＭである。また、望ましい実施態様においては、集積化ブートＲＯＭは集積化信号プロセッサと関連して提供される。５ＰＲＯＣがマスター・モードにある時、ブートＲＯＭは、パワーアップと同時に集積信号プロセッサのプロセッサの１つにホスト・ポートの制御を取得させる。マスター・モードにおいては、ホスト・ポートは５ＰＲＯＣとＥＰＲＯＭまたはＲＯＭ間の並列インターフェースとして働く。ＥＰＲＯＭはプログラムＲＡＭに対するプログラム・コード、データ・フロー・マネージャ、並列ホスト・ポート、直列ポートおよびデータＲＡＭに対する構成情報を、またデータＲＡＭに対するデータを格納する。スレーブ・モードでは、５ＰＲＯＣがホスト・マイクロプロセッサ、例えば８０９６によりプログラムされる時ブートＲＯＭは必要とされない。更に、ブートＲＯＭと記憶スペースを共有する中断（ｂｒｅａｋ）ＲＯＭは、プログラムの中断が行われる時、５ＰＲＯＣを実行させるためマスターまたはスレーブ・モードのいずれかで提供されることが望ましい。

本発明の他の特質によれば、アクセス・ポートおよびプローブが提供される。

アクセス・ポートは、マルチポート化データＲＡＭおよびプログラムＲＡＭと接続され、データＲＡＭおよびプログラムＲＡＭの記憶場所に関して読出し／書込みを行う手段として設けられる。このように、メモリーの形態は修正ができ、メモリーに記憶されたパラメータは修正でき、記憶場所を構成する全てのレジスタにおける全ての値は変更することができる。一方、プローブは特定のデータＲＡＭの場所に記憶されたデータの値を監視するための手段として提供されるポートである。プローブは、データＲＡＭバスと接続されこれを監視するプログラム可能なアドレス・デコーダである。このプローブは、マルチポート化データＲＡＭのプログラムされた場所に書込まれたデータを捕捉する。

５ＰＲＯＣのアーキテクチャは、複数のこのような集積信号プロセッサが一つに接続されて１つのシステムを形成することを可能にする。従って、各集積信号プロセッサは、その直列ポートを接続する直列バス、および（または）並列ホスト・バスを介して、別の集積信号プロセッサと通信することができる。

開示されたアーキテクチャによれば、本文の発明の背景に述べた全ての要件を満たす集積信号プロセッサが提供される。第１に、集積信号プロセッサは、複数の集積信号プロセッサが１つのシステムにリンクすることができるため、計算的に拡張し得る。第２に、内部プロセッサが信号Ｉ１０タスクから解放されることをデータ・フロー・マネージャが保証するため、集積信号プロセッサはリアルタイムＩ１０のための待ちおよび寄生オーバーヘッドが少な（なる。その結果、通常の信号処理アクティビティに使用できる処理能力は、Ｉｌｏに対する割込みを処理しなければならない類似のシステムよりも著しく大きくなり、従って、より高いサンプリング率が達成可能である。第３に、集積信号プロセッサは、内部プロセッサの各々が必要に応じて装孟全体にセットアツプされた種々の信号経路へ割付けることができるため、多数の非同期処理を有効に実行することができる。

多数の内部プロセッサ間を物理的に分離することは、処理能力の最終的な細分性がプログラミングの解を効率的にする一方で、通常の共有されたハードウェア問題を克服する。更に、同期的処理に対しては、多数の内部プロセッサがコンパイラに更に多（の区分方式を提供し、これにより使用可能なメモリーおよび処理能力の改善された使用を可能にする。最後に、重要なことには、集積信号プロセッサは、論理的プロセッサ（即ち、マイクロプロセッサ）に対して容易にインターフェースとなり得る点において制御可能である。

本発明の別の特質によれば、提供される集積信号プロセッサは、開発システムが提供される。この開発システムは、５ＰＲＯＣに関する「スケッチおよび実現」能力を可能にする。特に、図式的エントリ・システムが、パラメータ化可能な信号処理機能のセル・ライブラリとともに提供される。提供される機能には、乗算器、加算接合点、増幅器、積分器、位相同期ループ、ＩＩＲフィルタ、ＦＩＲフィルタ、ＦＦＴ、整流器、コンパレータ、リミッタ、発振器、波形ジェネレータなどが含まれる。ユーザが自分自身の機能を定義することを可能にするプログラミング言語もまた提供される。開発システムのユーザは、多数のアイコン（機能ブロック）の選択を有し、これは、コンピュータ・マウスの使用により、スクリーン上に入れることができ、また必要に応じてブロック図に一つに結合することができる。各アイコンは、セル・ライブラリにおける信号処理機能と関連しており、ユーザは各ブロックをパラメータ化することができる。ユーザ体系が完全である時、開発システムは自動的に情報を最適の方法でコンパイルし、インターフェース回路を介してホストまたは１つ以上の５ＰＲＯＣのアクセス・ポートと接続されたＲ３２３２リンクを介して（スケッチされた図式を実現する）プログラムをダウンロードする。コンパイラは、５ＰＲＯＣに対する自動コードを生じるのみならず、データＲＡＭにおける内部アドレスとともに定義された全ての変数をリストする記号テーブルをも生じる。これらアドレスに対する書込みは、これらパラメータの値を変化させることになる。例えば、「利得」と対応するアドレスに対して書込みが行われるならば、増幅器の利得は新しい値に変化することになる。

５ＰＲＯＣが一旦プログラムされると、開発システムは、ユーザが装置を対話的にデバッグすることを可能にする。プローブは、指令ライン・エディタを介して開発システムにおかれる。概略図（ブロック図）におけるノードのネームのタイピングは、プローブをこの点へ「移動コさせる。このプローブの出力は、５ＰＲＯＣの固定ピンに接続されたオシロスコープにより監視することができる。同様に、指令ライン・エディタはパラメータの修正に使用することもできる。パラメータの修正は、打ち込みまたはファイルからダウンロードのいずれでも可能である。このような容易性は、例えばユーザがポール（ｐｏ　Ｉ　ｅ）位置およびゼロ位置をフィードバック・システｔ１に移動してリアルタイムに効果を観察することを可能にする。

設計者が自分のシステムの最適化を完了した時、開発システムはＥＰＲＯＭに記憶できるファイルを生じる。５ＰＲＯＣのパワーアップと同時に、ＥＰＲＯＭは５ＰＲＯＣのホスト・ポートに接続され、ＥＦＲＯＭに含まれるファイルを用いて装置をプログラムする。

本発明の更に別の目的および利点については、添付図面に関して詳細な説明を参照すれば明らかになるであろう。

（図面の簡単な説明）図１は、一般の信号処理に基く生成のタスクのセグメンテーシヨンを示す図、図２は、本発明の５ＰＲＯＣ装置および外部のホスト即ちメモリーに対するその接続の高レベル・ブロック図、図３は、５ＰＲＯＣのデータＲＡＭに対する５ＰＲＯＣの種々の構成要素およびポートのアクセスのタイミング図、図４は、本発明の５ＰＲＯＣ装置の内部プロセッサのブロック図、図５は、ディジタル−パイクワッド・フィルタのブロック図、図６Ｃは、マルチポート化データＲＡＭに構成され、本発明のデータ・フロー−マネージャにより使用されるＦＩＦＯの図、図７８および図７ｂは、本発明の直列入力および直列出力ポートのブロック図、図８は、本発明のホスト−ポートの簡単なブロック図、図９は、本発明のアクセス・ポートのブロック図、図１０は、本発明のプローブのブロック図、図１１は、本発明の複数の５ＰＲＯＣ装置の論理プロセッサに対するフロント・エンドとして働くシステムへの接続を示す簡単図、図１２は、本発明の開発システムにおいて使用されるコンパイラの高レベルのフローチャート、および図１３は、本発明のフラッグ方式において使用されるデコーダのブロック図である。

（実施例）本発明の望ましい５ＰＲＯＣサブシステム１０の高レベルのブロック図が図２に示される。望ましい５ＰＲＯＣＩＯは、データＲＡＭバス１２５を介してアクセスされる中央の（広義に理解される如き）「マルチポート化ＪデータＲＡＭｌ００と、プログラムＲＡＭバス１５５を介してアクセスされるマルチポート化プログラムＲＡＭ１５０と、データＲＡＭバス１２５およびプログラムＲＡＭバス１５５と接続され、一般的な処理機能を実施する複数の内部プロセッサ（ＧＳＰ）４００と、データＲＡＭバス１２５と接続され、５ＰＲＯＣに関してデータの入出カフローを全般的に制御してＧＳＰをこのデータ・フローの処理から解放するデータ・フロー・マネージャ（ＤＦＭ）６００と、ＤＦＭ６００と接続された複数の直列データ・ポート７００と、データＲＡＭバス１２５およびプログラムＲＡＭバス１５５の双方と接続されたホスト・ポート８００とを含み、このホスト・ポートは、５ＰＲＯＣをホスト・バス１６５を介して、スタンド・アロン・モードではＥＰＲＯＭ１７０と、あるいはホスト・モードではホスト・プロセッサ１８０と接続するように働き、データＲＡＭバス１２５とプログラムＲＡＭバス１５５の双方と接続されたアクセス・ポート９００と、データＲＡＭバス１２５と接続されたプローブ１０００と、ブートＲＯＭバス１５７がスイッチ１９２を介してＧＳＰ４００と接続された内部ブートＲＯＭ１９０とを含み、内部ブートＲｏＭ１９０は、始動モードにおいてマスター５ＰＲＯＣＩＯを制御するとともに、ＧＳＰが中断モードにある時５ＰＲＯＣＩＯのＧＳＰ４００を制御するように使用され、データＲＡＭ１００の特定のアドレスが（データＲＡＭバス１２５上の値により決定される如く）アドレス指定される時、フラッグ・バス１９８を介してＤＦＭ６００およびＧＳＰ４００と接続されてＤＦＭおよびＧＳＰをフラッグ操作するフラッグ生成デコーダ１９６を含むことが望ましい。

本発明の５ＰＲＯＣ１０は、一部が外部にセットされたビン（図示せず）により決定される幾つかの異なるモードで機能することができる。特に、５ＰＲＯＣ１０は、ブート・モードと、演算モードと、「中断」モードを含む開発モードとを有する。更に、５ＰＲＯＣは、マスター５ＰＲＯＣ（図１１参照）またはホスト１８０のいずれか一方と接続されるマスター５ＰＲＯＣまたはスレーブ５ＰＲＯＣでよい。５ＰＲＯＣＩＯがマスターであるブート（パワーアップ）・モードでは、５ＰＲＯＣＩＱは、それ自体およびシステムの一部である他のいずれかのスレーブ５ＰＲＯＣの双方をプログラムするよう要求される。このためには、パワーアップと同時に、スイッチ１９２および１９４はＢ（ブート）ノードと接続するようにトグルされる。スイッチ１９２．１９４がこのようにセットされると、ブートＲＯＭはＧＳＰ４００ａの如きＧＳＰ４００と接続され、プログラムＲＡＭ１５０はデータＲＡＭバス１２５と接続される。ブートＲＯＭ１９ＱがＧＳＰ４００ａと接続されると、ＧＳＰ４００ａはブートＲＯＭ１９０でブート・コードを読むことができる。このコードは、ＧＳＰにホスト−ポート８００の制御を取得させて情報をＥＰＲＯＭ１７０からホスト・ポート８００を介して５ＰＲＯＣヘロードさぜるよう構成される。ＥＰＲＯＭ１７０に含まれる情報は、プログラムＲＡＭ１５０に対するプログラム・コード（データＲＡＭバス１２５を介して送られる）と、Ｄ　ＦＭ６００および直列ポート７００、ホスト・ポート８００およびアクセス・ポート９００に対する構成情報と、データＲＡＭ１００に対する初期化情報を含むパラメータ情報とを含む。本発明の開発システムによりコンパイルされてＥＰＲＯＭに記憶される（以下において更に詳細に述べる如き）この情報は、典型的に直列ポート７００を介して受取られたデータについて所定の機能を５ＰＲＯＣに行わせる。

ブート・モードにおいては、マスター５ＰＲＯＣがプログラムされた後、システムの残りの（スレーブ）ＳＰＲＯＣ（図１１参照）は、マスター５ＰＲＯＣＩＯにＥＰＲＯＭ１７０を読出させてこの情報を共通のホスト・バス１６５を介して異なるγドレス空間に駐在する他の５ＰＲＯＣへ送らせることによりプログラムされる。スレーブ５ＰＲＯＣは（図４に関して述べるように）ブートＲＯＭ１９０はまた５ＰＲＯＣの中断モード動作を制御するためにも使用されるが、スレーブＳ　Ｐ　Ｒ，ＯＣはブート・モード目的のためにはブートＲＯＭを要求しない。

初期化が完了した後、ブート・モードは予め定めたメモリー−−アドレス（０４Ａ０１Ｈ）への予め定めた値（ｆ［Ｈ）の書込みにより励起され、これはスイッチ１９２をノード０（演算）にトグルさせ、スイッチ１９４を開路位ｌへトグルさせる。その時、５ＰＲＯＣあ、その意図された信号処理目的のため動作する用意ができている。

スレーブ５ＰＲＯＣはブート・モードにおいてマスター５ＰＲＯＣによりプログラムすることができるが、スレーブ５ＰＲＯＣもまた、図２のホスト１８０の如きホスト・マイクロプロセッサによりプログラムすることができる。ホスト１８０の如きホストがホスト・バス１６５と接続されるスレーブ・モードにおいては、内部ブートＲＯＭ１９０はアクティブ状態ではない。実際に、スイッチ１９２および１９４は動作モード位置にセットされる。５ＰＲＯＣのプログラムのためには、ホスト１８０はホスト・バス１６５を用いて（おそら（は、ＥＰＲＯＭ１７０から取得された）プログラム・データをホスト・ポート８００を介して送り、プログラムＲＡＭバス１５５を介してプログラムＲＡＭへ送り、データＲＡＭのデータをホスト・ポート８００およびデータＲＡＭバス１２５を介してデータＲＡ、Ｍへ送ることが望ましい。直列データ・ポート７００およびデータ・フロー・マネージャ６００に対する構成情報は、以下に述べるように、ホスト・ポート８００およびデータＲＡＭバス１２５を介してホスト１８０により送られる。

動作モードにおいては、５ＰＲＯＣＩＯに関して出入りする直列データはは主として直列ポート７００に流れるが、並列データはホスト・ポート８００に流れる。処理されるべき直列データは入力ポードア００へ送られ、このポートはデーター７０−・マネージャ６００と接続され、これは更にデータをデータＲＡＭｌ００における適当な場所（バッファ）へ送る。ある状況においては、以下に述べるように、Ｄ　ＦＭ６００はまた別の情報をフラッグ生成デコーダ１９６により監視される特定のデータＲＡＭの場所へ書込む。デコーダ１９６は更に、図１３に関して以下に述べるように、フラッグをトリガー即ちフラッグ・バス１９８においてトリガーさせる。他のフラッグは、「共通線」と呼ばれる線を介してハードウェアービン（図示せず）によりトリガーされる３、ハードウェア・ピンは、外部タイミング情報を５ＰＲＯＣのＧＳＰ４００およびＤＦＭ６００へ与える上で特に有効である。

データが一旦データＲＡＭ１００へ送られ、典型的にはＧＳＰ４００がフラッグ −バス１９８を介してｆ’ｆＪｌｊの到着について通知された後、ＧＳＰ４００はこのデータを処理することができる。データの処理は、マルチポート化プログラムＲＡＭ１５０に記憶された、更に開発システムのユーザにより生成された概略図の機能、トポロジおよびパラメータを表わす１つ以上のプログラムに従って行われる。データの処理において、ＧＳＰ４ＱＱはデータＲＡＭ１００から読出しかつこれに書込むことができる。しかし、ＧＳＰに割込み負荷となるＩ１０機爺からＧＳＰを守るために、ＧＳＰは相互に直接アドレス指定せず、Ｄ　ＦＭ６００または入出力直列ポー　ドア００からの読出しまたは書込みは行わない。同様に、ＧＳＰは、ホスト・ポート８００またはアクセス・ポート９００への直接アクセスは行わない。このため、処理されたデータが５ＰＲＯＣＩＯから出力されるためには、処理データはＧＳＰ４００によりデータＲＡＭ１００へ送られねばならない。

データＲＡＭにおけるデータは、Ｄ　ＦＭ６００により読出されて出力ポードア００を介して逐次に送出されるか、あるいはホスト・ポート８００を介して並列形態でホスト・バス１６５上に送出される。

５ＰＲＯＣ装置の開発モードは、ＥＰＲＯＭ１７０の最終プログラミングに先立ち使用され、基本的にホスト１８０に関連して使用される。開発モードは、ユーザが５ＰＲＯＣ装置の内部にアクセスすることを許すことにより、ユーザが集積回路信号プロセッサを容易かつ有利に開発することを可能にする。例えば、テスト動作モードにおいてＧＳＰのレジスタのデータ「ダンプＪを取得することが望ましければ、ＧＳＰ４００は、ＧＳＰをしてメモリー・アドレス４０６Ｈに書込ませることにより中断モードへ入ることができる。このアドレスに対する書込みの結果、デコーダ（図示せず）はスイッチ１９２をトグルさせ、ブートＲＯＭ］９０の中断部分からの命令がバス１５７を介してＧＳＰ４００により使用される。このようにブートＲＯＭ１９０がＧＳＰ４００と接続される間、ＧＳＰは、ＧＳＰの各レジスタにその内容をデータＲＡＭＩＱＱの予め定めた場所ヘダンプさせるルーチンを走らせる。このデータは、アクセス・ポート９００またはホスト・ポート８００を介して要求されるならば、ユーザによりアクセスして変更することができる。この時、ブートＲＯＭ１９０の中断部分はデータをＧＳＰへ再ロードし、メモリー・アドレス１０７Ｈに書込み、別のデコーダ（図示せず）がプログラムＲＡＭｌ５０がＧＳＰ４００に接続されるようにスイッチ１９２を再びトグルさせ、プログラムが継続する。

５ＰＲＯＣ装債の開発モードにおいて有効な他のツールは、アクセス・ポート９００およびプローブ１０００である。このアクセス・ポートは、５ＰＲＯＣが作動中、ユーザがプロゲラｔ、ＲＡＭ１５０に保持されたプログラムに対する変更、および（または）プログラムＲＡＭ１５０またはデータＲＡＭ１００に記憶されたパラメータに対する変更を行うことを許容する。プローブ１０００は、特定のデータＲＡＭの場所に書込まれるデータ値を監視することにより、ユーザがアナログまたはディジタル変化で５ＰＲＯＣにより生成された内部信号を見ること可能にする。アクセス・ポート９００およびプローブ１０００を一緒に用いることにより、アクセス・ポート９００を介して入れられたパラメータ値の変更の影響は、プローブ１０００により直ちに監視することができる。

図２を構成するブロックの各々の詳細に戻る前に、５ＰＲＯＣの機能に対する中心がマルチポート化データＲＡＭ１００とマルチポート化プログラムＲ，Ａ　Ｍ　１５０であることを知るべきである。先に述べたように、ＲＡＭに対する１つのアクセスを（図２の実線で示される如く）時分割多重化することにより、あるいは（図２の破線により示唆される如き）真のマルチポート化ＲＡＭを提供することによって、ＲＡＭをマルチポート化することができる。図３に示されるように、本文の望ましい実施態様においては、ＧＳＰ４００およびホスト・ポート８００およびアクセス・ポート９００によるプログラムＲＡＭｌ５０に対するアクセスは、１つの入力の時分割多重化による。同様に、ＧＳＰ４００、ＤＦＭ５ＱＱ、ホスト・ポート８００、アクセス・ポート９００およびプローブ１０００によるデータＲＡＭ１００に対するアクセスもまた、１つの入力の時分割多重化による。

図３に示されるように、本発明の望ましい実施態様においては、基本の５０ＭＨｚＳＰＲＯＣクロック１４７のＧＳＰ毎に１つずつ５つの主要な時間スロット（図２に示される）があり、１つは５ＰＲＯＣの他の全てのブロックにより共用される。各ＧＳＰ４００は、プログラムＲＡＭ（ｐ−ｒｄ）から５クロツク・サイクルに１回読出しを行うことができ、各ＧＳＰにプログラムＲＡＭ１５０に対する１０ＭＨｚのアクセスを有効に与える。５番目のクロック・サイクルにおいて、ホストはプログラムＲＡＭに関する読出しまたは書込みのいずれかを行うため望ましいアクセスが与えられる。ホストがプログラムＲＡＭに対する読出しまたは書込みを必要としなければ、アクセス・ポートがアクセスを与えられる。あるいはまた、ホスト・ポートおよびアクセス・ポートは、別の時分割多重化により５番目の時間スロットに対して５０１５０アクセスを与えることができる。

ブート・モードにおいては、５ＰＲＯＣの唯１つのＧＳＰ　（例えば、ＧＳＰ４００ａ）がブートＲＯＭ１９０をアクセスする。プログラムＲＡＭ１５０をＥＰＲＯＭ１７０からのプログラム・データによりプログラムするためブート・モードが使用されるため、プログラムＲＡＭバス１５５は（データＲＡＭバス１２５およびスイッチ１９４を介して）プログラムＲＡＭ１５Ｑに対する書込みのためＧＳＰ４００ａにより使用されねばならない。このため、プログラムＲＡＭ書込み（ｐ−ｒｄ）は、図３に示されるように、このような状況を許容するように与えられる（図２に関して先に述べたように）。

データＲＡＭ１００は、時分割多重化により同様にマルチポート化される。図３に示されるように、各ＧＳＰ４００は、データＲＡＭ１００からの読出しまたは書込みのため１つの時間スロットが与えられる。５番目の時間スロット（時間スロット２）は下記の如く時間的に再分割される、即ち、ホスト・インターフェースに対して５０％、および残りの５０％はアクセス・ポート９００に均等に分割され、Ｄ　ＦＭ６００の８つのセクションの各々が８つの直列ポート７００およびプローブ１０００と関連している。

本発明のＲＡＭ１００および１５０は、別個のＲＡＭデバイスであることが望ましく、メモリー空間を共有しない。例えば、プログラムＲＡＭ１５Ｑは、アト＝レス場所００００乃至０３ｆｆ（１６進数）に割当てられる］、　Ｋ　Ｘ　２４ビットＲＡＭであることが望ましい。一方、データＲＡＭ１００は、２にの主データＲＡＭ空間がアドレス０８００乃至Ｑｆｆｆ（１６進数）に割当てられ、１にの補助レジスタ・ベース空間がアドレス０４００乃至０７ｆｆ（１６進数）に割当てられた３ＫＸ２４ビツトのデータＲＡＭであることが望ましい。生データＲＡＭアドレスの内、アドレス０８００乃至０８１３（１６進数）が以下に述べるようにトリガー・バス・フラッグと関連し、アドレス０８１４乃至Ｑｆｆｆがデータ・バッファ、スクラッチパッドの場所などに使用される。補助空間の内、あるアドレスは下記の如く使用される。即ち、０４０１８　ブート・モード出口（「ＯＨ書込み）（ＧＳＰハード・リセット生成）００４０５Ｈ直列ポート−リセット（書込み）０４０６Ｈ大域中断エントリ（書込み’）（ＧＳＰソフト・リセット生成）０４０７１　大域中断出口（書込み）（ＧＳＰソフト・リセット生成）０４０８１　ＧＳＰＩ中断エントリ（書込み）（ＧＳＰソフト・リセット生成）０４０９ＨＧＳＰ２中断エントリ（書込み）ＣＧＳＰソフト・リセット生成）０４０ａＨＧ　Ｓ　Ｐ　３中断エントリ（書込み）（ＧＳＰソフト・リセット生成）０４０ｂＦＩ　ＧＳＰ４中断エントリ（書込み）（ＧＳＰソフト・リセット生成）０４０ｃｌｌ　Ｇ　Ｓ　Ｐ　１中断用口（書込み）（ＧＳＰソフト・リセット生成）０４０ｄｌｌ　ＧＳＰ２中断出口（書込み）（ＧＳＰソフト−リセット生成）０４０ｅＨＧ　Ｓ　Ｐ　３中断用口（書込み）（ＧＳＰソフト・リセット生成）０４０ｆＨＧＳＰ４中断出口（書込み）（ＧＳＰソフト−リセット生成）０４１０Ｈ直列ポート１内部クロック・レート遷択（書込み００＝ＣＫ／２０４８）（書込み０１冨ＣＫ／１０２４）（書込み０２＝ＣＫ１５１２）（書込み０３＝ＣＫ／２５６）（書込み０４＝ＣＫ／１２８）（書込み０５＝ＣＫ／６４）（書込み０６＝ＣＫ／３２）（書込み０７＝ＣＫ／１５）但し、ＣＫは５ＰＲＯＣりａツク（５０ＭＨｚ）０４１１Ｈ直列ポート２内部りσツク・レート選択０４１２１１　直列ポート３内部クロック・レート選択０４１．３Ｈ直列ポート４内部クロック・レート選択０４１４Ｈ直列ポート５内部クロック・レート選択０４１５１　直列ポート６内部クロック・レート選択０４１６ＴＩ　直列ポート７内部クロック・レート選択０４１７Ｈ直列ポート８内部クロック・レート選択０４４０Ｈ乃至０４４７Ｆｉ　直列ボーｈｌ　（ｐｒａｄｄ＝０８００Ｈ）Ｑ４４８ｎ乃至０４４　ｒＨ直列ポート２　（ｐｒａｄｄ＝０８０１Ｈ）０４５０Ｈ乃至０４５７Ｈ直列ポート３　（ｐ　ｒａｄｄ＝０８０２Ｈ）０４５８１’ｌ乃至０４５ｆＨ直列ポート４　（ｐｒａｄｄ＝０８０３Ｈ）０４６０Ｈ乃至０４６７Ｈ直列ポート５　（ｐｒａｄｄ＝０８０４Ｈ）０４６８Ｈ乃至０４６ｆＨ直列ポート６　（ｐｒａｄｄ＝０８０５Ｈ）０４７０Ｈ乃至０４７７１　直列ポート７　（ｐ　ｒａｄｄ＝０８０６Ｈ）０４７８１乃至０４７　ｒＦｉ　直列ポー）３　（ｐ　ｒａｄｄ＝０８０７Ｈ）０４８０１Ｔ乃至０４８７１１　ＤＡＣ（プローブ）入力ポート（ｐｒａｄｄ＝０８０８Ｈ）０４８８■乃至０４８ｆＨＤＡＣ（プローブ）直列出力ポート０４ｆｃｌ’ ｌ乃至０４ｆｆＨホスト・インターフェース−レジスタ記憶場所１０００乃至ｆｒｒｒ（１６進数）は、外部アドレス空間（例えば、スレーブ５ＰＲＯＣ１他のデバイス、またはメモリー）を指す。

データＲＡＭ１００における補助記憶場所の内、各ＧＳＰが中断エントリおよび中断エントリ出口データ・アドレスが与えことを知るべきである。図２の実施例は、中断が全てのＧＳＰが一緒に中断しなければならないように実現される時、バス１５５をブート／中１１ＲＯＭ　１９０に接続させるが、異なる回路は個々のＧＳＰ中断を許容することがある。

各直列ポート毎に与えられた８つの２４ビツトの場所を用いて、直列ポート、ならびに以下に述べる如き各直列ポートと関連するＤＦＭセクションを構成する。

同様にプローブの入出力ポートが割当てられたメモリーの８つのワードを用いて、プローブを構成するが、ホスト・ポートに割当てられたメモリーの８つのワードは以下に述べるようにホスト・ポートを構成するため使用される。

更に、記憶場所に関しては、情報が表示された直列ポートのどれかに書込まれる時、トリガー・フラッグ・アドレスとなる別のアドレス（ｐ　ｒ　ａ　ｄ　ｄ）がＤＦＭ６００により生成されて（更に詳細に以下に述べるように）データＲＡＭバス１２５へ書込まれることが判る。特定のアドレスのデータＲＡＭバス１２５に対する書込みは、デコーダ１９６により監視される。図１３に示されるように、デコーダ１９６は論理的に、１１人力のＡＮＤゲート１２１０．１６個の６人力ＡＮＤゲート２０２０〜２０３６、および１５個のインバータ２０５０ａ− １０５００からなっている。実際に、データＲＡＭバス１２５に書込まれた２４ビツトのデータ・アドレスの最初の４ビツトは、インバータ２０５０ａ〜２０５０ｄにより反転されて１６進数「０」について選択する。アドレスの第５のビットはＡＮＤゲート１２１０へ直接送られるが、第６乃至第８のビットはインバータ２０５００〜２０５０ｇにより反転され、第５乃至第８のビットは１６進数のアドレス「８」を選択するためである。第９乃至第］１ビットは、インバータ２０５０ｈ〜２０５０ｊにより反転され、第１２のビットに関連して１６進数「０」または「１」を選択し、最後の５ビツト（第１２乃至第１６のビット）は、インバータ２０５０に〜２０５０ｏにより反転され、最後の５ビツトの非反転および反転状態がＡＮＤゲート２０１０と共に異なる組合わせで６つの入力ＡＮＤゲートへ与えられて、アドレス０８００〜０８１３のどれかがデータＲＡＭバス１２５におかれる（即ち、デコーダ１９６により受取られる）ならば、トリガー− バス１９８上に適当な正の出力を与える。

図４において、本発明の望ましい一般信号プロセッサ（ＧＳＰ）４００のブロック図が示される。ＧＳＰは、プログラムＲＡＭバス１５５を介してプログラムＲＡＭ１５０に接続される。プログラムＲＡＭ１．５０は複数のＧＳＰ４００により共有されることが望ましいため、プログラムＲＡＭバスに対するアクセスは、図３に示されるように、時分割多重化される。プログラムＲＡＭバス１５５は、２４ビツト幅のデータ・バスと、ＩＫのプログラムＲＡＭが用いられる１０ビット幅のアドレス・バスからなる。無論、より大きなプログラムＲＡＭが要求されるならば、別のビットが同じものをアドレス指定するため要求され、プログラムＲＡＭバスはより広い幅となる。図４に示されるように、ＧＳＰ４００はプログラムＲＡＭバスのアドレス選択に書込み、どの命令（ＲＡ　Ｍ場所）が要求されるかを表示する。しかし、通常の動作状態では、ＧＳＰ４００はプログラムＲＡＭｌ５０に対するデータ書込みができない。通常の動作状態では、データは図２に示されるホスト・ポートまたはアクセス・ポートを介してのみプログラムＲＡ、Ｍ１５０に書込まれ、これらポートもまた時分割多重化の方法でプログラムＲＡＭバス１５５と接続されている。

ＧＳＰ４００はまた、データＲＡＭバス１２５を介してマルチポート化データＲＡＭ１００と接続されている。データＲＡＭ１００はプロセッサ・アーキテクチャに対して中心であるため、またデータＲＡＭ１００に対する調停されないアクセスが要求されるため、データＲＡＭ１００は真のマルチポート化データＲＡＭであるか、あるいはデータＲＡＭバス１２５を介するデータＲＡＭ１００へのアクセスがマルチポート化ＲＡＭを有効に形成するように時分割多重化されねばならない。データＲＡＭバスは、１６ビツト幅のデータＲＡＭアドレス・バスと、２４ビツト幅のデータＲＡＭデータ・バスからなることが望ましい。図３および図４に示されるように、ＧＳＰはデータＲＡＭ１００のアドレス部分に書込むことができる。また、ＧＳＰはデータＲＡＭバスのデータ部分に対して読出し／書込みの両方が可能である。

ＧＳＰについては、次の６つのセクションのπ゛Ｃ細および機能により実質的に記述する。即ち、ブロック−コントローラ４１０、プログラムコントローラ論理ブロック４２０、乗算ブロック４３０、ＡＬＵブロック４５０、フラッグ−ブロック４６０およびデータＲＡＭアドレス−ジェネレータ・ブロック４７０である。

６つの全てのセクション、ならびに中断ｌノジスタ４９２、データ・アクセス・レジスタ４９４および一時レジスタ４９６を接続するのは内部２４ビツト・バス４９０である１、これらセクションのいずれかあるいはレジスタ４９２．４９４または４９６から内部バス４９０への全てのアクセスあ、３状態ドライバ４２９．４４９　ａ、４４９ｂ、４５９．４６９．４８９および４９９を介してである。

ブロック・コントローラ４１０は、命令デコーダ４１２およびシーケンサ４１４からなる。命令デコーダ４１２は、可能状態になると、１４ビツト（命令コードの９ビツトおよびオペランドの５ビツト）をプログラムＲＡＭのデータ部分から取出す。９命令コード・ビットの内の６つは、ＧＳＰが実施すべき動作（命令）（例えば、加算、シフト、ジャンプなど）を表示するため使用され、６４までの命令が許される。望ましい実施態様においては、命令コードの別の３ビツトを用いてＧＳＰを使用すべきアドレス指定モードを指定する。特に、「絶対」モード（コード０００）においては、アクセス・ジェネレータ・ブロック４７０の０レジスタ４７２における１５ビツトを用いてデータＲＡＭ１００におけるアドレスを選択し、データＲＡＭのこのアドレスにおけるデータが動作のため使用される。

「レジスタ」モード（コード００１）においては、命令デコーダ４１２により取得される５つのオペランド・ビットを用いて、ＧＳＰの多数のレジスタのどのレジスタがその内容を内部バス４９０に置くかを指定する。「直接左」モード（コード０１０）においては、０レジスタのデータの１５ビツトが内部バス４９０の１５のｍｓｂスロットに置かれるが、「直接右」モード（コード０１１）においては、この１５ビツトは内部バスの１５のｌｓｂに置かれる。以下において更に詳細に述べる如き残りの４モード、即ちｒＢＬ指標付き」　（コード１００）、「Ｂ指標付き」　（コード１０１）、ｒＦＬ指標付き」　（コード１１０）および「Ｆ指標付き」　（コード１１１）においては、基底レジスタＢまたはＦにおける値が０レジスタに記憶された１５ビツトのオペランドの値、および適当にＬ（ループ）レジスタにおける値に加算されて、データＲ，Ａ　Ｍバス１２５へ出力される。

命令デコーダ４１２は、プログラムＲＡＭバスに接続されるのみでな（、線４１６を介してＧＳＰの多くのマルチプレクサ、３状態ドライバ、レジスタなどにも接続される。命令デコーダ４１２により復号される命令に基いて、これらの種々の線４１６がシーケンサ４１４により決定される如きシーケンスデータ可能状態にされる。実際に、命令デコーダ４１２およびシーケン（Ｊ”４１４は単に索引チャートであり、命令デコーダ４１２がどの線４１６が命令二１−ドの９ビツトに見出されるコードに基いて可能化されねばならないかを探し、シーケンサ４１４が可能状態にされる線が指定しなければならないシーケンスを探す。

命令デコーダ４１２は、ＧＳＰ４００がバスに対するアクセスを許される時プログラムＲＡＭバス１５５にあるどの命令でも復号するが、バス上にある命令がプログラム論理ブロック４２０により生成されて表示される。プログラム制御論理ブロック４２０は、３状態ドライバ４２２、プログラム・アドレス値レジスタ４．２４（ｒＰＪレジスタとも呼ばれる）、増分器４２５、増分（Ｔ）レジスタ４２６、ジャンプ（Ｄレジスタ４２８、マルチプレクサ４３０および分岐論理ブロック４３２からなる。Ｐレジスタ４２４は、Ｇ　Ｓ　Ｐ　４００により使用されるべきマイクＯ命令を含むプログラムＲＡＭ３．５０の場所を含む。Ｐレジスタ４２４は、このアドレスをバス・インターフェースとして働く３状態ドライバ４２２へ送ることによりプログラムＲＡＭバス１５５へ書込む。

Ｐレジスタ４２４の更新は、分岐論理ブロック４３２からの情報に基いて、ｌレジスタ４２６またはｌレジスタ４２８に記憶された１２ビツトのアドレスの１つを選択するマルチプレクサ４３０を介して行われる。■レジスタに記憶されたアドレスは、増分器４２５において１の値がＰレジスタ４２４に記憶された値に加算されるため、単にＰレジスタに記憶されたアドレス後の次の数字のアドレスに過ぎない。大半の状態では、マルチプレクサ４３０が、Ｐレジスタ４２４をＩレジスタにより更新することを可能にし、プログラムＲＡＭの逐次のアドレス指定が継続する。しかし、ルーチンにおけるジャンプが要求される場合の如きある状態では、マルチプレクサ４３０はｌレジスタ４２８におけるアドレスをＰレジスタ４２４にロードすることをｒｌＪ能にする。ジャンプの決定は、複数の状態フラッグの状態を以下に述べるように読出す分岐論理ブロック４３２により行われる。

ジャンプが行われるアドレスは、内部バス４９０からｌレジスタ４２８により得られ、このバスはＧＳＰ４００のどれかの部分から（あるいは、データＲＡＭｌ００から）アドレスを取得する。

プロゲラ１、側御論理ブロック４２０と接続されているのは、中断命令の実行と同時に状態フラッグ情報ならびにＰレジスタの値プラス１がロードされる中断レジスタ４９２である。状態フラッグおよびＰレジスタの情報は、さもなければ内部バス４９０に着くため使用できないため、３状態ドライバ４２９を介して内部バス４９０に接続される中断レジスタ４９２に記憶される。プログラムの中断は、典型的には、情報ダンプがシステム・ユーザにより要求される時に実行され、ＧＳＰ４００をしてデータＲＡＭ１００のあるアドレス（例えば、０４０６）りに書込ませるプログラムＲＡＭ１５０に命令を入れることにより行われる。データＲＡＭバス１２５におけるデコーダ（図示せず）は、（書込まれるべき場所に基いて）プログラム中断が実行されるべきことを決定するため使用され、制御信号がデコーダにより中断レジスタ４９２へ与えられる。プログラムＲＡＭ１５０におけるプログラム中断命令は、プログラムＲＡＭバス］５５と接続されるブート／中断ＲＯＭ］、、９０（図２）における命令をプログラム制御論理ブロック４２０によりアクセスさせる。ブート／中断ＲＯＭ１９０における命令コードは更に、ＧＳＰ４００における各レジスタの値をデータＲＡＭ１００における所定の場所に書込ませる。次いで、ＧＳＰ４００は、その待機フラッグ・レジスタ（以下に述べる）に記憶された待機フラッグがクリヤされるまで待機状態に保持される。

待機期間中、必要に応じて、ユーザはアクセス・ポート９００に関して以下に更に詳細に述べるように、データＲＡＭにおけるデータ値を変更することができる。

従って、待機サイクルが終了すると、ブート／中断ＲＯＭ１９０における命令は、新しい値を含むデータＲＡＭにおける値をＧＳＰにおけるその適当なレジスタへ書戻させる。プログラムＲＡＭ１５０に含まれる次の所要のマイクロ命令の場所はＰレジスタにロードされ、その結果ＧＳＰはその通常の状態で、１＃続することができる。

ＧＳＰの乗算器ブロック４３０およびＡ、　Ｌ　Ｕブロック４５０は、ＧＳＰに対する数値計算を行う。乗算器ブロック４３０は、２つの入力レジスタＸｒｅｇ４３２およびＹｒｅｇ４３４．３状態ドライバ４４９ａを介して内部バス４９０と接続されるマルチプレクサ４３６、事後Ｘｒｅｇ４３９を含む乗算器４３８、および乗算器詞御部４４１、加算器４４２、出力レジスタＭｒｃｇ４４４、および６つのワードのどれが３状態ドライバ４４９ｂを介して内部バス４９０へ出力されるべきかヲ辺択する第２のマルチプレクサ４４６からなる。典型的には、乗数はＹｒｃｇ４３４にロードされるが、被乗数は事後Ｘｒｃｇ４３９にロードされる。

乗算器訓御部４４１は、乗算器４３８が幾つかのマシンのクロック−サイクル（例えば、３つのクロック・サイクルの合計３００ナノ秒＝１５の内部ＧＳＰサイクル）にわたり機能することを可能にする。乗算において乗算器が桁溢れするならば、状態フラッグＭがセットされ、この情報はプログラム制御セクション４２０の分岐論理ブロック４３２へ送られる。それにも拘わらず、乗数と被乗数の積は加算器４４２へ送られ、これは累計モードにおいて新しい積を前の積の和に加算してこの和を乗算レジスタＭ４４４へ送る。純粋な乗算モードでは、加算器の内容がクリヤされ、その結集積はゼロを加算して積をＭレジスタへ送る加算器を通って送られる。

Ｍレジスタ４４４の内容は、内部バス４９０から利用可能である。しかし、Ｍレジスタは４６ビツト・ワードを許容でき、内部バス４９０は２４ビツト・ハスであり、Ｍレジスタ・ワードの一部のみを一時にバス上にｌくことができる。このため、Ｍレジスタにおける２４の最下位ビット（ｌｓｂ）を選択するか、あるいはＭレジスタに８つの最上位ビット（ｍｓｂ）を選択するようにマルチプレクサ４４６が提供される。８つのｍｓｂが選択されるならば、８つのｍｓｂが内部バス４９０の８つのＩｓｂスσットに置かれ、８ビツトのｍｓｂがバスのｍｓｂスロットへ拡張される（例えば、ｍｓｂがｒｌＪならば、バスにおける最初の１７のｍｓｂが「１」となる）。マルチプレクサ４４６はまた、左方ヘシフトされた２つの（右を埋めるゼロ）２４または８つのビット・ワードを選択することができる。このため、なかんず（、マルチプレクサ４４６は、Ｍレジスタ４４４における積に基いて６つの異なる出力を生じることができる。

プロセッサのＡＬＵブロック４５０は、基本的には、入力レジスタ４５４を有する算術論理演算装置４５２と、出力アキュムレータ・レジスタ４５６とを有する標準的なＡＬＵである。算術論理演算装置４５２は、加算、減算などの同様な単位の標準的機能が可能であり、Ａｒｅｇ４５５に対する値ならびに桁上げ（Ｃ）・桁溢れ（０）、符号ビット（Ｓ）およびゼロ（Ｚ）を含む状態フラッグを生じる。状態フラッグはあ、プログラム論理ブロック４２０の分岐論理ブロック４３２により使用されて、マイクロコード・プログラムにおける条件付きジャンプが実行されるべきかを判定する。Ａｒｅｇの内容は、３状態ドライバ４５９を介して内部バス４９０へ出力される。

待機フラッグ・ブロック４６０は、２つの待機フラッグ・レジスタＷＦｒｅｇ４６２およびＤＦｒｅｇ４６４、マルチプレクサ４６６およびＯＲゲート４６８からなる。待機フラッグ・レジスタのビットは、内部バス４９０上に送られるデータによりセットする（即ち、書込む）ことができる。また、レジスタＷＦｒｅｇ４６２およびＤＦｒｅｇ４６４は、データＲＡＭバス１２５における予め定めた場所が図２および図１３に関して以下に述べる如くアドレス指定される毎に書込まれるフラッグ・バス１９８へ接続される。このように、待機フラッグ・レジスタ４６２．４６４の各ビットは選択的にクリヤすることができる。レジスタＷＦｒｅｇ４６２における全てのビットが指定された事象の発生（例えば、データＲＡＭが別の計算のため要求される全ての情報を受取った）によりクリヤされた時、ＯＲゲート４６８を用いて同じことを表示する状況フラッグＷを提供する。

状況フラッグＷは、分岐論理ブロック４３２により読出される。このように、「待機フラッグにおけるジャンプ」指令の実行が可能である。

待機フラッグ・ブロック４６０のＤＦｒｅｇ４６４は、全てゼロ（または１）の存在を表示する信号がＤＦｒｅｇにより出力されないことを除いて、ＷＦｒｅｇ４６２と同様に機能する。］）Ｆｒｅｇ（または、ＷＦｒｅｇにおける全ての値がゼロでなければ、ＷＦｒｅｇ）の内容を調べるために、レジスタはその内容を内部バス４９０に入れるように選定されねばならない。レジスタの１つの選定は、命令デコーダ４１２およびシーケンサ４１４により行われ、内容はマルチプレクサ４６６同じ３状態レジスタ４６９を介して送られる。ＤＦｒｅｇ４６４が全てゼロを含むかどうかの判定の容易な方法は、ＤＦｒｅｇ４６４の内容をＡ　Ｌ　Ｕ　４５２へ送ることであり、これにより内容がゼロならば状態フラッグＺを生じることになる。

一般的信号プロセッサの最後の大きなブロックは、バス幅ＯＲゲート４７１、レジスタＯｒｅｇ４７２、Ｄｒｃｇ４７３、Ｌｒｅｇ４７４、Ｂｒｅｇ４７６、Ｆｒｅｇ４７７、加算器４８１．４８２および４８３、マルチプレクサｍ　ｕ　ｘ　ＢＦＬ４８４、ｍｕｘＬ４８５、ｍｕｘＡ４８６、ｍ　ｕ　ｘ　Ｂ　Ｆ　４８７、ｍｕｘ０４８８およびアドレス・アクセス・ブロック４８９を含むデータＲＡＭアト１ノス・ジェネレータ４７０である。先に示したように、Ｏｒｅｇ４７２は、プログラムＲＡＭバス上の命令の１５の最下位ビットを取得する。「絶対」アドレス指定が要求されるならば、即ちデータＲＡＭバスに書込まれるアドレスがプログラムＲＡＭマイクロ命令自体に含まれるならば、このアドレスはＯｒｃｇ４７２に書込まれ、次いでｍｕｘＡ４８６およびアドレス・アクセス・ブロック４８９を介して、データＲＡＭバスに送られる（１６番目のビットが図示しないゼロ伸長器により加算された）。次に１６ビツト・アドレスが適当な時間にデータＲＡＭバスに１コｔかれる。他の全ての状況は、「割出し」アドレス指定を構成し７、個の場合データＲＡＭバスに置かれるアドレスはデータＲＡＭアドレス・ジェネレータ・ブロック４７０により内部的に生成される。

アドレスは、種々のレジスタにおける値を加算することにより生成される。特に、図４に示されるように、Ｏｒｅｇ４７２はオフセット・レジスタであり、Ｄｒｅｇ４７３は減分レジスタであり、Ｌｒｅｇ４７４はループの長さをセットするループ・レジスタであり、Ｂｒｃｇ４７６は基底アドレス・レジスタであり、Ｆｒｃｇ４７７は第２の基底アドレス・レジスタとして働くフレーム・アドレス・レジスタである。Ｏレジスタは、プログラムＲＡＭバスからそのデータを取得するが、レジスタＤ、［１、Ｂ、Ｆはそれらのデータを内部バス４９０から取得する。

あるアトｉノスを生成するために、あるオフセラ１−値を基底レジスタまたはフレーム・レジスタにおける値に加算することが要求されるならば（即ち、「８割出しモード」または「Ｆ割出しモーＦＪ　）、ｍｕｘＢＦ４８７はＢｒｅｇ４７６またはＦｒｃｇ４７７を適当に選択し、ｍ　ｕ　ｘ　Ｂ　Ｆ　Ｌ　４．８４はｍ　ＩＪ　Ｘ　Ｂ　Ｆ　４８７からの値を選択し、ＢｒｅｇまたはＦ　ｒ　ｅ　ｇ値が加算器４８３によりＯｒｅｇのオフセット値に加算される。この値は、次に、−γド１ノスーアクセスーブロック４８９を介してデータＲＡＭバスに対する出力のためｍｕｘＡ４８６により選択される。

同様に、あるオフセット値およびあるループ値を基底またはフレーム・し・ジスタにおける値に加算することが要求されるならば（即ち、ｒＢＬ割出しモード」またはｒＦＬ割出しモード」）、Ｌレジスタにおりる値がＢまたはＦレジスタにおける値に加算器４８２において加算され、この和はｍｕｘＢＦＬ４８４を介して加算器４８３へ送られ、この加算器はこの値をＯレジスタにおける値に加算する。

加算器４８１を設けることにより、また減分レジスタＤｒｅｇおけるループ・レジスタＬｒｃｇを加算器４８１に接続することにより、γドし・スーループが生じる。特に、Ｌｒｅｇはループの長さをセットし、Ｄｒｅｇはループが減分される値をセットする。Ｄｒａｇが加算器４８１においてＬｒｅｇ４７５から差引かれる毎に、新しい値がｍｕｘＬ４８５を介してＬｒｅｇ４７５へ戻される。このため、ＤＪＮＥ命令が実行される毎に（以下に述べるように）、Ｌｒｅｇにおいて結果として得る値は、Ｄｒａｇの値だけ減分される。加算器４８２によりＢ＋ｃｇまたはＦｒｅｇに加算されるならば、Ｄｒａｇにおける値が正である場合は生成されたアドレスは逐次減分するアト！ノスであり、Ｄｒｅｇにおける値が負の場合は逐次増分するアドレスである。

ループ能力は、データＲＡＭバスに対する減分（または増分）アドレスを生じるのみに使用されるのではなく、［等しくない時減分およびジャンプＪ　（ＤＪＮＥ）能力を提供することによりプログラムＲＡＭアドレスの生成における変化を生じるためにも使用される。加算器４８１からの出力は、分岐論理ブロック４３２へ状態フラッグＬ（ループ）を与えるＯＲゲート４７１により読出される。状態フラッグしは、Ｌレジスタが値ゼロに減分される充分な回数−巡するまでその値を維持する。この時点前に、■、ｒｅｇがゼロでない時、ＧＳＰの次の命令がＪｒｅｇ４２８により示される命令により指令される。換言すれば、プログラムは、■レジスタに置かれる次の命令を続行する代わりに、Ｊ　ｒｅｇ命令の場所ヘジャンプする。しかし、Ｌｒｅｇが値ゼロに減分する時、ＯＲゲート４７１はローになりフラッグＬをトグルする。次のＤＪＮＥ命令と同時に、「等しくない」状態は存在せず（即ち、Ｌｒｅｇはゼロ）、分岐ロジック４３２はプログラム論理プロ７り４２０のｍｕｘＰ４３０をしてＪｒｃｇ４２８の代わりにＩ　ｒｅｇ４２６からの値の取得へ戻させ、プログラムは継続する。

０、Ｄ、Ｌ、ＢまたはＦレジスタのどれかの値は、ｍｕｘ０４８８に適当なレジスタを選択させてその内容を３状態ドライバ４８９を介して内部バス４９０へ送らせることにより、この内部バスに置くことができる。

内部バス４９０と接続され内部バス４９０をデータＲＡＭバスにおけるデータ・スロットとインターフェースしているのは、データ・アクセス・ポート４９４である。データ・アクセス・ポート４９４は、データＲＡＭからデータを読出しまたこれにデータを書込むことができ、先に述べた時分割多重化方法でデータＲＡＭへのアクセスが与えられる。データＲＡＭに書込む際、データ・アクセス・ポート４９４およびアドレス・アクセス・ポート４８９は同時に励起される。ＲＡＭからのデータの読出しにおいては、アドレス−アクセス・ポート４８９は最初にデータＲＡＭバスに所要のデータが記憶されるデータＲＡＭアドレスを厘（。

このデータは次にデータＲＡ、ＭによりデータＲＡＭバスに遣かれ、実質的にデュアル３状態ドライバであるデータ・アクセス・ポート４９４がこのデータを受取ってこれを所要のＧＳＰレジスタに格納するため内部バス４９０へ送る。

必要ならば、Ｚレジスタ４９６の如き別のレジスタもまた内部バス４９０と接続することができ、一時記憶装置として使用することができる。Ｚｒｅｇ４９６の内容は、３状態ドライバ４９９を介して内部バス４９０へ出力される。

ＧＳＰの機能については、記述の目的のためにのみ示される下記のマイクロコード例によりよく説明される。即ち、ｌＮ５Ｔ　＃　ＨＥＸＣＯＤＥ　ＬＡＢＥＬ　ＡＳＳＥＭＢＬＹ　Ｃ０ＤＥ　ＣＯｉ１ＭＣ０１ｌ郭ＴＡＲＴ００００　４９８００８　ＬＤＷＳ＃８　待機レジスタ初期化０００１　ｒ９ｇｏｏ＋、　！ＧＷ＾ＩＴ　ＪＶＦ　＄ＷＡＩＴ　ＲＡＭ７ドｌ／ス８０３１１の書込みまで待機０口０２　３ｄ８００１　１．ＤＤ　＃１　０ｒｅｇを１にセット（減分）０００３　４５８００７　ＬＤＩ、＃７　Ｌｒｃｇを７にセント（ループ）０００４　３５８８２４　ＬＤＢ　＃８２４ＨＢｒｅｇを１６進数８２４ヘセツト（基底）０００５　３１８０００　ＬＤＡ　＃ＯＡＬＵ７キユムレータノ初期化＄ＬＯＯＰ０００６　１２００００　ＡＤｒ）　［Ｂ＋Ｌ］　ＲＡＭに８数字を加算０００７　ｆｄ８００６　ＤＪＮＥ　＄ＬＯＯＩ’　１６進数８２ｂ−８２４場所０００８　ｆ１８００ｂ　ＪＧＥ　＄ｒＯＳ　７キユムレー９０）テストおよびジャンプ０００９　２４００口ＯＮｏｔ　正ならば：さもなければ、アキュムレータの１の補数を取る０００ａ　１１８００１　ＡＤＤ　＃１　１を１の補数に加算＄ＰＯ３０００ｂ　４ｃ８００ｅ　ＬＤＸ　Ａ　Ｘｒｅｇにアキュムレータをロード０００ｃ　５ｄ２６６６　Ｍｒ’Ｙ　＃１．２　Ｘｒｃｇを１．２倍０００ｄ　７１１００００　Ｎ＋ｌｒ’　／−オペレー’ｉａン許容０００ｅ　７４００００　Ｎｏｒ’　乗数完了０００ｆ　ｄ９８０１２　ＪＭＦ　＄Ｅｌ？ＲＯＲ桁溢ｔＬ７ラツ’ｆＭテストおよびエラーならばジャンプ００１０　ａ４０８２３　ＳＴＭＨ８２３ＨＲＡＩＪ（７１）場所８２３１１１．：結果を格納００１１　ｃ５８０００　ＪＭＰ　＄５ＴＡＲＴ　＄５ＴＡＲＴへ戻る００１２　３１８０００　＄ＥＲＲＯＲＬＤＡ＃Ｏｘラード同Ｒ１１ｌ：Ｏヲ格納００１３　９００８２３　ＳＴＡ　８２３Ｂ　場所８２３■００１４　ｃ５８０００　ＪＭＰ郭ＴＡＲＴ　＄５ＴＡＲＴへ戻るＥＮＩ）最初の命令（００００）は、待機レジスタを値８でロードさせる。命令０００１は、８０３Ｈのトリガー・フラッグが別のＧＳＰまたはシステムの他の回路に上り書込まれるまでＧＳＰを待機させる。命令０００１は、待機フラッグがトグルされるまで（即ち、アト１ノス８０３　Ｈに書込むことにより制御される）、ＧＳＰに命令０００１−・ジャンプ（即ち、それ自体を反復）するよう通告することにより待機を行う３．待機フラッグが一旦トグルされると、命令０００２〜０００４がデータＲＡＭアトｌ／ス・ジェネレータ４７０のり、Ｌ、Ｂ　１．、／ジスタをセットする。７ル−プー１ノジスタをイ直７にセットし、Ｄレジスタを値１にセットすることにより、ループは８回実行される。

命令０００６お１よび０００７はこのループを含む。命令０００６は、基底１／ジスタお虚びループ・レジスタが加算器４８２により一緒に加算され、Ｑｒｅｇ４７２に含まれるゼロ値に加算され、デ・−タＲＡＭバスに置かれることを要求する。

この時データＲＡＭの場所Ｂ　＋　Ｔ、における値は、データＲＡＭバスに置かれ、データ・アクセス−ブロック４９４を経てＡＬＵ４５２へ送られ、Ａレジスタ４５６に累計される。命令０００７のＤＪＮＥアセンブリ・コード指令は、Ｌフラッグがトグルされたかどうかを調べる１、もしそうでなければ、ＬｌノジスタはＤレジスタにおける値により減分され、プロゲラｔ１は＄　Ｌ　ＯＯＰへ再びジャンプする、即ち、Ｉ７の新しい値をＢレジスタの値に加算してこれをデータＲＡＭバスに置く命令０００６ｏこのデータＲ，ＡＭの場所における値は次にデータＲＡＭバスに置かれ、データ・アクセス−ブロック４９４を経て送られ、ＡＬＵにおいてＡレジスタ４５６における値と加算され、Ａレジスタ４５６に累計値として格納される。

この手順は、Ｌがゼロと等しくなりＬフラッグがトグルされるまで継続する。次に、命令０００７に達すると同時に、減分またはジャンプは実行されない。その代わり、プロゲラノーは命令０００８へ続＜６゜命令０００８において、Ａｒｅｇ４５６における値がＡＬＵ４５２の状態フラッグを調べることによりテストされる。この値が正ならば、プログラムは命令０００ｂ（そのアドレスはＪｒｅｇ４２８に署かれていた）ヘジャンプする。もしそうでなければ、命令０００９および０００ａが実行される。０００９において、アキュムレータの１の補数がＡＬＵ４５２により取上げられ、ステップ０００ａにおいて、値１が加算される。

このように、アキュムレータの値の２の補数が与えられる。

命令ｏｏｏｂにおいて、アキ、ムレータの正の値、即ち生成された２の補数がＡｒｅｇ４５６から乗算器ブロック４３０のＸｒｅｇ４３２にロードされる。命令０００Ｃは、Ｘｒｅｇ４３２における値を値１．２により乗じさせる。乗算機能は多くのステップおよび幾つかのサイクルを要求するため、命令０００ｄおよび０００ＣはＮＯＰ　（ノーオペレージジン）命令であり、これはＧＳＰの乗算器がプログラムの継続前に計算を完了することを許容する。しかし、ＡＬ［Ｊセクション４５０における算術計算または論理計算を実施するか、あるいはデータＲＡＭへ値を書込むかこれから値を取出すことが要求されたならば、乗算器ブロック４３０が含まれなかった場合、ＧＳＰは同時の演算を行うことができる。

命令０００「は、乗算器の桁溢れフラッグＭをテストする。乗算器が乗算により桁溢れしたならば、エラーのフラッグが立てられ、プログラムは命令００１２ヘジヤンプする。エラーが存在すると、命令００１２は値ゼロをＡＬＵブロック４５０のＡレジスタ４５６にロードする。次に、命令００１３において、Ａレジスタの値はデータＲＡＭの場所８２３Ｈへ書込まれる。このプログラム全体は、ＧＳＰを待機状態にする命令００００へ再びジャンプする命令００１４により再開される。フラッグＭによりエラーが表示されなければ、命令００１２ヘジヤンプする代わりに、プログラムは命令００１０を継続する。命令００１０は、Ｍｒｃｇ４４４における値を、内部バス４９０へ書込ませて次にデータ・アクセス−ボート４９４を介してデータＲＡＭバスに書出すことにより、この値をＲＡＭの場所８２３Ｈに格納させる。次に、命令００１］はプログラムの開始へのジャンプ（命令００００）を再び生じ、これがＧ　Ｓ　Ｐを待機状態に置く。

ＧＳＰの別の理解は、ＧＳＰにより行われるサンプル機能のアセシブ１ノーコードおよびオペランドを調べることにより得られる。特に、下記の１８サイクルの命令セットは、図５に示される構造を持つバイツ・７ツド・フイルタ番二対する１ノストを含む。図５において、入力値Ｘが乗算器５０４によりブロック５０６１こ格納されたパラメータ値ｉｂＯで乗じられる。遅延ブロック５１２により遅らされた前のＸ値はｘｌとして示され、乗算器５１４においてブロック５１６から得た。？ラメータ値ｉｂｌで乗じられる。遅延ブロック５２２により更に遅延させられた値ｘ１より前のＸ値はｘ２として示され、乗算器５２４においてブロック５２６から得たパラメータ値１ｂ２で乗じられる。１ｂＯｘｘ、１ｂｌＸｘｌおよび１ｂ２Ｘｘ２の積は、加算ブロック５３０の出力から生じた別の値と共に加算ブロック５３０により合計される。このため、前の出力ｙは遅延ブロック５３２により遅らされ、ｙｌとして示される。このｙｌ値は乗算器５３４においてブロック５３６からのパラメータ値ｉａｌで乗じられ、加算ブロック５３０により他の積１こ加算される。同様に、遅延ブロック５４２により更に遅らされたｙｌより前の出力は、ｙ２として示される。値ｙ２は、ブロック５４６から得たノぐラメータ値ｉａ２により乗算器５４４において乗じられ、更に他の積に加算される。

パラメータ値ｔｂＯ１ｉｂｌ、ｉｂ２、ｉａｌおよびｉａ２を含み、変数ｘ１、ｘ２、ｙｌおよびｙ２を変化させるパイクワブト・フィルタのブロック図（よ、下記の如（ＧＳＰにより構成することができる。即ち、ＬＩＮＥ＃　アセンブリ・コード　コメントＩ　ＬＤＸ　ｘ２　ｘｒｅｇをサンプルｘ２でロード２　ＭＰＹ　ｉｂ２　ｘ２をｉｂ２で乗算３　ＮＯＰ　ノーオペレーション４　ＬＤＸ　ｘｌ　乗算が継続中Ｘｒｃｇをサンプルｘ１でロード５　ＭＡＣｉｂｌ　ｘｉをｉｂｌで乗じ、）（２ｘｉｂ２で累計６　ＳＴＸ　ｘ２　Ｘｒｃｇ（ｘｌ）ｌこお番する値を次のけ１・　Ｃ算のための場所ｘ２に格納７　ＬＤＸ［ｉｎコ　Ｘｒｅｇをａｄｄｒ、［ｉｎ］におけるデータでロード８　ＭＡＣｉｂｏ　［ｉｎ］値ｘｉｂＯを乗算し他の値と累計９　ＳＴＸ　ｘｌ　Ｘｒｃｇ　（［ｉｎ］）における値を次の計算のため場所Ｘ１に格納１０　ＬＤＸ　ｙ２　Ｘｒｃｇをサンプルｙ２でロード１１　ＭＣＡ　ｉａ２　ｙ２ｘｉａ２で乗算し、他の値と累計１２　ＮＯＰ　乗算の待機中ノーオペレーション１３　ＬＤＸ　ｙｌ　乗算の継続中Ｘｒｅｇをｙｌでロード１４　ＭＣＡ　ｉａｌ　ｙｌｘｉａｌを乗算し、他の値と累計１５　ＳＴＸ　ｙ２　Ｘｒｅｇ（ｙｌ）における値を次の計算のため場所ｙ２に格納１６　ＮＯＰ　乗算の待機中はノーオペレーション１７　ＳＴＭＨｙｌ　Ｍｒｅｇの累計値の高次部分を次の計算のため場所ｙ１に格納１８　ＳＴＭＨ［ｏｕｔコ　Ｍ　ｒ　ｅ　Ｈ累計値の高次部分を出力場所に格納コードの線１〜３は、ＧＳＰの乗算器をして値ｘ２をパラメータ値ｉｂ２で乗じさせる。コードの線４および５は、乗算器をして値ＸＩ（即ち、場所ｘ１に格納された値）をパラメータ値ｉｂｌで乗じさせ、この積をｘ２およびｉｂ２の積に加算させる。コードの線６は、値ｘ１をｘ２の場所へ移動させて、コードが実行される次の時（例えば、新しい値Ｘが受取られる時）、ｘｌのサンプルがＸ２サンプルとなる（即ち、１つの完全サイクルだけ遅れる）ようにする。コードの線７および８は、乗算器をして新しい値ｘ（ｘｔｎ）をｉｂＯで乗じさせ、この積を前に累計された積に加算させる。コードの線９は、その時の入力値（ｘ　ｉ　ｎ）を場所ｘ１に移動することによりコードの線６と平行となり、コードが実行される次の時、新しい値Ｘが遅れたｙｌ値となるようにする。

パイクワッド−コードの線１０〜１２は、ＧＳＰの乗算器をして２回遅れた出力値ｙ２をパラメータ値ｔａ２で乗じてその積を前に累計された積に加算させるが、線１３および１４は、乗算器をして１回遅れた出力値ｙ１をパラメータ値ｆａ１で乗じてこれを前に累計された積に加算させる。線１５は、コードが実行される次の時ＧＳＰをしてパラメータ値ｙ１を場所ｙ２に格納させるが、線１６はノーオペレーション状態であり、これによりｙｌおよびｉａｌの乗算およびその積の累計された積への加算を完了させる。線１７は、アキュムレータにおける和（ｉｂＯＸｘ、プラス１ｂｌＸｘｌ、プラスｉｂ２×ｘ２、プラス１ａｌｘｙｌ、プラス１ａ２ｘｙ２）をコードの次の実行のための場所ｙｌに格納させるが、線１８は同じ和を得てこれをパイクワッド出力として出力場所に入れる。

図６８、図６ｂおよび図６ｃにおいて、本発明のデータ・フロー・マネージャ（ＤＦＭ）６００の入出力回路およびＤＦＭと関連するＦＩＦＯ例のブロック図が示される。先に述べたように、ＤＦＭはプロセッサ装置に関するデータ・フローを処理する重要な機能を供し、プロセッサ装置のＧＳＰがその処理タスクにおいて割込みの必要がないようにする。この機能を達成する際、ＤＦＭは特定のプロセッサ装置の外部の［領域Ｊから直列ボートにより受取られたデータを取り、これを５ＰＲＯＣ装置１０のデータＲＡＭＩＱＱの所要の場所で実現される図６ＣのＦＴＦＯの如きＦＩＦＯの内部で構成する。また、Ｄ　ＦＭ６００はＦＩＦＯにおけるデータを取り、これを５ＰＲＯＣ装置の直列出力ポートへ出力するため構成する。ＤＦＭはまた、５ＰＲＯＣにより行われる消勢操作（ｄｅｃｔｍａｔｉｏｎ　ｏｐｅｒａｔｉｏｎ）を行うように、所要の速度でデータをＦＩＦＯへ送りＦＩＦＯからデータを引出すことができる。更に、ＤＦＭは、デコーダ１９６をしてフラッグを５ＰＲＯＣ装考１０のフラッグ・バス１９８へ（従って、ＧＳＰ４００へ）バッファの状態に関して書込ませる。

５ＰＲＯＣ装置のＤＦＭ６００は、本装置の中心部とすることができ、あるいは本装置の直列入出カポ−１−７００間に分散させることもでき、１つのＤＦＭを各ボート７００に供する。分散された場合は、必要に応じである回路を共通とすることもできるが、図６ａおよび図６ｂにプローｔり形態で示された回路が５ＰＲＯＣ装置の各直列入出カポ−ドア００に対して重複される。

直列ポートからデ・−夕を受取りこれをデータＲＡＭＩＱＱのＦＩＦＯに格納するため構成する回路が図６ａに示される。データ・フロー自体は用純であり、データは直列ポート７００からマルチプレクサ６１１および３状態ドライバ６１３を介してデータＲＡＭバス１２５のデータ・スロットへ送られる。マルチプレクサ６１１は、直列ポート７００ａからのデータあるいは以下本文に述べる如（生成されるデータのいずれもドライバ６１３へ送られることを可能にする。ドライバ６１３は、Ｄ　ＦＭ５　Ｑ　Ｑがシステム幅マルチプレクサ・クロック方式により可能状態にされる時にデータが単にデータＲＡＭバス１２５に出力されるように図示の如く制御される。データＲＡＭバスへの出力のためのデータを２４ビット・ワードとして構成することは、本文で先に述べたように、直列ポート７００によって行われる。

データ・フロー回路の外、各ＤＦＭは、入力データに対するデータＲＡＭ　ＦＩＦＯのアドレスを生成するためバッファ、カウンタ、ゲートなどにより構成される。ｍ６ａに示されるように、Ｄ　ＦＭ６００は、３個のレジスタ６２０．６２２．６２４．３個のレジスタと関連する３個のカウンタ６３０．６３２．６３４、加算器６３阻２除算ブロツク６３７、マルチプレクサ６３８．７個の論理ゲー１、トロ４１．６４２．６４３．６４４．６４５．６４６．６４７（ゲート６４２．６４３．６４５．６４７はバス幅ゲート）、および２個の遅延ブロック６４８．６４９を有する。３個のレジスタとは、それぞれ、ＤＦＭの特定部分に接続された特定の直列ポー１−によりアドレス指定されるＦＩＦＯに対するデータＲＡ　Ｍに始動場所を記憶するＦＩＦＯ始動レジスタ６２０と、ＦＩＦＯを含むバッファ数を記憶する指標長さレジスタ６２２（図６ｃのＦＩＦＯでは、指標長さ！ノジスタは４にセットされる）と、各バッファの長さ即ち各バッファに記憶され得るワード数を記憶するバッファ長さレジスタ６２４（図６ｃのＦＩＦＯでは、バッファ長さレジスタは８にセットされる）とである。１つのデータ・ワード（２４ビツト）がＦＩＦＯに記憶するためデータＲＡＭへ送る用意ができた時、直列ポート７００ａはＡＮＤゲート６４１に対する第１の入力として使用される準備完了信号を提供する。ＡＮＤゲート６４１に対する第２の入力は、ＤＦＭがワードをデータＲＡＭバスに置くことを可能にする時分割多重化信号であるデータ可能化信号である。データ可能化および準備完了信号がハイであると、ハイの信号はドライバ６１３をしてデータＲＡ、Ｍバスにデータをアドレスと共に出力させるＡＮＤゲートから出力される。このアドレスは、以下本文に述べるように、１２ビツト加算器６３６により計算されるもの、即ちプリワイヤド・アドレスである。

ＡＮＤゲー１−６４１がハイの出力を生じる時、このハイ出力はタロツク・カウンタ６３０．６３４へ入力される前に遅延ブロック６４８．６４９により遅延される。その結果、アドレスがデータＲＡＭバスに出力された後、カウンタ６３０．６３４はそれらのカウントを増分する。カウンタ６３０がそのカウントを増分する時、そのカウントは１２ビツト加算器６３６によりレジスタ６２０に記憶されりＦ　Ｉ　ＦＯ始動場所へ加算される。マルチプレクサ６３８により選択されるならば、生成されたアドレスあ、除算器６１３により与えられるデータと関連してデータＲＡ、Ｍバスのアドレス・スロットに出力される次のアドレスとなる。このため、データ・ワードがデータＲＡＭＦ　Ｔ　ＦＯに記憶するため直列ポートにより送られ続ける時、これらのワードは、カウンタ６３０がＦＩＦＯ始動場所に加算されるより高い値を逓増的に送る時、データＲＡＭの増分アドレスへ送られる３、以下において述べるように、カウンタークリヤ信号が指標長さレジスタ６２２と関連する回路から受取られるまで、カウンタ６３０はそのカウントを増し続ける。

カウンタ・クリヤ信号が受取られると、カウンタは再びゼロからカウントし始める。

先に述べたように、ＡＮＤゲー１−６４１が高い出力を生じる毎に、バッファ長さレジスタ６２４と関連するカウンタ６３４もまた（遅延の後）増分される。バッファ長さレジスタ６２４およびその関連するカウンタ６３４の出力は、値を比較するバス幅Ｘ　Ｎ　ＯＲゲート６４３へ与えられる１、カウンタ６３４がバッファ長さレジスタ６２４に記憶された値に達すると、データＲＡＭ　ＦＩＦＯにおけるバッファが充ｊ眞される３、その結果、Ｘ　Ｎ　ＯＲゲート６４３の出力は／Ｘイとなり、３人力ＯＲゲート６４４をしてハイ信号をカウンタ６３４のリセットへ通させる。バス幅ＸＮＯＲゲート６４３からのハイ信号もまた、指標長さレジスタ６２２と関連するカウンタ６３２、マルチプレクサ６３８およびマルチプレクサ６１１へ送られる。バッファが充填される結果として、マルチプレクサ６３８はプリヮイヤド・アドレスを以下に述べるように生成される２つの予め定めた（あるいは生成された）データ・ワードの１つと共に、データＲＡＭバス１２５のアドレス・スロットに置（ことを可能にする。バッファ信号の終りにおけるプリヮイヤド・アドレスおよびデータ・ワードの設置は、ＤＦＭにより受取られた次のデータ可能化信号と同時に生じ、これはデータＲＡＭ１００へ送るため直列ポート７００ａにより別のワードがアセンブルされる前である。また、ブリヮイヤド・アドレスおけるデータ・ワードの設置は、デコーダ１９６（図２）がＤＦＭの特定のプリワイヤド・アドレスについてデータＲＡＭバス１２５を監視する時信号動作目的のため使用され、これらアドレスのトリガー動作は、ＤＦＭにおける諸条件即ちバッファの充填の故に生じる。デコーダ１９６は更に、５ＰＲＯＣのＧＳＰ４００に対して発生を信号するトリガー・バス１９８にフラッグをセットすることができる（フラッグの設定は、プリヮイヤド・アドレスに伴うデータ値に依存し得る）。このように、ＧＳＰ４００は、動作を行うのに要するデータがＧＳＰに対して使用可能であることを判定することができ、これによりＧＳＰを待機ループから出す。

ＦＩＦＯ／（ッファが充填された後、充填されたＦＩＦＯバッファがこのＦＩＦＯを（以下本文で述べる如く）半充填とするならば、バスに震かれた予め定めたあるいは生成されたデータ・ワードが、データ・ワードのｍｓｂとして「１」を使用し、さもなければｍｓｂとしてｒＯＪを使用することが望ましい。データ・ワードの残りは無効情報である。あるいは、必要に応じて、データ・ワードは、データ・ワードの適当な場所に挿入されるＤＦＭが書込む次の場所（即ち、１２ビツト加算器６３６により計算される場所）を含み得る。この予め定めた、あるいは生成されたデーターワードは、次にマルチプレクサ６１１を介してドライバ６　］、　３へ送られ、このドライバがプリヮイヤドーアドレスがデータＲＡＭバス１２５にｌかれると同時にデータ・ワードをパス上に置く。

先に述べたように、一杯の状態のバッファの表示がバス幅ＸＮＯＲゲート６４３により出力されると、カウンタ６３２は増分される。従って、カウンタ６３２は充填されつつあるＦＩＦＯにおけるバッファの数を追跡する。アドレス指定されつつあるＦＩＦＯバッファの数（カウンタ６３２により決定される如き）がＦＩＦＯ長さく２除算ブロツク６３７により除算されるレジスタ６２２に格納された長さにより決定される如き）の半分である時、バス幅ＸＮＯＲゲート６４７を介してＤＦＭによりフラッグが立てられる。「中間バッファ」フラッグは、書込まれつつあるＦＩＦＯのバッファがＦＩＦＯにおいて半ばの状態であることを表示する。従って、ＦＩＦＯにおける前の全てのバッファが依然としてデータで一杯であるならば、ＦＩＦＯは半充填の状態である。更に、中間バッファ・フラッグがマルチプＩノクサ６１１に対して入力される生成データを変化させ、その結果データｍｓｂはゼロではなく「ｌ」となる。このため、ＦＩＦＯを半充填状態にさせるバッファの充填と同時に、僅かに異なるようにコード化されたデータ・ワードがデータＲＡＭバスのデータ・スロットに扉かれる。

カウンタ６３２の値が指標長さレジスタ６２２に格納された値に増分されると、ＦＩＦＯの最後の場所がアドレス指定された。従って、ＦＩＦＯにおける最初の場所のアドレス指定を再循環、即ちアドレス指定し続けることが望ましい。カウンタ６３２の値がレジスタ６２２の値と等しければ、バス幅ＸＮＯＲゲート６４５は３人力ＯＲゲート６４６へ送られるハイ信号を生じる１、その結果、カウンタ６３０．６３２および６３４がリセットされる。図６８に示されるように、「カウンタ・クリャコ信号もまた、信号を５ＰＲＯＣの予め定めたピン（図示せず）へ与えることにより生成されるパワーアップ・リセット（ＰＵＲ）信号により、またデータＲＡＭ１００のアドレス０４０５Ｈに書込むことにより生成される５ＹＮＣ信号によって生成することができる６５ＹＮＣ信号は、異なるＤＦＭを相互に同期させることを可能にする。

必要に応じて、１つのＤＦＭの入力セクションは同じか別のＤＦＭの出力セクションに同期させることができる５、この同期は、ＯＲゲート６４４に対する「Ｃｎ　ｂｕｆＪ入力を生成する５ＰＲＯＣにおけるビン（図示ぜず）を介して行われる。更に、ＯＲゲート６４４は、図６ｂに関して述べた如きＤＦＭ出カセクシタンにおける類似のカウンタのリセットと同期してカウンタ６３４をリセッ（・するハイ信号を生じる。

図６ｂにおいて、ＤＦＭ６００の直列出カセクシタンが示される。ＤＦＭの出力セクションの機歯は、ＦＩＦＯにデータを取込むことであり、またこれを５ＰＲＯＣ装置の直列出力ポードア００ｂへ出力するため構成することである。

ＤＦＭの出力セクションは、幾つかのレジスタおよびカウンタ、ＡＮＤゲートを含む論理素子、コンパレータおよびインバータ、除算および加算ブロック、フリップフロップ、バッファおよび並直列コンバータからなることが望ましい。基本的には、ＤＦＭの直列出力セクションにおけるデータ・フローは簡単である。

始動アドレス・レジスタ６５２により生成されるアドレスは、加算器６５４によりオフセット・カウンタ６５６における値に加算され、このアドレスはデータＲＡＭバスのアドレス・セクションへ出力される。データＲＡＭは、このアドレス情報を受取り、次にこのデータＲＡＭアドレスに置かれたデータをデ・−夕ＲＡＭバスに電く。このデータは、ＤＦＭにより受取られ、直列上カポ−）７００ｂへ送られる前にバッファ６９４に格納される。

図６ｂの残りの回路は、ある条件（即ち、トリガー）が満たされなければ、直列出力ポードア００ｂヘデータを送ることを許さないと共に、内部論理信号および受取り信号に従って同期パルスおよびエラー・フラッグを生じる機能を供する。

特に、各ＤＦＭは、信号が生成される前に、待機フラッグ・レジスタ６６２においてクリヤされねばならないフラッグ情報を保持する待機レジスタ６６０を有する。待機フラッグ・レジスタにおけるビットは、トリガー・バス１９８から受取った適当なトリガー・ビットの受取りと同時に単にクリヤされるのみである。適当なフラッグがクリヤされると、バス幅ＮＯＲゲート６６４が、待機フラッグ・レジスタ６６２を待機レジスタ６６０から再ロードさせることによりリセットする。

ＮＯＲゲート６６４はまた、信号をＮ除算ブロック（Ｎは、０．１、いｎ）に通す。Ｎ除算ブロック６６６はＮＯＲゲート６６４からＮ個のパルスを受取るときる。オフセット・カウンタ６５６における値が（２除算ブロツク６８５により決定される如＜）ＦＩＦＯ長さレジスタ６８０の値の半分に等しい時、コンパレータ６８７は、データＲＡＭバスに遣かれたアドレスが特定のＤＦＭと関連するデータＲＡＭバッファの中間のアドレスであるという事実を表わすパルスをセット／リセット・ブロック６９０へ与える。データＲＡＭアドレスが半充填アドレステする時、データＲＡＭバツ゛フアに書込まれるデータは、半充填アドレスに書込まれてはならない（即ち、アドレスが同時に書込まれ読出される状態は決して存在してはならない）。このため、ＤＦＭが実行中Ｄタイブーフリップフロップ６６７はＡＮＤゲート６７０にハイの信号を与え、セット／′す士ット・ブロック６９０からの出力もまたハイであるならば、ＡＮＤゲート６９８はＤＦＭに対するエラ・−−フラッグをセットするハイの出力を生じる。

最後に、ＤＦＭの出力側に関しては、バッファ長さレジスタ６８２がＤＦＭと関連するデ・−夕ＲＡＭ　ＦＩＦＯにおける各バッファの長さと等しい値を記憶する。サンプル・カウンタ６８４は、レジスタ６８２に格納されたバッフ？長さで予めロードされる減算カウンタである。ハイのパルスがＸＮＯＲゲート６８７から受取られる（即ち、オフセット・カウンタがＦＩＦＯ長さの半分である）時、ＲＳフリップフロップ６９０がセットされ、サンプル・カウンタ６８４の減算カウンタが確立される。サンブルーカウンタ６８４がＡＮＤゲート６６８からパルスを受取る毎にカウントは減算される。サンプル・カウンタがゼロになると、Ｒ３７リツプフロツプ６９０がリセットされる。しかし、ＲＳフリップ７０ツブ６９０がセットされ、ハイのパルスをＡＮＤゲート６９８へ出力する間、ＤＦＭはエラーを探す。リセットされる前にハイの値がフリップフロップ６６７により見出されるならば、ＤＦＭは明らかに同じバッファ場所に同時に読出しおよび書込みを行おうと試みている。その結果、ＡＮＤゲート６９８は、ＤＦＭに対するエラー・フラッグをセットするハイの信号を生じる。

図６ｃにおいて、ＤＦＭと関連するＦＩＦＯの事例が示される。ＤＦＭと関連するＦＩＦＯは、プＵセッサ装置のデータＲＡＭの望ましくは予め定めた部分に含まれる４１図示の如く、図６ｃのＦＩＦＯは４つのバッフγを含む。これも図示の如く、各バッファは８つのデータ・サンプルに対する記憶域を含む。このため、図示の如く、図６ｃのＦＩＦＯは３２のデータ・サンプルに対する記憶域を有する。無論、１つのＦＩＦＯは、異なる数のバッファを含み、バッファは異なる数のデータ・サンプルを格納することができる。ＤＦＭおよびそのバッファの大きさと関連する各ＦＩＦＯの大きさは、特定のＤＦＭの要求を計算するインテリジェントなソフトウェアによるか、あるいはプロセッサ・システムの初期のプログラミ：／グの間プロセッサ・システムのユーザにより自動的（ごセットされる。

図７８において、本発明の直列出力ポードア００ａのブロック図が示される。

この直列出力ポートの基本的機能は、多くの形態の直列データを受取り、受取った直列Ｆ−夕を５ＰＲＯＣの内部と同期しかつＤＦＭ６０Ｑに誹る受取りおよび１−りＲＡＭバス１２５に対する転送に適する並列データへ変換することである。

基本的機能を得るために、直列入力ポートは、論理ブロック７１０、デ・−夕取得レジスタフ２０およびラッチされたバッファ７３０を有する。論理ブロック７１０およびデータ・レジスタ７２０は、Ｓ　Ｐ　ＲＯＣ１０のブートアップ中の構成と同時に直列人カポ−ｌ−７００ａにプログラムされる情報の７ビツトにより支配される。この７ビツトは、下記の如（定義される。即ち、ｄｗｌ　ｄｗＱＯｄｗｏ　０　０　２４ビツトのデータ幅］、　ｄｗｌ　０　１　１６ビツトのデータ幅１　０　１２ビツトのデータ幅１　１　８ビツトのデータ幅２　ハイ・最初にｍｓｂ　ロー二最初にｌ５ｂ３　ハイ、短いストローブ　ロー二長いストローブ４　ハイ、ゲート付きクロック　ロー二連続的クロック５　ハイ、内部クロック　ロー二外部クロック６　ハイ：出力ポート　ロー　人力ポートビット０，１、および２は、論理ブロック７１０を支配するため使用される。

入力するデータが２４ビツト・ワードならば、論理ブロックはこのビットをビット単位で拾い、これらをデータ累計レジスタ７２０へ送る。入力データが１６ビツト、１２ビツトあるいは８ビツトのワードならば、論理ブロックはワードのビットをビット単位に拾い、これらをゼロ充填して２４ビツト・ワードに拡張する。

受取られた直列データのどのビットがレジスタ７２０のｒｎｓｂスロットに送られるかは、制御ビット２により支配される。

データが一部レジスタフ２０に適正に累積されると、これはバッファ７３０にラッチされ、ここでマルチポート化ＲＡＭ１００に格納するためＤ　ＦＭ６００の入力セクションを経て送ることができるまで保持される。適当な信号が受取られるまでのバッファ７３０におけるデータの保持は、５ＰＲＯＣＩＯと非同期であるデータを５ＰＲＯＣシステム内で有効に同期状態にさせる。

論理ブロック７１０を支配するビット３．４および５は、それぞれ、ストローブの種類、クロックの種類および入力ポードア００に対するクロック制御の場所を＃御するため使用され、その全ては５ＰＲＯＣと外部装置間の適正な通信のため必要である。ポート７００は望ましくは入力ポードア００ａと出力ポードア００ｂの両方の回路を含む（更に詳細には、以下において述べる）故に、付加ビット（ビット６）を用いてポート７００の機能をいずれか一方に制御する。

図７ｂに示される直列データ出力ポードア００ｂは、その機能が反対であることを除いて、多くの点でデータ入力ポードア００ａと似ている。直列出力ポードア００ｂは、バッファ７４０、並列ロード・シフト・レジスタ７５０、および制御マルチプレクサ７６０，７７０を含む。５ＰＲＯＣから出力ポードア００ｂを介して書込まれるデータは、ＤＦＭ６００のバッファ６９４からバッフ７７４０により受取られる。受取った２４ビツトは、並直列コンバータとして働ぐ並列ロード・シフト・レジスタ７５０へ並列にロードされる。２４ビツトは次にビット・シリアル状に制御信号ｄｗＯおよびｄｗｌを受取るマルチプレクサ７６０を介して送られ、またデータ伝送線に対するｍ５ｂｉ御信号を受取るマルチプレクサ７７０を介して送られる。マルチプレクサ７６０．７７０は、５ＰＲＯＣの外部の所要装置との通信のため並列ロード・シフト・レジスタにより受取られた２４ビツト・ワードを所要のフォーマットに有効に変換する。２４ビツトは、８ビツト・ワード（例えば、８つのｍ５ｂ）、１２ビツト・ワード、あるいは１６ビツト・ワード（８つのｌｓｂが切捨てられる）に変換することができ、Ｉｓｂまたはｍｓｂが最初に送られる。２４ビツト・ワードは、同様にＩｓｂがまたはｍｓｂが最初に送られる。５ＰＲＯＣが別の５ＰＲＯＣと通信する（即ち、１つの５ＰＲＯＣの出力ポードア００ｂが別の５ＰＲＯＣの入力ポードア００ａと通信する）場合１、マルチプレクサ７６０．７７０は２４ビツト・ワードのｍｓｂを最初に送るように制御されることが望ましい。

図８において、ホスト・ポート８００の詳細が示される。はとんどの状況下では、５ＰＲＯＣＩＯはブート・モードにあるマスター５ＰＲＯＣである場合、ホスト・ポート８００は５ＰＲＯＣＩＱをＥＰＲＯＭおよびシステムの一部であるどれかのスレーブ５ＰＲＯＣとインターフェースするよう働くが、ホスト・ポート８００は、５ＰＲＯＣＩＯをホスト１８０（図２参照）とインターフェースするよう働く。図８に示されるように、ホスト・ポート８ｏｏはデータＲＡＭバス１２５ならびに５ＰＲＯＣ側のプログラムＲＡＭバス１５５と接続されるが、ホスト側では、ホスト・ポート８００はホスト・バスと接続されている。このホスト・バスは、３つのデータ・セクションＤｏ−０７、Ｄ８〜Ｄ１５、およびＤ１６ −Ｄ２３を含み、まｔ＝３つの７Ｆレス−セフ’／Ｅｌ　ンＡＯ−Ａ１１．５Ｏ −８３およびＥＡＯ−ＥＡＩを含む。ホスト側に示される残りのインターフェースは、５ＰＲＯＣＩＯおよびホスト・ポート８ｏｏの機能、およびホスト・バス１６５に対する読出し／書込みストローブを制御するビン（例えば、マスター／スレーブ、リセット、モード）である。

スレーブ・モード（マスター／スレーブ・ビン８０１はスレーブ・モードにセット）においては、５ＰＲＯＣＩＯは、他の装儂からはホスト・マイクロプロセッサまたはＲＡＭとしてＤＳＰを含むように見える。５ＰＲＯＣができるだけ多くの異なるタイプのプロセッサとインターフェースすることが望ましいため、ホスト・ポート８００は１ビツト・パラレル・ポートであり、８．１６．２４および３２ビツトのマイクロプロセッサおよびＤＳＰとインターフェースするように構成される。モード・ビン８０２．８０４および８０６は、ホスト・プロセッサが８．１６．２４ビツト、あるいは３２ビツトのどのプロセッサであるか、また最初に送られるワードが最上位または最下位のワードであるかをホスト−ポート８００に通知するため使用される。

ホスト・プロセッサからのデータをスレーブ・モードで５ＰＲＯＣへ送るために、データ・マイクロプロセッサ８１０、データ入力レジスタ８１２および２つのドライバ８１５．８１７が設けられる。データ・マイクロプロセッサ８１０は、３つの８ビツト・データ入力（ＤＯ−０７、Ｄ８〜０１５およびＤ１６〜Ｄ２３）をホスト・バス】６５のデータ・バス・セクションから受取り、モード・ビン８０２．８０４．８０６の制御に従ってデータ入力レジスタ８１２においてデータを適正に配置させる。ホスト・プロセッサが３２ビツト・プロセッサであれば、５ＰＲＯＣのホスト・・ポート８００は２つの１６ビツト・ワードを取上げてこれらを１６ビツト・プロセッサに関して以下に述べる方法で処理する。ホスト・プロセッサがモード・ビン８０２．８０４により示される如き２４ビット−プロセッサである場合は、データはビットを加えるかバイトをセグメントに分けることなく、データ入力レジスタ８１２へ直接送られる。ホスト・プロセッサがモード・ビン８０２．８０４により示される如き１６ビツトのプロセッサである場合は、ホスト・ポートは２つの１６ビツトを３つの８ビット・データ入力線（Ｄｏ〜Ｄ７、Ｄ８〜Ｄ１５、ＤＩ−６＝Ｄ２３）の２つから取上げ、最下位ワードの８つの１、　ｓ　ｂを捨て、残りのビットを用いて２４ビツト・ワードを５ＰＲＯＣのデータＲＡＭ１２５またはプログラムＲＡＭバス１５５に対して与える。ホスト−プロセッサがモード・ビン８０２．８０４により示される如き８ビツト・プロセッサである場合は、Ｓ　Ｐ　ＲＯＣに２４ビット信号を提供するため、３つの８ビット−バイトがＤＯ〜Ｄ７データ入力線上で受取られてデータ入力レジスタ８１２に連結される。

データ入力レジスタ８１２が如何にして充填されるかの如何に拘わらず、データがアセンブルされた後、ホスト・ポート８００は、その２４ビット−ワードをドライバ８１７を介してデータＲＡＭバス１２５へ、あるいはドライバ８１５を介してプログラムＲＡＭバス１５５へ書込むことができるように、５ＰＲＯＣのタイミングからの可能化信号を待つ。このように、ホスト・ポート８００は、５ＰＲＯＣ１０と非同期的な方法で受取られたデータを５ＰＲＯＣＩＯに対して同期させる。データが書込まれるアドレスは、ホスト・バス１６５の１２ビツトのアドレス・セクションＡＯ−Ａｌｌから取得される。１２ビツトのアドレスは、ホスト−バス１６５からアドレス入力レジスタ８２０へ送られる。ホスト・ポート８００が可能状態にされると、アドレス入力レジスタ８２０に含まれるアドレスがデータＲＡＭの場所を表わすならば、アドレスはドライバ８２２を介してデータＲＡＭバス１２５の１６ビツト・アドレス・セクションにｌかれる。アドレス・バスは１６ビツトのバスであるため、アドレス入力レジスタ８２０におけるアドレスは１２ビツトのアドレスであるが、アドレスおよびデータがデータＲＡＭバスに置かれる時、４つのゼロがドライバ８２４を介してアドレスのｍｓｂとして加えられる。アドレス入力レジスタ８２０に含まれるアドレスがプログラムＲＡＭの場所（ＩＫ以下のアドレス場所）を表わすならば、このアドレスはドライバ８２６を介してプログラムＲＡＭバス１５５の１２ビツト・アドレス・セクションに１かれる。

スレーブ・モードでは、ホスト・プロセッサが５ＰＲＯＣから情報を読出すことを要求する時、ホスト・プロセッサは読出しストローブをローにさせる。アドレス線ＡＯ−Ａｌｌ上でホスト・ポートにより受取られるアドレスは、ホスト−ポート８００によって読出され、アドレス入力レジスタ８２０ヘラツチされる。

ホスト−ポート８００がデータまたはプログラムＲＡＭバスにアクセスすることを許される時、アドレスは適当なバス上に置かれ、適当なバスに置かれたデータまたはプログラムＲＡＭアドレスに置かれた２４ビツトのデータ・ワードが読出されて、プログラム・データ出力レジスタ８３２または出力データ・レジスタ８３４のいずれかにラッチされる。この情報は、次にマルチプレクサ８３６を介してデーターデマルチプレクサ８４０へ送られ、情報の２４ビツトをホスト・バス１６５の場所ＤＯ−Ｄ２３へ配置する。デマルチプレクサ８４０は、マルチプレクサ８１０の反対の機能を供する。データを２４ビツトのホスト・プロセッサへ、送る時、デマルチプレクサ８４０は単にその２４ビツトを取上げて変更しないまマルチプレクサ９４０および並列ロード・シフト・レジスタ９５０からなっている。その入力側において、アクセス・ポート９００は、直列データならびにクロックおよびストローブ信号を開発ホスト・コンピュータから受取る。このデータは、アクセス・ポートがデータＲＡＭバス１２５またはプログラムＲＡＭバス１５５に対する時分割アクセスが許されるまで、シフト・レジスタ９１０１：、Ｊり配量され、バッファ９２０に格納される。どのバスにデータが書込まれるかの決定は、バッファ９２０に格納されたアドレス−データのｍｓｂを復号するデコーダ９２５により行われる。この復号ブロック９２５は更に、バッファ９２０を適当なバスに接続するスイッチ９３０を制御する。バッファ９２０におけるアドレス−データのｍ　ｓ　ｂ　ｓは、先に述べたようにデータＲＡＭおよびプログラムＲＡＭが別個のアドレス空間を与えられるため、データが送られるのがどのＲＡＭかを表わす。

出力側においては、プログラムＲＡＭバス１５５またはデータＲＡＭバス１２５を介して受取られたデータが、デマルチプレクサ９４０を介してシフト・レジスタ９５０−、送られる。シフト・レジスタ９５０は、データの並直列変換を行い、直列データが外部クロックに従って適当なストローブと共に開発ホスト・コンピュータなどに対して出力できるようにする。

データをプログラムおよびデータＲＡＭに関して書込みおよび読出しを行う能力を提供することにより、アクセス・ポート９００は幾つかの用途を有する。第１に、データＲＡＭにおける特定の場所（例えば、１６進数４０６、または４０８〜１０ｂ）へ書込むことにより、プログラムの中断を開始することができる。中断の結果としてデータＲＡＭに書込まれるＧＳＰの種々のレジスタの内容を読出すことができる。この情報は、デバッグ−プロセスにおいて特に重要である。第２に、必要に応じて、（データＲＡＭに格納される如き）ＧＳＰのレジスタの内容は、データを所要のデータＲＡＭの場所へ書込むことにより、中断モードから出る前に修正することができ、これによりデバッグ・プロセスにおいて別のツールを提供する。第３に、必要に応じて、（マイクロ命令および（または）マイクロ命令の一部として格納されたパラメータを含む）プログラムＲＡＭ自体に格納されたプログラムを「緊急に」変更することができ、またパラメータにおＩプる変更またはプログラムにおける変更がいかに５ＰＲＯＣの機能に影響を及ぼし得るかを（以下に述べるプローブ１０００と関連して）監視する能力を開発者に与えることができる。

図１０１ご示されるプローブ１０００は、データＲＡＭバス１２５を監視して１つ以」二のデータＲＡＭの場所に書込まれたデータ値を捕捉することにより、ユーザが５ＰＲＯＣにより生成された内部信号を見ることを可能にする。プローブ１０００は、一般に、フンパレータ１０１０．入力セクション１０６０ａおよび出力セクション１０６０１）を有するＤＦＭ１０６Ｏ、ディジタル／アナログ・コンバータ１０７０からな、っている１、コンパレータ］０１０は、どのデータＲＡＭアドレスでも監視することができるようにプログラム可鎖である。データＲＡＭアドレスは、コンパレータ１０１０をデータＲＡＭバス１２５に接続して、ＸＮＯＲゲート（図示せず）を介してプログラムされたアドレスをバスに賓かわたアト？／ス七比較する。：とにより監視される。アドレスが一致する時、またデータがデータＲＡＭからの読出しとは反対にデータＲＡＭへ書込まれることが決定される時、プローブがデータのデータＲＡ、Ｍ１００への書込みのためアクセスが許されるまで、データはデータを格納する入力ＤＦＭセクシゴン１０６０ａへ読出される３、この時、プローブ１０００はデータをデータＲＡＭにおけるそれ自体のバッファへ書込む。プローブ１０００がデータＲＡＭＩＱＱからのデータの読出しのためアクセスを許される時、データ・プローブ１０００の出力ＤＦＭセクション１、０６０　ｂがこのデータをそのデータＲＡＭバッファから出力ＤＦＭセクションのＮ除算ブロックにより設定された速度で引出す。このデータは、次にＤ／Ａ−ｊンバータ１０７０へ送られ、ここでオシロスコープで見ることができるようにアナログ・フォーマットに変換される。このように、データＲＡＭのどの場所に書込まれる信号も、必要な時にリアルタイムで監視することができる。アクセス・ポート９００およびプローブ１０００を一緒に用いることにより、アクセス・ポート９００を介して入力されたパラメータ値の変化の影響は、プローブ１．０００を介して直ちにアナログ信号として見ることができる。

図１１に示されるように、複数の５ＰＲＯＣ装ｆｆ１ｌＯａ、１０ｂ、１ｏｅ、１、は、向上した信号処理能力のシステムを提供するため、必要に応じて一緒に接続することができる。典型的には、５ＰＲＯＣ装債は、５ＰＲＯＣはそれらの並列ホスト・ポート８００を介して通信することが可能であるが、それらの直列ポート７００を介して相互に接続されて通信する。５ＰＲＯＣのシステムは、論理プロセッサ１１２０に対して強力な信号処理フロントエンドとして働くことができ、また必要に応じて、電気機械的または電子的な構成要素と直接インターフェースすることができる。

開示された５ＰＲＯＣ装置１０および諸システムのフォーマットは、所要の信号プロセッサまたは処理システムをシリコンで実現するため、ユーザがプログラミング言語と関連してパラメータ化が可能な信号処理機能のセル・ライブラリを利用できるスケッチおよび実現機能を容易に可能にする。提供される信号処理機能には、乗算器、加算接合点、増幅器、積分器、位相同期ループ、ＩＩＲフィルタ、ＦＩＲフィルタ、ＦＦＴ、整流器、コンパレータ、リミッタ、発振器、波形ジェネレータなどが含まれる。ユーザが自分自身の機能を定義することを可能にするプログラミング言語もまた提供される。開発システムのユーザは、機能ブロックを表わす多数のアイコンの選択を有する。コンピューターマウスの使用により、必要に応じて、スクリーン上にシンボルを置いてブロック図のフォーマットに一緒に結合することができる。ユーザ体系が完成すると、開発システムは自動的に情報を最適の状態にコンパイルし、１つ以上の一体化された信号プロセッサのホストまたはアクセス−ポートと接続されたＲ５２３２リンクおよびインターフェース回路（図示せず）を介してプログラムをダウンロードする。コンパイラは一体化された信号プロセッサに対する自動コードを生じるのみならず、データＲＡＭにおけるその内部アドレスと共に定義された全ての変数をリストするシンボル・テーブルをも生じる。これらのアドレスに対する書込みは、これらパラメータ値を変化させる。例えば、「音−…」と対応するアドレスに対して書込みが行われると、増幅器の利得が新しい値に変化することになる。

本発明の５ＰＲＯＣＩＯと関連して用いられることが望ましいコンパイラの高レベルのフロー図が図１２に示される。開発システムのユーザが１つのデザインをコンパイルしようと欲する時、ユーザはこのデザインを含む入力ファイルでコンパイラを実行する。コンパイラは、最初に１２１０においてその色々なライブラリ・ブロックのどれを必要とするかを判定する。あるライブラリ・ブロックがサブブロックを必要とするため、コンパイラは１２１２においてどのサブブロック０が要求され、全ての必要なライブラリ・ブロック・ファイルを読込むことができるかどうかを判定する。もし可能ならば、同じブロックを１つのデザインにおいて１回以上使用することができるため、１２２０において、コンパイラは要求される各ブロックの個々のインスタンスを生成する。このようなブロックは異なるパラメータで呼出すことができ、これによりこのブロックの異なるバージジンを生成することになる。ステップ１２２０において生成されたインスタンスは、コンパイラのデータ構造内でツリーとして表わされ、ツリーの根元にユーザのデザインの最上レベルのブロックがある。１２３０において、コンパイラは各インスタンスの内容を評価し、子のインスタンスの入出力およびより高いレベルのインスタンスにおける記憶場所間の論理的結合を確立する。１つのインスタンスを評価する際、コンパイラは、このインスタンスのコードおよびデータ格納要件を決定し、最低レベルの子のインスタンスを含むアセンブリ言語命令をアセンブルする。］２４０において、コンパイラは各親のインスタンスに含まれる子のインスタンスのリスｉ・を）１ρべ変えるｙインスタンスの順序付けを行う。これは、最も低い各レベルの子のインスタンスと関連するプログラム命令のセットが５ＰＲＯＣＩＯのプログラムＲＡＭ１５０に置かれる順序である。このためには、コンパイラはツリーの根元における最上レベルのインスタンスの入力から順方向に辿り子のブロックに遭遇するように降下する。１つのインスタンスの全ての入力に達した時、インスタンスは次の子のインスタンスとしてその親のインスタンスのシーケンスにセットされる。フィードバック・ループが検出され注記される。１２５０において、コンパイラは多数の４００にわたりデザインを区分する。

１つ以１のインスタンスの加算がその許された処理時間、即ち１サンプル期間以上を要することをＧＳＰに要求するまで、連続的な子のインスタンスが１つのＧＳＰに割当てられる。一連の子のインスタンスが新しいＧＳＰに割当てられ、全てのインスタンスが各ＧＳＰに割当てられるまでこのプロセスは継続する。区分ステップ１２５０の−１として、コンパイラは子のシーケンスにおける正しい点に仮想ブロックのインスタンスを挿入する。仮想ブロックは、ユーザには示されないが、システムの正しい機能のためには必要であるブロックであり、例えば、信号フローにおける１つのＧＳＰから次のＧＳＰに信号を送るソフトウェアＦＩＦＯを実現するブロックである。ステップ１２６０において、コンパイラはステップ１２５０で加えられた仮想ブロック−インスタンスがコンパイラのインスタンス・ツリーのデータ構造に完全に一体化されるように、インスタンスの再評価を行う。

次に、１２７０において、コンパイラは、ステップ１２４０で決定されたシーケンスでインスタンスのツリーをたどることにより、また最下位のレベルの各子インスタンスに達すると、ファイルに対してこのインスタンスに対してアセンブルされた５ＰＲＯＣ命令のシーケンスを出力することによってコードを生成する。

これはまた、第２のファイルに対して各インスタンスで要求されるデータ構造に対する所要の初期化値を出力する。これは更に、第３のファイルに対して、ユーザにより与えられるかあるいはコンパイラにより自動的に生成された種々のシンボル−ネームにより照合されるプログラムおよびデータの場所を出力して、デザインの特定のＡ、　Ｓ　Ｐを照合する。

５ＰＲＯＣが一旦プログラムされると、開発システムはユーザが装置を反復的にデバッグすることを可能にする。このため、上記のプローブ１０００は、開発システムのホストにおける指令ライン・エディタにより付勢される。概略図（ブロック図）のノードのネームの打ち込みは、プローブをこの点へ「移動」する。

このプローブの出力は、一体化された信号プロセッサの固定ビンに取付けられたオシロスコープいより監視可能である。同様に、指令ライン・エディタは、ノマラメータの修正に使用することができる。パラメータの修正は、タイプあるいはファイルからのダウンロードのいずれかが可能である。この機能は、ユーザが例えばポールおよびゼロの場所をフィードバック−システムで移動させてリアルタイムに効果を観察することを可能にする。

設計者が自分のシステムの最適化を完了すると、開発システムは、ＥＰＲＯＭ１７０に格納することができるファイルを生成する。５ＰＲＯＣ１０のパワーアップと同時に、ＥＰＲＯＭ１７０は５ＰＲＯＣのホスト・ポート８００と接続され、ＥＰＲＯＭ１７０に含まれるファイルを用いて装置をプログラムする。

本文では、カストマイズされた信号処理装置のシリコンにおける短期の実現を可能にする信号プロセッサおよび信号処理システムについて記載した。特定の実施態様について記載したが、本発明は技術が許す限り範囲が広いため、この実施態様に限定されることを意図するものではない。このため、多数のＧＰＳを使用する５ＰＲＯＣについて述べたが、拡張された更に強力な１つのＧＳＰをマルチポート化データＲＡＭ、プログラムＲＡＭ％ＤＦＭなどと関連して使用することにより、アーキテクチャの多（の利点が依然として実現されることが理解されよう。更に、特定のＲＡＭサイズ、バス・サイズ、ＦＩＦＯ長さなどについて記載したが、これらは設計上の選択であり設計者の要求に従って変化し得るものであることが理解されよう。また、ＧＳＰＳＤＦＭおよびトリガー・バス・システムに対するＲＡＭバス・デコーダに対して特定の回路を開示したが、また直列ポート、ホスト・ポート、アクセス・ポートおよびプローブに対して特定のブロックが示されたが、この回路またはブロックにより包含される機能が異なる方法で実現されて同じあるいは同様の結果を達成できることが理解されよう。従って、当業者には、本発明の開示された如き趣旨および範囲から逸脱することなく、本発明に対して更に他の修正が可能であることが理解されるであろう。

ムΣ ＦＩＧ、６ＡＦＩＧ、　６ＢＦＩＧ、　６ＣＦＩＧ、７ＡＦＩＧ、　９ＦＩＧ、　１２ＦＩＧ、　１３８　ウ＋３Ａカ、う要約書マルチポート中央記ｔｒｔ装Ｚ（ＲＡＭＩｏｏ）と、プログラム・メモリー（１５０）と、ＲＡＭおよびプログラム・メモリーと接続された１つ以上のディジタル・プロセッサ（４００）と、データのマルチポートＲＡＭとのインターフェースとして働（，５ＰＲＯＣへ入る外部データおよび５ＰＲＯＣからの処理済みデータをＩＩＩｇＩＩするデータ・フロー・マネージャ（６００）と、ＤＦＭと接続され５ＰＲＯＣに対して直列インターフェースとして慟（入出力ポート（７００）と、５ＰＲＯＣのプログラミングを可能にし５ＰＲＯＣに対する並列インターフェースとして働くホスト・ポート（８００）とを有するプログラム可能な集積信号プロセッサ（ＳＰＲＯＣ）を提供する。５ＰＲＯＣは、その入出力ポートを介して接続されてシステムを提供する。コンパイルおよびユーザ・インターフェース・システムと関連する５ＰＲＯＣのアーキテクチャは、ユーザが５ＰＲＯＣにおいて複雑な回路を「スケッチして実現」することを可能にする。アクセス・ポート（９００）は、データおよびプログラムＲＡＭの記憶場所に対する読出し／書込みを可能にする。プローブ（１０００）は、記憶場所の監視を可能にし、これを表示するアナログ信号を提供する。

手続補正書（ｊ５カ特許庁長官　蘇生　渡　殿　和　°４　°ｕ７ｅｍ１、事件の表示ＰＣＴ／ＵＳ９１１０３３８６平成３年特許願第５１０６２１号２、発明の名称ッ　プログラム可能信号プロセッサｅアーキテクチャ３、補正をする者事件との関係　特許出願人住所名　称　スター・セミコンダクター・コーポレーション４、代理人住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区５、補正命令の日付　平成　５年　８月１０日　溌送日）６、補正の対象（１）出願人の代表音名を記載した国内書面（２）委任状及び翻訳文（３）図面翻訳文国際調査報告一呻晴鴫譬＾−−−　−ＰＣＴ／ｌＪｓ９１１０３３８６

Claims

【特許請求の範囲】

１．データ信号を受取り、該データ信号を処理することにより、処理装置に対して外部で使用可能な処理されたデータ信号を生成する半導体集積回路用の処理装置において、ａ）前記データ信号を受取る少なくとも１つのデータ信号受取り手段と、ｂ）前記データ信号受取り装置と接続されて、前記受取ったデータ信号を記憶するマルチポート中央記憶装置とを設け、該データ信号受取り手段は、前記マルチポート中央記憶装置における所要の場所へ前記受取ったデータ信号を送る手段を含み、ｃ）前記マルチポート中央記憶装置と接続されて、前記データ信号を該マルチポート中央記憶装置から取得し、該データ信号を処理することにより処理済みデータ信号を生成し、該処理済みデータ信号を記憶するため前記マルチポート中央記憶装置へ送る複数のディジタル処理手段と、ｄ）前記複数のディジタル処理手段と接続されて、該複数のディジタル処理手段に対するマイクロ命令を記憶するプログラム・メモリー手段とを設け、該ディジタル処理手段は前記プログラム・メモリーに記憶された前記マイクロ命令に従って前記データ信号を処理し、ｃ）前記マルチポート中央記憶装置と接続されて、前記処理装置に対して外部で使用可能となる前記処理流みデータ信号を該マルチポート中央記憶装置から受取る少なくとも１つの出力ポートを設けてなることを特徴とする処理装置。
２．データ信号を受取り、該データ信号を処理することにより、処理装置に対して外部で使用可能な処理済みデータ信号を生成する半導体集積回路用の処理装置において、ａ）前記データ信号を受取る少なくとも１つのデータ信号受取り手段を設け、該各データ信号受取り手段は、マルチポート中央記憶装置における所要の第１のアドレス場所へ反復的に逐次にデータを書込む手段を含み、ｂ）前記マルチポート中央記憶装置は前記少なくとも１つのデータ信号受取り装置と接続されて前記受取ったデータ信号を記憶し、ｃ）前記マルチポート中央記憶装置と接続されて、前記データ信号を該マルチポート中央記憶装置の前記第１のアドレスから取得し、該データ信号を処理することにより処理済みデータ信号を生成し、該処理済みデータ信号を前記マルチポート中央記憶装置の第２のアドレス場所に記憶するため送るディジタル処理手段と、ｄ）前記マルチポート中央記憶装置と接続されて、前記第１のマルチポート中央記憶装置の前記第２のアドレス場所から前記処理済みデータ信号を反復的に逐次取得し、前記処理装置に対して外部で使用可能な前記処理済みデータ信号を形成する少なくとも１つのデータ出力手段とを設け、前記処理装置により受取られた実質的に全ての信号データが前記マルチポート中央記憶装置に流れ、前記データ信号受取り手段および前記出力手段が、前記処理装置に対して出入りするデータ・フローを提供して、前記ディジタル処理手段がデータ入力割込みから実質的に解放されて機能することを可能にすることを特徴とする処理装置。
３．テキストまたは図形的に高レベルの記述により定義された実質的に集積された回路のフォーマットの異なる回路において実現するシステムにおいて、ａ）開発システムを設け、該開発システムは、１）前記異なる回路を実現する際に有効な、各々が１組の命令により定義される複数の機能ブロック要素を含むセル・ライブラリを記憶する記憶手段と、２）前記セル・ライブラリの前記機能ブロック要素を選択し、該機能ブロック要素間の相互接続を定義する同路定義エントリ手段とを含み、該回路定義エントリ手段が所要の回路の一部として選択された複数の機能ブロック要素に対するパラメータを入力する手段を含み、３）前記１組の命令および前記パラメータを、少なくとも１つの信号処理装置に対するマイクロコードを生成する所定のアルゴリズムに従ってコンパイルする処理手段を含み、これにより前記少なくとも１つの信号処理装置が前記所要の回路を実現することができ、ｂ）前記信号処理装置は、これに対して外部で生成されたデータ信号を受取り、該データ信号を処理することにより処理済みデータ信号を生成し、該処理済みデータ信号を前記処理装置に対して外部の手段から使用可能にし、該信号処理装置は、１）前記データ信号を受取り、前記マイクロコードを前記開発システムから受取るポート手段と、２）プログラム・バスを含み、前記ポート手段と接続されて前記マイクロコードを受取り記憶するプログラム・メモリーと、３）データ・バスを含み、前記受取ったデータ信号をマルチポート中央記憶装置における所要の場所へ送る手段を含む前記ポート手段と接続された、前記受取ったデータ信号を記憶するためのマルチポート中央記憶装置と、４）前記マルチポート中央記憶装置および前記プログラム・メモリーと接続されて、前記データ信号を該マルチポート中央記憶装置から取得し、前記プログラム・メモリーに記憶された前記マイクロコードに従って前記データ信号を処理することにより処理済みデータ信号を生成し、前記マルチポート中央記憶装置に記憶するため該処理済みデータ信号を検出するディジタル処理手段と、５）前記マルチポート中央記憶装置と接続されて、該マルチポート中央記憶装置から前記処理済みデータ信号を取得し、該処理済みデータ信号を前記処理装置に対して外部の前記手段から使用可能にする出力手段とを含むことを特徴とするシステム。