JPH0926918A - メモリシステム及びそのメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】初期化モード時にメモリに対するデータの書込
み動作または読出し動作の効率を向上して、初期化処理
の高速化を実現することにより、システムのオーバヘッ
ドの減少を図ることにある。 【解決手段】メモリコントローラ２０は、通常のデータ
書込み動作時には、ＣＰＵ１から出力されたアドレスに
従ってアクセス対象のメモリブロックを選択し、この選
択されたメモリブロックの指定の記憶領域に指定のデー
タを書込む。また、初期化モード時には全メモリブロッ
クを選択し、ＣＰＵ１により指定されたアドレスに従っ
て指定された各記憶領域に検査用データを書込む。これ
により、初期化モードには、複数の記憶領域に対して、
検査用データの並列書込み動作を実現できるため、初期
化処理の高速化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リード／ライトメ
モリのアクセス制御を行なうメモリ制御装置を有し、特
に初期化モード時のアクセス制御を改善して初期化処理
の高速化を実現したメモリシステムに関する。

【０００２】

【従来の技術】従来、コンピュータシステムでは、デー
タの書込み動作と読出し動作の可能なリード／ライトメ
モリ（以下単にメモリと称する）は、システムのメイン
メモリ等に使用される必要不可欠な構成要素である。こ
のメモリはＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅ
ｍｏｒｙ）と称するＩＣメモリからなる。

【０００３】システムは、通常では電源の投入時に、実
装されたメモリが正常に機能するか否かを検査する初期
化処理を実行する。この初期化処理の実行を、通常のメ
モリのリード／ライト動作と区別して、初期化モードと
称する。

【０００４】初期化モードでは、システムのプロセッサ
（ＣＰＵ）が、メモリの全記憶領域（全アドレス空間）
をアクセスし、単位記憶領域毎（アドレス毎）に検査用
データを書込む。メモリの全記憶領域に対して検査用デ
ータの書込み終了後に、そのメモリの全記憶領域からア
ドレス単位に読出し、書込みした検査用データと読出し
た検査用データとが一致するか否かを検査する。

【０００５】なお、初期化処理には、メモリに対して初
期化データの書込み処理や検査結果に従ったメモリの故
障診断処理も含むこともある。ＣＰＵ１は、図１５
（Ａ）に示すように、メモリコントローラ２を介してメ
モリ３をアクセスし、前記のような初期化処理を実行す
る。この初期化処理において、検査用データの書込み動
作時には、同図（Ｂ）に示すように、ＣＰＵ１はアクセ
ス処理（アドレスとデータの出力）を終了すると、メモ
リコントローラ２がメモリ３にデータを書込むためのデ
ータ転送を完了する前に（例えば時間Ｔ１）、次のアク
セス処理を実行する（例えば０番地から１番地のアクセ
ス）。これは、メモリコントローラ２は、ＣＰＵ１から
のデータをバッファするいわゆるライトバッファ機能を
利用するためである。

【０００６】即ち、同図（Ｃ）に示すように、ＣＰＵ１
は、アドレスカウンタＡＣを制御して、メモリ３の０番
地から順にアドレスをインクリメントして、全アドレス
の記憶領域に検査用データを書込む（ステップＳ１〜Ｓ
４）。このとき、ステップＳ３に示すメモリ３に対する
データの書込み動作が完了する前に、ＣＰＵ１は次のア
ドレスをアクセスするための処理（ステップＳ４）を実
行する。

【０００７】一方、前記の初期化処理において、検査用
データの読出し動作時には、図１６（Ａ）に示すよう
に、ＣＰＵ１はメモリコントローラ２に読込み要求（ア
クセス）をした後に、読出しデータの転送が完了するま
で、次のアクセス処理を実行することはできない。

【０００８】即ち、図１６（Ｂ）に示すように、ＣＰＵ
１が例えば０番地の読込み要求をすると、メモリコント
ローラ２はメモリ３から０番地の検査用データを読出し
て、ＣＰＵ１に転送する（ステップＳ１０〜Ｓ１２）。
このとき、０番地の検査用データがＣＰＵ１に対して転
送が完了した後に（時間Ｔ１）、ＣＰＵ１は次の１番地
の読込み要求をすることになる（ステップＳ１３，Ｓ１
４）。

【０００９】

【発明が解決しようとする課題】前述したように、メモ
リの初期化モード時には、ＣＰＵはメモリに検査用デー
タを書込み、さらに書込みした検査用データを読出して
検査する。検査用データの読出し動作時には、読出しデ
ータの転送が終了するまで、次のアクセス処理はできな
い。即ち、ＣＰＵとメモリ間のデータ転送によるデータ
バスの占有時間が長くなる。

【００１０】また、検査用データの書込み動作時には、
読出し動作時と比較して、いわゆるシステムのオーバヘ
ッドは小さいが、メモリの単位領域毎にデータを書込む
ため、メモリの記憶容量が大容量の場合には、書込み処
理に要する時間が多大となる。したがって、従来のメモ
リの初期化処理は結果的に低速であり、システムのオー
バヘッドを大きくする要因の一つになっている。

【００１１】本発明の目的は、初期化モード時にメモリ
に対するデータの書込み動作または読出し動作の効率を
向上して、初期化処理の高速化を実現することにより、
システムのオーバヘッドの減少を図ることにある。

【００１２】

【課題を解決するための手段】本発明の第１は、所定の
アドレス空間を有するメモリを複数のメモリブロックに
分割した構成とし、各メモリブロック単位にアクセス制
御するメモリ制御手段を有するメモリシステムである。
このメモリ制御手段は、メモリの初期化モード時に全メ
モリブロックに対して、所定の検査用データを並列に書
込む。

【００１３】本発明の第２は、メモリの初期化モード時
に、各メモリブロックから所定の検査用データを読出す
と共に、各メモリブロック毎に設けられたエラー検出手
段から出力されたエラー検出データを入力するメモリ制
御手段を有するシステムである。

【００１４】本発明の第１では、メモリ制御手段は、通
常のライト動作時には、ＣＰＵから出力されたアドレス
に従ってアクセス対象のメモリブロックを選択し、この
選択されたメモリブロックの指定の記憶領域に指定のデ
ータを書込む。また、初期化モード時には全メモリブロ
ックを選択し、ＣＰＵにより指定されたアドレスに従っ
て指定された各記憶領域に検査用データを書込む。これ
により、初期化モードには、複数の記憶領域に対して、
検査用データの並列書込み動作を実現できるため、初期
化処理の高速化を図ることができる。

【００１５】本発明の第２では、初期化モード時に全メ
モリブロックに並列書込みされた検査用データを読出す
ときに、各メモリブロック毎に設けられたエラー検出手
段は検査用データのエラー検出データを出力する。メモ
リ制御手段は、読出した検査用データを入力すると共
に、エラー検出手段からのエラー検出データを入力す
る。これにより、初期化モード時に検査用データをＣＰ
Ｕに転送することなく、エラー検出データに基づいたエ
ラー検出結果のみをＣＰＵに転送することが可能とな
る。したがって、ＣＰＵに対する読出した検査用データ
の転送を省略できるため、初期化処理の高速化を図るこ
とができる。

【００１６】

【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は第１の実施形態に係わるメモ
リシステムの要部を示すブロック図であり、図２は本実
施形態に係わるメモリコントローラのロジック回路の構
成を示すブロック図であり、図３は本実施形態の動作を
説明するための真理値表を示す図表である。 （第１の実施形態のシステム構成）本システムは、図１
に示すように、ＣＰＵ１と、メモリコントローラ２０
と、メモリ３０とを有する。メモリコントローラ２０
は、後述するメモリブロック３０ａ〜３０ｄを選択する
ための選択信号Ｓを出力するロジック回路２１を備えて
いる。メモリコントローラ２０は、ＣＰＵ１からのアク
セス要求（データの読出し又は書込み）に応じてメモリ
３０のアクセス制御を実行する。

【００１７】本実施形態のメモリ３０は、例えばシステ
ムのメインメモリに使用されるリード／ライトメモリ
（ＲＡＭ）であり、図１に示すように、複数のメモリブ
ロック３０ａ〜３０ｄに分割されて構成されている。

【００１８】本実施形態では、メモリ３０は、４ブロッ
クのメモリブロック３０ａ〜３０ｄに分割されており、
例えば３２ビット幅のアドレスにおいて，それぞれ先頭
アドレス＃０Ｘ〜＃６Ｘを割当てられている。各メモリ
ブロック３０ａ〜３０ｄは増設単位としても扱われる。
即ち、メモリブロック単位で、記憶領域の増減が可能で
ある。ここで、「＃」は１６進数を意味し、「Ｘ」は７
桁の０を意味する。したがって、本実施形態のメモリ３
０は、「＃００００００００」から「＃７ＦＦＦＦＦＦ
Ｆ」までのアドレス空間を有する。

【００１９】メモリコントローラ２０は、ＣＰＵ１のア
クセス要求に応じて、各メモリブロック３０ａ〜３０ｄ
にアドレスＡを出力し、３２ビットのデータＤ（ｄ０，
ｄ１…ｄ３１）の書込み動作または読出し動作の制御を
行なう。

【００２０】ここで、メモリコントローラ２０は、ＣＰ
Ｕ１からの３２ビットのアドレス（ａ０，ａ１…ａ３
１）において、最上位ビット（ＭＳＢ）の「ａ０」と次
上位ビット「ａ１」をメモリブロック３０ａ〜３０ｄの
選択用として使用し、残りの下位３０ビットのアドレス
Ａ（ａ２…ａ３１）を各メモリブロック３０ａ〜３０ｄ
のアドレス指定として使用する。また、データＤは最上
位ビット（ＭＳＢ）が「ｄ０」で、最下位ビット（ＬＳ
Ｂ）が「ｄ３１」である。 （ロジック回路２１の構成）メモリコントローラ２０に
含まれるロジック回路２１は、図２に示すように、イン
バータ２１ａ，２１ｂ、オア（ＯＲ）回路２１ｃ〜２１
ｆ、及びアンド（ＡＮＤ）回路２１ｇ〜２１ｊの各論理
ゲート群から構成されている。

【００２１】ロジック回路２１は、初期化モード信号Ｉ
Ｍと上位２ビットのアドレスａ０，ａ１を入力とし、各
メモリブロック３０ａ〜３０ｄのイネーブル端子（反転
端子）に選択信号Ｓ（Ｓ１〜Ｓ４）を出力する。

【００２２】ここで、初期化モード信号ＩＭは、論理レ
ベル“Ｌ”が初期化モードの有意信号であり、論理レベ
ル“Ｈ”が通常のデータ書込み動作を意味する。選択信
号Ｓ１〜Ｓ４は論理レベル“Ｌ”がイネーブルであり、
論理レベル“Ｈ”がディスイネーブルを意味する。

【００２３】アンド回路２１ｇ〜２１ｊは、初期化モー
ド信号ＩＭによりゲート制御されて、有意の論理レベル
“Ｌ”のときに、選択信号Ｓ１〜Ｓ４の全てを論理レベ
ル“Ｌ”のイネーブルに設定する。一方、初期化モード
信号ＩＭが論理レベル“Ｈ”のときには、図３の真理値
表に示すように、上位２ビットのアドレスａ０，ａ１に
従って指定された選択信号Ｓが論理レベル“Ｌ”のイネ
ーブルとなる。即ち、ａ０，ａ１が共に論理レベル
“Ｌ”のときは、選択信号Ｓ１が論理レベル“Ｌ”とな
り、メモリブロック３０ａがイネーブルとなる。同様
に、ａ０，ａ１が共に論理レベル“Ｈ”のときは、選択
信号Ｓ４が論理レベル“Ｌ”となり、メモリブロック３
０ｄがイネーブルとなる。 （検査用データの並列書込み動作）本実施形態では、Ｃ
ＰＵ１がメモリ３０の初期化処理を指示すると、メモリ
コントローラ２１はＣＰＵ１からの検査用データＤをバ
ッファし、論理レベル“Ｌ”の初期化モード信号ＩＭを
生成する。

【００２４】ロジック回路２１は、論理レベル“Ｌ”の
初期化モード信号ＩＭに応じて、選択信号Ｓ１〜Ｓ４の
全てを論理レベル“Ｌ”のイネーブルに設定する。した
がって、メモリブロック３０ａ〜３０ｄの全てが選択さ
れて、イネーブル状態となる。

【００２５】さらに、メモリコントローラ２１は、ＣＰ
Ｕ１からの３２ビットのアドレスの中で、上位２ビット
を除くアドレスＡを出力し、ＣＰＵ１からの検査用デー
タＤを出力する。これにより、各メモリブロック３０ａ
〜３０ｄにおいて、アドレスＡにより指定されたアドレ
スの記憶領域には、検査用データＤが書込まれる。

【００２６】具体的には、例えばＣＰＵ１からのアドレ
スにおいて上位２ビットを除く下位ビットの全てが
「０」のときには、図１に示すように、各メモリブロッ
ク３０ａ〜３０ｄの斜線で示す記憶領域に、検査用デー
タＤが並列に書込まれることになる。 （通常のデータ書込み動作）一方、通常のデータ書込み
動作時には、メモリコントローラ２１は初期化モード信
号ＩＭを論理レベル“Ｈ”に設定する。

【００２７】したがって、ロジック回路２１は、図３の
真理値表に示すように、上位２ビットのアドレスａ０，
ａ１の論理レベル状態に従って、選択信号Ｓ１〜Ｓ４の
いずれかを論理レベル“Ｌ”に設定する。

【００２８】具体的には、アドレスａ０，ａ１が共に論
理レベル“Ｌ”のときは、選択信号Ｓ１が論理レベル
“Ｌ”となり、メモリブロック３０ａがイネーブルとな
る。即ち、ＣＰＵ１が、ライト命令と上位２ビットのア
ドレスａ０，ａ１が「０」のアドレスとを出力すると、
メモリコントローラ２１はメモリブロック３０ａにライ
トデータＤを書込むことになる。ライトデータＤは、下
位３０ビットのアドレスＡにより指定されたメモリブロ
ック３０ａの記憶領域に書込まれる。

【００２９】また、アドレスａ０が論理レベル“Ｌ”
で、アドレスａ１が論理レベル“Ｈ”のときは、選択信
号Ｓ２が論理レベル“Ｌ”となり、メモリブロック３０
ｂがイネーブルとなる。したがって、ライトデータＤ
は、メモリブロック３０ｂのアドレスＡにより指定され
た記憶領域に書込まれる。

【００３０】さらに、アドレスａ０が論理レベル“Ｈ”
で、アドレスａ１が論理レベル“Ｌ”のときは、選択信
号Ｓ３が論理レベル“Ｌ”となり、メモリブロック３０
ｃがイネーブルとなる。したがって、ライトデータＤ
は、メモリブロック３０ｃのアドレスＡにより指定され
た記憶領域に書込まれる。

【００３１】同様に、アドレスａ０，ａ１が共に論理レ
ベル“Ｈ”のときは、選択信号Ｓ４が論理レベル“Ｌ”
となり、メモリブロック３０ｄがイネーブルとなる。し
たがって、ライトデータＤは、メモリブロック３０ｄの
アドレスＡにより指定された記憶領域に書込まれる。

【００３２】以上のように第１の実施形態によれば、メ
モリ３０の初期化モード時に、分割した全メモリブロッ
ク３０ａ〜３０ｄの指定記憶領域に、検査用データＤを
並列に書込むことができる。したがって、従来の初期化
モードと比較して、メモリ３０に対するデータの書込み
回数を分割単位（増設単位）数分の１（本実施形態では
１／４）に減少させることができる。これにより、メモ
リ３０の初期化処理において、検査用データの書込み処
理に要する時間を短縮することができる。これにより、
結果的にメモリの初期化処理の高速化を実現することが
できる。

【００３３】なお、初期化モード時に、検査用データを
読出す読出し動作では、各メモリブロック３０ａ〜３０
ｄから順に検査用データを読出す。したがって、検査用
データの読出し処理に要する時間は従来の場合と同様で
ある。 （第２の実施形態のシステム構成）第２の実施形態に係
わるメモリシステムは、図４に示すように、メモリブロ
ック３０ａ〜３０ｄのそれぞれに対応するドライバ回路
３１ａ〜３１ｄを有するものである。なお、他の構成要
素は、前述した第１の実施形態のシステムと同様であ
る。

【００３４】ドライバ回路３１ａ〜３１ｄは、メモリブ
ロック３０ａ〜３０ｄとメモリコントローラ２０との間
に介在し、メモリブロック３０ａ〜３０ｄに対するデー
タＤの入出力を切換える機能を有する。

【００３５】即ち、データ書込み動作時には、ドライバ
回路３１ａ〜３１ｄは、メモリコントローラ２０からの
書込みデータ（検査用データを含む）Ｄをメモリブロッ
ク３０ａ〜３０ｄに入力する。一方、データ読出し動作
時には、逆にメモリブロック３０ａ〜３０ｄからの読出
しデータ（検査用データを含む）Ｄをメモリコントロー
ラ２０に出力する。

【００３６】さらに、ドライバ回路３１ａ〜３１ｄは、
メモリブロック３０ａ〜３０ｄからの読出しデータＤの
エラーチェック処理に使用するエラー検出データＥ（Ｅ
１〜Ｅ４）をメモリコントローラ２０に出力する機能を
有する。 （ドライバ回路の構成）本実施形態のドライバ回路３１
ａ〜３１ｄは、図５に示すように、書込みデータ又は読
出しデータである３２ビットのデータＤ（ｄ０…ｄ３
１）の２ビットのデータを入出力とする複数のドライバ
ユニットＤＲ１〜ＤＲ１６とオア（ＯＲ）回路３２ａ〜
３２ｅとを有する。

【００３７】オア回路３２ａは、ドライバユニットＤＲ
１〜ＤＲ４の各エラー検出回路（後述する排他的論理和
回路）からのエラー検出データＥＲ１〜ＥＲ４を入力と
する。同様に、オア回路３２ｂは、ドライバユニットＤ
Ｒ５〜ＤＲ８の各エラー検出回路からのエラー検出デー
タＥＲ５〜ＥＲ８を入力とする。オア回路３２ｃは、ド
ライバユニットＤＲ９〜ＤＲ１２の各エラー検出回路か
らのエラー検出データＥＲ９〜ＥＲ１２を入力とする。
オア回路３２ｄは、ドライバユニットＤＲ１３〜ＤＲ１
６の各エラー検出回路からのエラー検出データＥＲ１３
〜ＥＲ１６を入力とする。

【００３８】オア回路３２ｅは、各オア回路３２ａ〜３
２ｄからの出力データｅ１〜ｅ４を入力とし、３２ビッ
トの読出しデータＤのエラー検出データＥ（Ｅ１〜Ｅ
４）をメモリコントローラ２０に出力する（図６（Ｂ）
を参照）。

【００３９】ドライバユニットＤＲ１〜ＤＲ１６は、デ
ータ書込み動作とデータ読出し動作との切換えに応じて
メモリコントローラ２０から出力される制御信号Ｂｉ，
Ｂｏに従ってデータＤの入出力を切換える。即ち、デー
タ書込み動作時には、ドライバユニットＤＲ１〜ＤＲ１
６は、メモリコントローラ２０からの制御信号（入力制
御信号）Ｂｉにより、メモリコントローラ２０から出力
された書込みデータＤを入力してメモリブロック３０ａ
〜３０ｄに供給する。また、データ読出し動作時には、
メモリコントローラ２０からの制御信号（出力制御信
号）Ｂｏにより、メモリブロック３０ａ〜３０ｄから読
出された読出しデータＤをメモリコントローラ２０に出
力する。 （ドライバユニットの構成）ドライバユニットＤＲ１〜
ＤＲ１６は全て同一構成であり、複数のドライバとエラ
ー検出回路を構成する排他的論理和回路（Ｅｘ−オア回
路）とからなる。ここでは、便宜的にドライバユニット
ＤＲ１について、図６（Ａ）を参照して説明する。

【００４０】図６（Ａ）に示すように、ドライバユニッ
トＤＲ１は、出力用のドライバ５０ａ，５０ｃと入力用
のドライバ５０ｂ，５０ｄ、およびＥｘ−オア回路５１
を有する。出力用のドライバ５０ａ，５０ｃは、メモリ
コントローラ２０からの出力制御信号Ｂｏに応じてアク
ティブ状態となり、例えばメモリブロック３０ａから出
力された２ビットの読出しデータｄ０，ｄ１をメモリコ
ントローラ２０に出力する。入力用のドライバ５０ｂ，
５０ｄは、メモリコントローラ２０からの入力制御信号
Ｂｉに応じてアクティブ状態となり、メモリコントロー
ラ２０から出力された２ビットの書込みデータ（検査用
データを含む）ｄ０，ｄ１を入力し、例えばメモリブロ
ック３０ａに出力する。

【００４１】Ｅｘ−オア回路５１は、隣接する２ビット
の読出しデータｄ０，ｄ１を比較し、両者が不一致の場
合に論理レベル“Ｈ”のエラー検出データＥＲ１を出力
する。当然ながら、両者が一致の場合には、エラー検出
データＥＲ１は論理レベル“Ｌ”となる。 （初期化モード時のデータ読出し動作）初期化モード時
には、前述の第１の実施形態と同様に、メモリコントロ
ーラ２０はＣＰＵ１からの検査用データ（即ち、書込み
データ）Ｄをバッファし、論理レベル“Ｌ”の初期化モ
ード信号ＩＭを生成する。

【００４２】ロジック回路２１は、論理レベル“Ｌ”の
初期化モード信号ＩＭに応じて、選択信号Ｓ１〜Ｓ４の
全てを論理レベル“Ｌ”のイネーブルに設定する。した
がって、メモリブロック３０ａ〜３０ｄの全てが選択さ
れてイネーブル状態となる。

【００４３】これにより、メモリブロック３０ａ〜３０
ｄには、アドレスＡにより指定されたアドレスの記憶領
域（斜線で示す各先頭アドレスの記憶領域）には、検査
用データＤが並列に書込まれることになる。この検査用
データの書込み動作時には、メモリコントローラ２０か
らの入力制御信号Ｂｉに応じて、メモリブロック３０ａ
〜３０ｄの各ドライバ回路３１ａ〜３１ｄを介して、検
査用データをメモリブロック３０ａ〜３０ｄに書込む。
即ち、ドライバ回路３１ａ〜３１ｄの各ドライバユニッ
トＤＲ１〜ＤＲ１６はアクティブ状態にして、検査用デ
ータをメモリブロック３０ａ〜３０ｄに供給する。

【００４４】この検査用データの読出し動作時には、メ
モリコントローラ２０はロジック回路２１からの選択信
号Ｓにより、メモリブロック３０ａ〜３０ｄを順次選択
して、検査用データＤを順番に読出す。

【００４５】即ち、メモリコントローラ２０は出力制御
信号Ｂｏにより、例えば選択されたメモリブロック３０
ａに対応するドライバ回路３１ａを介して、読出しデー
タ（検査用データ）Ｄを入力する。具体的には、各ドラ
イバユニットＤＲ１〜ＤＲ１６の出力用のドライバ５０
ａ，５０ｃをアクティブ状態にして、読出しデータ（検
査用データ）Ｄを入力する。

【００４６】この検査用データの読出し動作時に、メモ
リコントローラ２０は、前記のようにドライバ回路３１
ａを介して、読出しデータＤと共にそのエラー検出デー
タＥ１を入力する。このエラー検出データＥ１は、検査
用データＤの各隣接する２ビット間の比較結果であり、
不一致の場合に論理レベル“Ｈ”となるエラー検出デー
タＥＲ１〜ＥＲ１６である。

【００４７】通常では、検査用データＤは全ビットｄ０
〜ｄ３１が“０”または“１”の特定データである。し
たがって、ドライバ回路３１ａの各ドライバユニットＤ
Ｒ１〜ＤＲ１６に設けられたエラー検出回路（Ｅｘ−オ
ア回路５１）により、読出した検査用データＤの中に、
隣接間ビットの異なるエラーを含む場合には、エラー検
出データＥ１（ＥＲ１〜ＥＲ１６）により容易にエラー
チェック処理を行なうことができる。

【００４８】以上のように第２の実施形態によれば、メ
モリ３０の初期化モード時に、メモリブロック３０ａ〜
３０ｄから検査用データＤを読出すときに、そのエラー
検出データＥもメモリコントローラ２０に出力される。
したがって、メモリコントローラ２０がエラー検出デー
タＥに基づいて所定のエラーチェック処理を行なう機能
を備えていれば、必ずしもＣＰＵ１に検査用データＤを
転送する必要はない。

【００４９】換言すれば、メモリコントローラ２０は、
メモリ３０から検査用データＤとエラー検出データＥを
入力して、所定のエラーチェック処理を実行すれば、Ｃ
ＰＵ１にはエラーチェック結果だけを通知すればよい。
したがって、結果的にメモリ３０の初期化モード時に、
メモリコントローラ２０とＣＰＵ１との間で、検査用デ
ータＤである読出しデータの転送を省略することが可能
となる。

【００５０】これにより、検査用データの読出し動作時
に、ＣＰＵ１とメモリコントローラ２０間のデータ転送
を省略し、かつ第１の実施形態と同様に検査用データの
並列書込み動作を採用することにより、結果的に初期化
処理の高速化を実現することができる。

【００５１】なお、通常のデータ読出し動作時において
も、メモリコントローラ２０はエラー検出データＥを得
ることはできる。しかし、前記のように、エラー検出対
象のデータがオール“０”または“１”の場合のみ有効
であるため、通常のデータ読出し動作時には無視するこ
とになる。 （第３の実施形態）第３の実施形態は、図４乃至図６に
示すメモリシステムにおいて、初期化モード時に、検査
用データの並列書込み動作と並列読出し動作を実行し、
この検査用データの並列読出し動作時にエラー検出デー
タをメモリコントローラ２０に出力する。 （初期化モード時のデータ読出し動作）初期化モード時
には、前述の第１の実施形態と同様に、メモリコントロ
ーラ２０はＣＰＵ１からの検査用データＤをバッファ
し、論理レベル“Ｌ”の初期化モード信号ＩＭを生成す
る。

【００５２】ロジック回路２１は、論理レベル“Ｌ”の
初期化モード信号ＩＭに応じて、選択信号Ｓ１〜Ｓ４の
全てを論理レベル“Ｌ”のイネーブルに設定する。した
がって、メモリブロック３０ａ〜３０ｄの全てが選択さ
れてイネーブル状態となる。これにより、メモリブロッ
ク３０ａ〜３０ｄには、アドレスＡにより指定されたア
ドレスの記憶領域に検査用データＤが並列に書込まれる
ことになる。

【００５３】検査用データＤの並列書込み動作が終了す
ると、メモリコントローラ２０は検査用データＤの読出
し動作に移行する。本実施形態では、検査用データの読
出し動作時に、メモリコントローラ２０は論理レベル
“Ｌ”の初期化モード信号ＩＭを生成し、選択信号Ｓ１
〜Ｓ４の全てを論理レベル“Ｌ”のイネーブルに設定す
る。

【００５４】したがって、メモリブロック３０ａ〜３０
ｄの全てが選択されてイネーブル状態となり、アドレス
Ａにより指定された各の記憶領域（例えば図４に示す先
頭アドレス）から検査用データＤが並列に読出される。
各メモリブロック３０ａ〜３０ｄから読出された検査用
データＤは、ドライバ回路３１ａ〜３１ｄを介して、メ
モリコントローラ２０に転送される。

【００５５】さらに、検査用データの読出し動作時に、
メモリコントローラ２０は、ドライバ回路３１ａ〜３１
ｄから、各メモリブロック３０ａ〜３０ｄに対応するエ
ラー検出データＥ１〜Ｅ４を入力する。

【００５６】なお、検査用データＤの並列読出し動作と
エラー検出データＥ１〜Ｅ４の並列入力動作以外は、前
述の第２の実施形態の場合と同様である。以上のように
第３の実施形態によれば、メモリ３０の初期化モード時
に、メモリブロック３０ａ〜３０ｄから検査用データＤ
を読出すときに、メモリブロック３０ａ〜３０ｄの各記
憶領域から並列に検査用データＤを読出す。さらに、並
列に読出した検査用データＤに伴うエラー検出データＥ
１〜Ｅ４も並列にメモリコントローラ２０に出力され
る。

【００５７】したがって、検査用データの並列書込み動
作と共に、並列読出し動作を実行することにより、メモ
リ３０に対するデータの読出し回数を分割単位（増設単
位）数分の１（本実施形態では１／４）に減少させるこ
とができる。これにより、メモリ３０の初期化処理にお
いて、検査用データの書込み処理と共に、読出し処理に
要する時間を短縮することができる。これにより、結果
的にメモリの初期化処理の高速化を実現することができ
る。

【００５８】また、メモリコントローラ２０は、メモリ
３０から検査用データＤとエラー検出データＥとを入力
して、所定のエラーチェック処理を実行すれば、ＣＰＵ
１にはエラーチェック結果だけを通知すればよい。した
がって、結果的にメモリ３０の初期化モード時に、メモ
リコントローラ２０とＣＰＵ１との間で、検査用データ
Ｄである読出しデータの転送を省略することが可能とな
る。 （第２の実施形態の変形例）前述の第２の実施形態にお
いて、各ドライバ回路３１ａ〜３１ｄのドライバユニッ
トＤＲ１〜ＤＲ１６に設けられたエラー検出回路（Ｅｘ
−オア回路５１）は、メモリブロック３０ａ〜３０ｄか
ら出力された検査用データＤの隣接する２ビットの読出
しデータ（例えばｄ０，ｄ１）を比較し、両者が不一致
の場合に論理レベル“Ｈ”のエラー検出データ（ＥＲ１
〜ＥＲ１６）を出力する。

【００５９】第２の実施形態のエラー検出方式では、検
査用データＤのデータパターンがオール“０”または
“１”の場合のみ有効である。これに対して、本変形例
は、隣接する２ビットが異なるデータパターンの検査用
データＤに対しても、エラー検出処理の有効な方式であ
る。 （ドライバ回路の構成）本変形例のドライバ回路３１ａ
〜３１ｄは、図７に示すように、ドライバユニットＤＲ
１〜ＤＲ１６には、メモリブロック３０ａ〜３０ｄから
出力された３２ビットのデータＤ（ｄ０…ｄ３１）にお
いて、１ビット置きの２ビットデータを入力とする構成
である。

【００６０】これにより、図８（Ｂ）に示すように、便
宜的にドライバユニットＤＲ１を想定した場合に、エラ
ー検出回路を構成するＥｘ−オア回路５１は、１ビット
置きの２ビットの読出しデータｄ０，ｄ２を比較し、両
者が不一致の場合に論理レベル“Ｈ”のエラー検出デー
タＥＲ１を出力する。同様に、ドライバユニットＤＲ２
のＥｘ−オア回路５１は、１ビット置きの２ビットの読
出しデータｄ１，ｄ３を比較する。 （エラー検出処理）前記のようなドライバユニットＤＲ
１〜ＤＲ１６であれば、検査用データＤのデータパター
ンとして、図８（Ａ）に示すように、隣接するビット間
が異なるデータパターンＰ３，Ｐ４を使用することが可
能となる。即ち、このデータパターンＰ３またはＰ４の
検査用データＤであれば、正常の状態で１ビット置きの
２ビットデータ（例えばｄ０，ｄ２）は一致する。した
がって、Ｅｘ−オア回路５１は、入力する両データのビ
ットが不一致の場合には、論理レベル“Ｈ”のエラー検
出データＥＲ１を出力する。

【００６１】ここで、本変形例では、図８（Ｂ）に示す
ように、ドライバユニットＤＲ１〜ＤＲ１６において、
入出力する２ビット単位のデータ（読出しデータまたは
書込みデータ）も１ビット置きとなるが、メモリコント
ローラ２０とメモリブロック３０ａ〜３０ｄの各入出力
端子の構成は前述の第２の実施形態の場合と同様であ
る。なお、他の構成要素も、前述の第２の実施形態の場
合と同様である。

【００６２】以上のように本変形例によれば、メモリ３
０の初期化モード時に、メモリブロック３０ａ〜３０ｄ
から読出した検査用データＤのエラー検出方式として、
検査用データＤのデータパターンとして、隣接するビッ
トが異なる例えば１ビット置きに同一ビットとなるパタ
ーンのエラー検出処理を実現できる。具体的には、図８
（Ａ）に示すように、隣接するビット間が異なるデータ
パターンＰ３，Ｐ４を採用することができる。したがっ
て、オール“０”または“１”のデータパターンＰ１，
Ｐ２以外にも、検査用データＤのデータパターンの種類
を拡張できる。

【００６３】なお、前述の第２の実施形態と同様に、メ
モリコントローラ２０が、エラー検出データＥを入力し
て、所定のエラーチェック処理を実行することにより、
メモリコントローラ２０とＣＰＵ１との間で、検査用デ
ータＤである読出しデータの転送を省略することが可能
となる。 （第４の実施形態のシステム構成）第４の実施形態は、
前述の第２の実施形態において、各ドライバ回路３１ａ
〜３１ｄからのエラー検出データＥ１〜Ｅ４を専用線に
よりメモリコントローラ２０に転送する方式に対して、
エラー検出データをデータバスの一部を利用して転送す
る方式である。

【００６４】具体的には、図９に示すように、メモリブ
ロック３０ａ〜３０ｄに対応するドライバ回路３１ａ〜
３１ｄとメモリコントローラ２０とは、データＤの転送
線であるデータバス９０により接続されている。データ
バス９０は、通常時の書込みデータ又は読出しデータ
や、書込み又は読出しされた検査用データを転送する。

【００６５】なお、エラー検出データの転送制御に関す
る以外の構成要素は、図４に示す第２の実施形態のもの
と同様である。 （ドライバ回路の構成）本実施形態では、メモリ３０の
初期化モード時に、ドライバ回路３１ａ〜３１ｄは、検
査用データを読出したときに、そのエラー検出データを
データバス９０を利用してメモリコントローラ２０に転
送する。

【００６６】通常のデータ読出し動作時には、エラー検
出データの転送を停止して読出しデータを転送するため
に、ドライバ回路３１ａ〜３１ｄには、後述する転送切
換回路Ｇ１〜Ｇ４が設けられている。

【００６７】ここで、本実施形態では、データバス９０
は３２ビットのデータ幅を想定しているため、信号線は
３２本である。したがって、４ブロックからなるメモリ
ブロック３０ａ〜３０ｄには、エラー検出データの転送
用として、それぞれ８ビットである８本の信号線が割り
当てられる。

【００６８】具体的には、メモリブロック３０ａには、
図１０に示すように、上位８ビットのデータｄ０〜ｄ７
に対応するデータ信号線が割り当てられる。このデータ
信号線には、転送切換回路Ｇ１〜Ｇ４が接続されてい
る。転送切換回路Ｇ１〜Ｇ４は、ドライバユニットＤＲ
１〜ＤＲ４からの読出しデータ（検査用データを含む）
とオア（ＯＲ）回路６０ａ〜６０ｄからのエラー検出デ
ータｅ１〜ｅ８との転送切換を実行する。

【００６９】オア回路６０ａ〜６０ｄは全て同一構成で
あり、図１１（Ｂ）に示すように、２論理ＯＲゲートか
らなり、４ビットの入力に対して２ビット単位のエラー
検出データｅ１〜ｅ８を出力する。

【００７０】オア回路６０ａ〜６０ｄは、図６（Ａ）に
示すように、ドライバユニットＤＲ１〜ＤＲ１６に設け
られたエラー検出回路（Ｅｘ−オア回路５１）からのエ
ラー検出データＥＲ１〜ＥＲ１６が入力される。なお、
本実施形態においても、ドライバユニットＤＲ１〜ＤＲ
１６は、図６（Ａ）に示すものと同様の構成である。

【００７１】また、メモリブロック３０ｂには、図１２
に示すように、８ビットのデータｄ８〜ｄ１５に対応す
るデータ信号線が割り当てられる。したがって、そのデ
ータ信号線には、転送切換回路Ｇ１〜Ｇ４が接続されて
いる。

【００７２】メモリブロック３０ｃには、図１３に示す
ように、８ビットのデータｄ１６〜ｄ２３に対応するデ
ータ信号線が割り当てられる。したがって、そのデータ
信号線には、転送切換回路Ｇ１〜Ｇ４が接続されてい
る。

【００７３】さらに、メモリブロック３０ｄには、図１
４に示すように、８ビットのデータｄ２４〜ｄ３１に対
応するデータ信号線が割り当てられる。したがって、そ
のデータ信号線には、転送切換回路Ｇ１〜Ｇ４が接続さ
れている。なお、オア回路６０ａ〜６０ｄの構成は全て
同様である。 （転送切換回路の構成）転送切換回路Ｇ１〜Ｇ４は全て
同一構成であり、初期化モード時にメモリコントローラ
２０から出力されるエラー切換制御信号Ｂｅにより、読
出しデータとエラー検出データとの転送切換を実行す
る。以下、図１１（Ａ）を参照して、便宜的に転送切換
回路Ｇ１を想定して具体的に説明する。

【００７４】転送切換回路Ｇ１は、図１１（Ａ）に示す
ように、２ビットのデータｄ０，ｄ１をそれぞれ転送す
るための信号線１００ａ，１００ｂ、およびドライバ１
１０ａ，１１０ｂを有する。

【００７５】通常のデータ読出し動作または書込み動作
時には、信号線１００ａ，１００ｂを介して、２ビット
のデータｄ０，ｄ１をドライバユニットＤＲ１またはメ
モリコントローラ２０に接続されているデータバスに転
送する。また、初期化モード時には、データバスからの
書込み用の検査用データをドライバユニットＤＲ１に転
送し、またドライバユニットＤＲ１からの検査用データ
をデータバスに転送する。

【００７６】一方、ドライバ１１０ａ，１１０ｂは、メ
モリコントローラ２０から出力されるエラー切換制御信
号Ｂｅに応じてアクティブ状態となり、オア回路６０ａ
から出力される２ビットのエラー検出データｅ１，ｅ２
を、２ビットのデータｄ０，ｄ１に対応するデータバス
に転送する。

【００７７】以上のようにして第４の実施形態によれ
ば、初期化モード時に、メモリコントローラ２０は、メ
モリブロック３０ａ〜３０ｄに書込まれた検査用データ
Ｄをドライバ回路３１ａ〜３１ｄを介して読出す。そし
て、エラー切換制御信号Ｂｅを出力することにより、転
送切換回路Ｇ１〜Ｇ４を介して、読出した検査用データ
Ｄに対応するエラー検出データを入力する。

【００７８】本実施形態では、メモリブロック３０ａ〜
３０ｄ毎に、８ビットのエラー検出データｅ１〜ｅ８を
データバスの一部を利用して、メモリコントローラ２０
まで転送する。したがって、初期化モード時に、読出し
た検査用データＤに対応するエラー検出データを転送す
る場合に、専用線を必要としないため、前述の第２の実
施形態と比較した場合に信号線の本数の削減を実現する
ことができる。なお、他の効果は第２の実施形態または
第３の実施形態の場合と同様である。

【００７９】

【発明の効果】以上詳述したように本発明によれば、メ
モリの初期化モード時に、検査用データを複数単位領域
毎に並列書込み処理を実現することができる。したがっ
て、メモリの記憶容量が大容量の場合でも、書込み処理
に要する時間を大幅に短縮することができる。また、検
査用データの読出し動作時に、複数単位領域毎の並列読
出し処理またはエラー検出データの生成処理により、結
果的に読出し動作の効率を向上することができる。した
がって、初期化処理の高速化を実現することが可能とな
り、結果的にシステムのオーバヘッドの減少を図ること
ができる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるメモリシステムの要部
を示すブロック図。

【図２】第１の実施形態に係わるメモリコントローラの
ロジック回路の構成を示すブロック図。

【図３】第１の実施形態の動作を説明するための真理値
表を示す図表。

【図４】第２の実施形態に係わるメモリシステムの要部
を示すブロック図。

【図５】第２の実施形態に係わるドライバ回路の構成を
示すブロック図。

【図６】第２の実施形態に係わるドライバ回路に使用さ
れている論理ゲート回路の構成を示すブロック図。

【図７】第２の実施形態の変形例に係わるドライバ回路
の構成を示すブロック図。

【図８】第２の実施形態の変形例に係わる図であり、
（Ａ）は検査用データのデータパターンの一例であり、
（Ｂ）はドライバユニットの構成を示すブロック図。

【図９】第４の実施形態に係わるメモリシステムの要部
を示すブロック図。

【図１０】第４の実施形態の変形例に係わるドライバ回
路の構成を示すブロック図。

【図１１】第４の実施形態の変形例に係わる図であり、
（Ａ）は転送切換回路の構成を示すブロック図であり、
（Ｂ）はオア回路の構成を示すブロック図。

【図１２】第４の実施形態の変形例に係わるドライバ回
路の構成を示すブロック図。

【図１３】第４の実施形態の変形例に係わるドライバ回
路の構成を示すブロック図。

【図１４】第４の実施形態の変形例に係わるドライバ回
路の構成を示すブロック図。

【図１５】従来のメモリの初期化モード時のデータ書込
み動作を説明するための図。

【図１６】従来のメモリの初期化モード時のデータ書込
み動作を説明するための図。

【符号の説明】

１…ＣＰＵ、２，２０…メモリコントローラ、３，３０
…メモリ、３０ａ〜３０ｄ…メモリブロック、２１…ロ
ジック回路、３１ａ〜３１ｄ…ドライバ回路、ＤＲ１〜
ＤＲ１６…ドライバユニット、５１…排他的論理和回路
（Ｅｘ−オア回路）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段と、 前記各メモリブロック単位にアクセス制御する手段であ
   って、前記メモリ手段の初期化モード時に前記各メモリ
   ブロックの全てを選択して所定のデータを並列に書込
   み、通常のデータ書込み動作時には指定されたアドレス
   に従って前記各メモリブロックからメモリブロックを選
   択して指定のデータを書込むように制御するメモリ制御
   手段とを具備したことを特徴とするメモリシステム。
2. 【請求項２】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段のリード／ライト制御を行なうメモリシステムのメモ
   リ制御装置であって、 前記各メモリブロックのアドレス、前記各メモリブロッ
   クに対して書込みまたは読出したデータ、および前記各
   メモリブロックのそれぞれを選択するための選択信号を
   転送する転送手段と、 前記メモリ手段の初期化モード時に前記各メモリブロッ
   クの全てを選択する選択信号を出力し、通常のデータ書
   込み動作時には前記アドレスの所定ビットに基づいて指
   定されたメモリブロックを選択するための選択信号を出
   力する選択信号出力手段と、 前記初期化モード時に前記各メモリブロックの全てに対
   して、前記アドレスに基づいて指定された各記憶領域に
   メモリ検査用データを並列に書込み、前記通常のデータ
   書込み動作時に前記選択信号により選択されたメモリブ
   ロックであって前記アドレスにより指定された記憶領域
   に指定のデータを書込むように制御する制御手段とを具
   備したことを特徴とするメモリ制御装置。
3. 【請求項３】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段と、 前記各メモリブロック毎に設けられて、データの書込み
   動作と読出し動作に応じて該当するメモリブロックに対
   するデータの入出力を切換える切換え手段を有し、前記
   データの読出し動作時に前記各メモリブロックから出力
   された読出しデータのエラー検出を行なうためのエラー
   検出手段を有するドライバ手段と、 前記各メモリブロック単位にアクセス制御する手段であ
   って、指定されたアドレスに従って前記各メモリブロッ
   クからメモリブロックを選択し、データの読出し動作時
   に前記ドライバ手段から出力された読出しデータと前記
   エラー検出手段から出力されたエラー検出データとを入
   力するメモリ制御手段とを具備したことを特徴とするメ
   モリシステム。
4. 【請求項４】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段と、 前記各メモリブロック毎に設けられて、データの書込み
   動作と読出し動作に応じて該当するメモリブロックに対
   するデータの入出力を切換える切換え手段を有し、前記
   データの読出し動作時に該当するメモリブロックから出
   力された読出しデータのエラー検出を行なうためのエラ
   ー検出手段を有するドライバ手段と、 前記各メモリブロック単位にアクセス制御する手段であ
   って、前記メモリ手段の初期化モード時に前記各メモリ
   ブロックの全てを選択して所定のメモリ検査用データを
   指定されたアドレスに従った記憶領域に並列に書込み、
   データの読出し動作時に指定されたアドレスに従って前
   記各メモリブロックからメモリブロックを選択し、前記
   ドライバ手段から出力された読出しデータと前記エラー
   検出手段から出力されたエラー検出データとを入力する
   メモリ制御手段とを具備したことを特徴とするメモリシ
   ステム。
5. 【請求項５】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段のリード／ライト制御を行なうメモリシステムのメモ
   リ制御装置であって、 前記各メモリブロックのアドレス、前記各メモリブロッ
   クに対して書込みまたは読出したデータ、および前記各
   メモリブロックのそれぞれを選択するための選択信号を
   転送する転送手段と、 前記メモリ手段の初期化モード時に前記各メモリブロッ
   クの全てを選択する選択信号を出力し、通常のデータ書
   込み動作または通常のデータ読出し動作時には前記アド
   レスの所定ビットに基づいて指定されたメモリブロック
   を選択するための選択信号を出力する選択信号出力手段
   と、 前記各メモリブロック毎に設けられて、データの書込み
   動作と読出し動作に応じて該当するメモリブロックに対
   するデータの入出力を切換える切換え手段を有し、前記
   データの読出し動作時に該当するメモリブロックから出
   力された読出しデータのエラー検出を行なうためのエラ
   ー検出手段を有するドライバ手段と、 前記初期化モード時に前記各メモリブロックの全てに対
   して、前記アドレスに基づいて指定された各記憶領域に
   メモリ検査用データを並列に書込み、前記通常のデータ
   読出し動作時に前記選択信号により選択されたメモリブ
   ロックから出力された読出しデータを前記ドライバ手段
   を介して入力し、かつ前記エラー検出手段から出力され
   たエラー検出データを入力して所定のエラーチェック処
   理を実行する制御手段とを具備したことを特徴とするメ
   モリ制御装置。
6. 【請求項６】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段と、 前記各メモリブロックのアドレス、前記各メモリブロッ
   クに対して書込みまたは読出したデータ、および前記各
   メモリブロックのそれぞれを選択するための選択信号を
   転送する転送手段と、 前記メモリ手段の初期化モード時に前記各メモリブロッ
   クの全てを選択する選択信号を出力し、通常のデータ読
   出し動作またはデータ書込み動作時には前記アドレスの
   所定ビットに基づいて指定されたメモリブロックを選択
   するための選択信号を出力する選択信号出力手段と、 前記初期化モード時に前記各メモリブロックの全てに対
   して、前記アドレスに基づいて指定された各記憶領域に
   メモリ検査用データを並列に書込み、かつ前記各記憶領
   域から前記メモリ検査用データを並列に読出すメモリ制
   御手段とを具備したことを特徴とするメモリシステム。
7. 【請求項７】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段のリード／ライト制御を行なうメモリシステムのメモ
   リ制御装置であって、 前記各メモリブロックのアドレス、前記各メモリブロッ
   クに対して書込みまたは読出したデータ、および前記各
   メモリブロックのそれぞれを選択するための選択信号を
   転送する転送手段と、 前記メモリ手段の初期化モード時に前記各メモリブロッ
   クの全てを選択する選択信号を出力し、通常のデータ読
   出し動作時またはデータ書込み動作時には前記アドレス
   の所定ビットに基づいて指定されたメモリブロックを選
   択するための選択信号を出力する選択信号出力手段と、 前記各メモリブロック毎に設けられて、データの書込み
   動作と読出し動作に応じて該当するメモリブロックに対
   するデータの入出力を切換える切換え手段を有し、前記
   データの読出し動作時に該当するメモリブロックから出
   力された読出しデータのエラー検出を行なうためのエラ
   ー検出手段を有するドライバ手段と、 前記初期化モード時に前記各メモリブロックの全てに対
   して、前記アドレスに基づいて指定された各記憶領域に
   メモリ検査用データを並列に書込み、かつ前記各記憶領
   域から前記メモリ検査用データを並列に読出すと共に、
   前記エラー検出手段から出力されたエラー検出データを
   入力して所定のエラーチェック処理を実行する制御手段
   とを具備したことを特徴とするメモリ制御装置。
8. 【請求項８】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段と、 前記各メモリブロックに対して書込みまたは読出したデ
   ータを転送するデータ転送手段と、 前記メモリ手段の初期化モード時に前記各メモリブロッ
   クの全てを選択する選択信号を出力し、通常のデータ読
   出し動作またはデータ書込み動作時には前記アドレスの
   所定ビットに基づいて指定されたメモリブロックを選択
   するための選択信号を出力する選択信号出力手段と、 前記各メモリブロック毎に設けられて、データの書込み
   動作と読出し動作に応じて該当するメモリブロックに対
   するデータの入出力を切換える入出力切換手段を有し、
   前記データの読出し動作時に該当するメモリブロックか
   ら出力された読出しデータのエラー検出を行なうための
   エラー検出手段を有し、初期化モード時に前記エラー検
   出手段から出力されたエラー検出データと通常のデータ
   読出し動作時の読出しデータとを切換えて前記データ転
   送手段に出力する転送切換手段を有するドライバ手段
   と、 前記初期化モード時に前記各メモリブロックの全てに書
   込まれたメモリ検査用データを前記データ転送手段を介
   して読出し、かつ前記転送切換手段により前記データ転
   送手段に出力された前記メモリ検査用データに対応する
   前記エラー検出データを入力するメモリ制御手段とを具
   備したことを特徴とするメモリシステム。
9. 【請求項９】 所定のアドレス空間を有するメモリ領域
   を複数のメモリブロックに分割して構成されたメモリ手
   段のリード／ライト制御を行なうメモリシステムのメモ
   リ制御装置であって、 前記各メモリブロックに対して書込みまたは読出したデ
   ータを転送するデータ転送手段と、 前記メモリ手段の初期化モード時に前記各メモリブロッ
   クの全てを選択する選択信号を出力し、通常のデータ読
   出し動作時またはデータ書込み動作時には前記アドレス
   の所定ビットに基づいて指定されたメモリブロックを選
   択するための選択信号を出力する選択信号出力手段と、 前記各メモリブロック毎に設けられて、データの書込み
   動作と読出し動作に応じて該当するメモリブロックに対
   するデータの入出力を切換える入出力切換手段を有し、
   前記データの読出し動作時に該当するメモリブロックか
   ら出力された読出しデータのエラー検出を行なうための
   エラー検出手段を有し、初期化モード時に前記エラー検
   出手段から出力されたエラー検出データと通常のデータ
   読出し動作時の読出しデータとを切換えて前記データ転
   送手段に出力する転送切換手段を有するドライバ手段
   と、 前記初期化モード時に前記各メモリブロックの全てに対
   してメモリ検査用データを並列に書込み、かつ前記各メ
   モリブロックから前記メモリ検査用データを並列に読出
   すと共に、前記転送切換手段により前記データ転送手段
   に出力された前記メモリ検査用データに対応する前記エ
   ラー検出データを入力して所定のエラーチェック処理を
   実行する制御手段とを具備したことを特徴とするメモリ
   制御装置。