JPH06348589A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のメモリデバイスに同一データを書込む
場合において、書込み時間を短縮する。 【構成】 複数のメモリデバイス１４，１５をマイクロ
プロセッサ１１によりアクセス制御してその各メモリデ
バイスに対するデータの書込み、読出しを行うメモリ制
御装置において、各メモリデバイスに同一データを書込
む場合には、切換回路１８がメモリ制御回路１６に切換
信号を供給する。これによりメモリ制御回路がマイクロ
プロセッサのアドレス指定に関係なく各メモリデバイス
のすべてを選択する。これに対し、各メモリデバイスか
らのデータを読出す場合には、マイクロプロセッサのア
ドレス指定に基づいてデコーダ１３が各メモリデバイス
を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のメモリデバイス
をマイクロプロセッサによりアクセス制御するメモリ制
御装置に関する。

【０００２】

【従来の技術】従来、この種のメモリ制御装置として
は、図３に示すものが知られている。これは、マイクロ
プロセッサ１からのアドレスデータをアドレスバス２ａ
を介してデコーダ３に入力し、このデコーダ３によりメ
モリデバイス４，５を選択するようになっている。な
お、マイクロプロセッサ１と各メモリデバイス４，５と
はアドレスバス及びデータバスを介して接続されてい
る。

【０００３】このメモリ制御装置においてマイクロプロ
セッサ１が例えばメモリデバイス４をアクセスするとき
はデコーダ３がメモリデバイス４を選択し、マイクロプ
ロセッサ１はメモリデバイス４のアドレスを指定してデ
ータの書込みあるいは読出しを行う。

【０００４】このようなメモリ制御装置においては、マ
イクロプロセッサ１のアドレスとメモリデバイスのアド
レスの割付けが一対一になっている。

【０００５】従って、例えば各メモリデバイス４，５に
同一データを書込む場合にも、マイクロプロセッサ１か
らのアドレスデータに基づいて各メモリデバイス４，５
を順次選択し各メモリデバイス４，５毎にデータを順次
書込むようになっていた。

【０００６】またメモリ制御としてバンク切換え方式と
呼ばれるものがあり、この方式はマイクロプロセッサの
アドレスとメモリデバイスのアドレスの割付けが一対多
の対応となっているが、バンク切換え動作をアドレスの
変更と考えれば、実質的には一対一の対応となる。

【０００７】

【発明が解決しようとする課題】このように、マイクロ
プロセッサのアドレスとメモリデバイスのアドレスの割
付けが常に一対一に対応するものでは、すべてのメモリ
デバイスに同一データを書込む場合にも各メモリデバイ
スごとに順次書込みが行われることになり、メモリデバ
イスの数や容量が大きくなればなる程、そのデータ書込
みに要する時間が多くなるという問題があった。

【０００８】そこで本発明は、複数のメモリデバイスに
同一データを書込む場合において、書込み時間を短縮す
ることができるメモリ制御装置を提供しようとするもの
である。

【０００９】

【課題を解決するための手段】本発明は、複数のメモリ
デバイスをマイクロプロセッサによりアクセス制御して
その各メモリデバイスに対するデータの書込み、読出し
を行うメモリ制御装置において、各メモリデバイスへの
同一データの書込み時、マイクロプロセッサのアドレス
指定に関係なく各メモリデバイスのすべてを選択し、各
メモリデバイスからのデータ読出し時、マイクロプロセ
ッサのアドレス指定に基づいて各メモリデバイスを選択
する選択手段を設けたものである。

【００１０】

【作用】このような構成の本発明においては、各メモリ
デバイスへ同一データを書込む場合には、選択手段がマ
イクロプロセッサのアドレス指定に関係なく各メモリデ
バイスのすべてを選択する。これに対し、各メモリデバ
イスからデータを読出す場合には、選択手段がマイクロ
プロセッサのアドレス指定に基づいて各メモリデバイス
を選択する。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１２】図１において１１は制御手段を構成するマ
イクロプロセッサ、１４，１５はそれぞれスタテックＲ
ＡＭからなるメモリデバイスである。前記マイクロプロ
セッサ１１はメモリデバイス１４又は１５をアクセスす
るときにはアドレスバス１２ａを介してデコーダ１３に
メモリデバイスを選択するためのアドレスデータを供給
し、これによりデコーダ１３はいずれかのメモリデバイ
スを選択する選択信号を出力するようになっている。

【００１３】すなわち、具体的には前記デコーダ１３は
メモリデバイス１４を選択するときには出力端子Ｄ１か
らＬレベルな選択信号をメモリ制御回路１６に供給し、
またメモリデバイス１５を選択するときには出力端子Ｄ
２からＬレベルな選択信号をメモリ制御回路１６に供給
するようになっている。

【００１４】前記マイクロプロセッサ１１は書込み信号
及びＩ／Ｏアクセス信号を負論理ナンドゲート１７の入
力端子に供給している。そしてこの負論理ナンドゲート
１７からの出力信号はＤ型フリップフロップで構成され
た切換回路１８の入力端子Ｔに供給されるようになって
いる。

【００１５】前記切換回路１８は負論理ナンドゲート１
７からＬレベルな信号が出力されると、反転出力端子か
ら切換信号（Ｌレベル）を出力するようになっており、
この切換信号は前記メモリ制御回路１６の入力端子Ｓに
供給される。この切換回路１８のクリア端子（ＣＲ）及
びマイクロプロセッサ１１のリセット端子（ＲＥＳＥ
Ｔ）にはそれぞれリセット信号が供給されるようになっ
ている。また切換回路１８の入力端子Ｄにはデータバス
から１ビットのデータが入力されるようになっている。

【００１６】前記マイクロプロセッサ１１の書込み信号
はメモリ制御回路１６及びメモリデバイス１４，１５に
も供給されるようになっている。このメモリ制御回路１
６は前記切換回路１８から切換信号が出力されないと、
出力端子ＤＤ１又はＤＤ２から前記マイクロプロセッサ
１１からのアドレスデータに基づく前記デコーダ１３か
らの選択信号をメモリデバイス１４，１５のいずれかに
供給するようになっている。

【００１７】これに対し、前記切換回路１８から切換信
号が出力されると、前記デコーダ１３からの選択信号の
有無にかからわず、出力端子ＤＤ１又はＤＤ２からは選
択信号がメモリデバイス１４及び１５に供給されるよう
になっている。

【００１８】前記メモリ制御回路１６は具体的には図２
に示すように、負論理ノアゲート２１，２２及び負論理
ナンドゲート２３を設け、前記デコーダ１３からの選択
信号を負論理ノアゲート２１及び２２の一方の入力端子
に供給するとともにマイクロプロセッサ１１からの書込
み信号及び切換回路１８からの切換信号を負論理ナンド
ゲート２３の入力端子に供給している。

【００１９】前記負論理ナンドゲート２３の出力信号は
前記負論理ノアゲート２１及び２２の他方の入力端子に
供給されるようになっており、これら負論理ノアゲート
２１，２２の出力信号はそれぞれメモリデバイス１４，
１５に供給されるようになっている。

【００２０】前記切換回路１８から切換信号（Ｌレベ
ル）が入力されていないとき、例えば読込みアクセス時
には、マイクロプロセッサ１１からの書込み信号の有無
にかからわず、この負論理ナンドゲート２３はＨレベル
な信号を負論理ノアゲート２１，２２に供給する。この
ためデコーダ１８からの選択信号が、前記負論理ノアゲ
ート２１，２２を介してそのままメモリデバイス１４又
は１５に供給される。従って、この場合には見かけ上、
メモリ制御回路１６がないのと同様の状態になってい
る。

【００２１】これに対し、負論理ナンドゲート２３に前
記マイクロプロセッサ１１からの書込み信号が入力され
るとともに切換回路１８からの切換信号（Ｌレベル）が
入力されると、負論理ナンドゲート２３はＬレベルな信
号を負論理ノアゲート２１，２２に供給する。このため
負論理ノアゲート２１，２２はともに選択信号をメモリ
デバイス１４，１５に供給する。これにより、前記デコ
ーダ１３からの選択信号とは無関係にすべてのメモリデ
バイス１４，１５が選択される。

【００２２】このような構成の本実施例においては、例
えば同一データをすべてのメモリデバイス１４，１５の
対応するアドレスに書込みを行う場合、マイクロプロセ
ッサ１１から書込み信号及びＩ／Ｏアクセス信号が出力
されると、負論理ナンドゲート１７からＬレベルな信号
が切換回路１８に供給される。これにより切換回路１８
からは切換信号（Ｌレベル）がメモリ制御回路１６に供
給される。

【００２３】このためメモリ制御回路１６の負論理ナン
ドゲート２３からはＬレベルな信号が出力され、この信
号は負論理ノアゲート２１，２２を介して出力端子ＤＤ
１及びＤＤ２からメモリデバイス１４，１５に供給され
る。

【００２４】これにより、デコーダ１３からの選択信号
の有無にかからわず、メモリデバイス１４，１５はとも
に選択される。そしてメモリデバイス１４にデータが書
込まれるとともにメモリデバイス１５にも同一データが
書込まれる。

【００２５】そしてこれらメモリデバイス１４，１５の
書込みはともに終了する。

【００２６】これに対し、メモリデバイス１４，１５か
らデータの読込みを行う場合には、マイクロプロセッサ
１１から書込み信号が出力されないため、負論理ナンド
ゲート１７からの出力はＨレベルのままである。

【００２７】このため、選択回路１８からは選択信号が
出力されず、メモリ制御回路１６の負論理ナンドゲート
２３の出力もＨレベルのままである。これにより、マイ
クロプロセッサ１１からのアドレス信号に基づくデコー
ダ１３からの選択信号がメモリ制御回路１６の負論理ノ
アゲート２１，２２を介して出力端子ＤＤ１及びＤＤ２
からメモリデバイス１４，１５のどちらか一方に供給さ
れる。従ってこの場合にはメモリデバイス１４，１５が
ともに選択されることはない。

【００２８】このように、同一データの書込みを行う場
合に、すべてのメモリデバイス１４，１５をともに選択
して両者に書込みを行うことにより、書込み時間を短縮
することができる。具体的には、本実施例においては２
個のメモリデバイス１４及び１５を設けているため、デ
ータを書込む時間は従来に比して１／２に短縮すること
ができる。

【００２９】また、マイクロプロセッサ１１からの書込
み信号が切換回路１８に入力されない限り、切換回路１
８からは切換信号が出力されず、メモリ制御回路１６の
出力端子ＤＤ１又はＤＤ２からはデコーダ１３からの選
択信号が出力されるため、読込みアクセス時のマイクロ
プロセッサ１のアドレスとメモリデバイスのアドレスの
割付けは一対一の対応になる。従ってデータ衝突が発生
することはない。

【００３０】さらに、マイクロプロセッサ１１からの書
込み信号が供給されてもマイクロプロセッサ１１からの
Ｉ／Ｏアクセス信号が切換回路１８に供給されない限
り、切換回路１８からは切換信号が出力されず、メモリ
制御回路１６の出力端子ＤＤ１又はＤＤ２からはデコー
ダ１３からの選択信号が出力されるため、マイクロプロ
セッサ１１からのＩ／Ｏアクセス信号がなければ書込み
アクセス時であっても通常の一対一の対応関係を保持す
ることができる。

【００３１】なお、本実施例においては、２個のメモリ
デバイスを備えたものについて述べたが、必ずしもこれ
に限定されるものではなく、３個以上のメモリデバイス
を備えたものでもよい。例えばメモリデバイスをｎ個備
えたものであれば、すべてのメモリデバイスにデータを
書込む時間は従来に比して１／ｎに短縮できる。

【００３２】

【発明の効果】以上詳述したように本発明によれば、複
数のメモリデバイスに同一データを書込む場合におい
て、書込み時間を短縮することができるメモリ制御装置
を提供できるものである。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】同実施例におけるメモリ制御回路の具体的回路
構成を示す図。

【図３】従来例を示すブロック図。

【符号の説明】

１１…マイクロプロセッサ １３…デコーダ １４，１５…メモリデバイス １６…メモリ制御回路 １８…切換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリデバイスをマイクロプロセ
   ッサによりアクセス制御してその各メモリデバイスに対
   するデータの書込み、読出しを行うメモリ制御装置にお
   いて、前記各メモリデバイスへの同一データの書込み
   時、前記マイクロプロセッサのアドレス指定に関係なく
   前記各メモリデバイスのすべてを選択し、前記各メモリ
   デバイスからのデータ読出し時、前記マイクロプロセッ
   サのアドレス指定に基づいて前記各メモリデバイスを選
   択する選択手段を設けたことを特徴とするメモリ制御装
   置。