JP3249310B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数個のメモリセルが直列接続されたメモリセ
ルユニットがビット線に複数個接続されて構成されるメ
モリセルアレイを有する半導体記憶装置に関する。

【０００２】

【従来の技術】近年、メモリセルを複数個直列に接続し
たメモリセルユニットを有する半導体記憶装置が提唱さ
れている（1991年 IEEE ISSCC DIGEST OF TECHNICAL PA
PERS vol.34 p106 TAM6.2,又は1991年 IEEE ISSCC DIGE
ST OF TECHNICAL PAPERS vol.36 p46 wp3.3,）。この半
導体記憶装置は、メモリセルを複数個直列に接続しない
場合に比べてコンタクト数や素子分離領域が少ないた
め、セル面積を小さくすることができる。しかし、メモ
リセルを直列に接続しているため、メモリセルユニット
内のビット線コンタクトから遠いメモリセルを読み出す
ためには、手前のメモリセルのデータから順番に読み出
さねばならず、そのデータを読み出すたびに長い時間が
かかるという欠点を有する。

【０００３】そこで、各メモリセルユニット内で、次に
外部がアクセスする可能性の高いデータをビット線コン
タクトから一番近いメモリセルに蓄えるように、データ
の位置を制御すること（特願平６−８０４２４号）が考
えられるが、この種の方式にあっては次のような問題が
ある。即ち、ＣＰＵのデータアクセスには、アドレスの
近いデータは次にアクセスされる可能性が高いという性
質がある。このため、上記の方式で動作させたとき、あ
るデータがアクセスされ、次に前記データと同一メモリ
セルユニット内のデータがアクセスされる可能性が高く
なり、そのデータのアクセスに時間がかかってしまう。

【０００４】

【発明が解決しようとする課題】このように従来、メモ
リセルを複数個直列に接続したメモリセルユニットを有
する半導体記憶装置においては、各メモリセルユニット
内で、次に外部がアクセスする可能性の高いデータをビ
ット線コンタクトから一番近いメモリセルに蓄えるよう
にデータの位置を制御しても、同一メモリセルユニット
内の別のデータも次にアクセスされる可能性が高いた
め、そのデータのアクセスに時間がかかってしまうとい
う問題があった。

【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、同一メモリセルユニッ
ト内のビット線コンタクトに近いメモリセルのデータが
アクセスされる可能性を高くすることができ、アクセス
時間の低減をはかり得る半導体記憶装置を提供すること
にある。

【０００６】

【課題を解決するための手段】本発明の骨子は、同一メ
モリセルユニット内のビット線コンタクトに近いメモリ
セルのデータがアクセスされる可能性を高くするため
に、外部から入力されるロウアドレスのうち、メモリセ
ルユニット内の選択を行うロウアドレスを、メモリセル
ユニット間の選択を行うロウアドレスの一部よりも上位
のアドレスに対応させることにある。

【０００７】即ち、本発明（請求項１）は、メモリセル
を複数個直列に接続してなるメモリセルユニットが複数
個アレイ配置され、各々のメモリセルユニットがビット
線に接続された半導体記憶装置において、外部から入力
されるロウアドレスのうち、メモリセルユニット内の選
択を行うロウアドレスを、メモリセルユニット間の選択
を行うロウアドレスの一部よりも上位のアドレスに対応
させるロウデコーダを有することを特徴とする。

【０００８】また、本発明（請求項２）は、メモリセル
を複数個直列に接続してなるメモリセルユニットが複数
個アレイ配置され、各々のメモリセルユニットがビット
線に接続された半導体記憶装置において、メモリセルユ
ニット内の任意のメモリセルのデータを、ビット線との
コンタクトから一番近いメモリセルのデータと入れ替え
るデータ入れ替え制御回路と、外部から入力されるロウ
アドレスのうち、メモリセルユニット内の選択を行うロ
ウアドレスを、メモリセルユニット間の選択を行うロウ
アドレスの一部よりも上位のアドレスに対応させるロウ
デコーダとを有することを特徴とする。

【０００９】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 外部アドレスと内部アドレスの対応関係を、外部か
らの信号によって複数通りに変化させる回路を有するこ
と。 (2) データ入れ替え制御回路は、メモリセルユニット内
の任意のメモリセルのデータを、ビット線コンタクトか
ら一番近いメモリセルに移動し、かつ任意のメモリセル
とビット線コンタクトの間に存在するメモリセルに蓄え
られていたデータを、ビット線コンタクトからみて順次
奥へずらして蓄える制御を行うこと。 (3) 任意のデータは、最も最近にチップ外部とのアクセ
スが行われたデータであること。

【００１０】

【作用】本発明によれば、外部から入力されるロウアド
レスのうち、メモリセルユニット内の選択を行う（メモ
リセルユニット内の任意のメモリセルを選択する）ロウ
アドレスを、メモリセルユニット間の選択を行う（複数
のメモリセルユニットから任意のメモリセルユニットを
選択する）ロウアドレスの一部よりも上位のアドレスに
対応させることにより、従来よりも同一メモリセルユニ
ット内のデータが次にアクセスされる可能性を低くし、
平均アクセス時間を短縮させることができる。

【００１１】ここで、ＣＰＵのデータアクセスには、ア
ドレスの近いデータは次にアクセスされる可能性が高い
という性質がある。このため、通常はビット線コンタク
トに最も近いメモリセルのデータがアクセスされたとす
ると、次に同一メモリセルユニット内の他のメモリセル
のデータアクセスされる可能性が高く、そのデータアク
セスには時間がかかる。従って本発明のように、同一メ
モリセルユニット内のデータが次にアクセスされる可能
性を低くすることは、アクセス時間の短縮につながるの
である。

【００１２】また、このような外部アドレスと内部アド
レスの対応関係を複数個のうちから外部信号によって、
選択できる回路を有することによって、より平均アクセ
ス時間の短い外部アドレスと内部アドレスの対応を外部
信号により選択することができるようになる。

【００１３】また本発明は、各メモリセルユニット内
で、次に外部がアクセスする可能性の高いデータをビッ
ト線コンタクトから一番近いメモリセルに蓄えるように
データの位置を制御する方式と組み合わせることによっ
て特に有効となる。

【００１４】即ち、データアクセスでは、上位アドレス
は同じで下位アドレスが連続して変わるのが通常であ
る。従って、下位アドレスがメモリセルユニット間の選
択、上位アドレスがメモリセルユニット内の選択を行う
ようにすれば、読み出したデータは複数のメモリセルユ
ニットから各々１つのメモリセルを選択することにな
り、読み出したデータの全てをビット線コンタクトに最
も近いメモリセルに蓄えることが可能となる。これに対
し、従来のように下位アドレスがメモリセルユニット内
の選択、上位アドレスがメモリセルユニット間の選択で
あると、読み出したデータは任意のメモリセルユニット
から複数又は全てのメモリセルを選択することになり、
読み出したデータの全てをビット線コンタクトに最も近
いメモリセルに蓄えることはできないのである。

【００１５】

【実施例】実施例を説明する前に、本発明の基本となる
先願（特願平６−８０４２４号）の技術について説明し
ておく。

【００１６】以下では、次にアクセスされると予測され
るデータを最も最近アクセスされたデータとして説明し
ている。これは、コンピュータにおいて、一度アクセス
したデータやその近辺のアドレスのデータが次にアクセ
スされる確率が高いことに基づいている。しかし、この
例に限ったものではなく、ＣＰＵが次にアクセスするデ
ータを指定すれば、そのデータをメモリセルユニット内
のビット線コンタクトに近い位置に移動させる制御でも
構わない。

【００１７】図１は、本発明の参考例に係わる半導体記
憶装置の概略構成を示すブロック図である。図中、１は
後述するメモリセルユニットをアレイ配置したＮＡＮＤ
型セルアレイ、２はデータの読み出し及び書き込みを行
うセンスアンプ兼イコライズ回路、３はデータを一時記
憶する一時記憶用セル、４は行アドレスバッファ、５は
行デコーダ、６はコア制御回路、７はレジスタ行デコー
ダ、８は列アドレスバッファ、９は列デコーダ、１０は
入出力バッファ、１１は入出力制御回路、１１２は制御
パルス発生回路、１３はデータ入れ替え制御回路を示し
ている。これらの各回路はメモリチップと同一基板上に
配置されている。

【００１８】メモリセルにはダイナミック型のメモリセ
ルを用いており、図２に示すように４個のメモリセルを
直列に接続してメモリセルユニット（この例ではＮＡＮ
Ｄ型セルと表示している）を形成し、これをアレイ配置
している。メモリ容量は６４ｋビットを想定している。
センスアンプ部２にはＮＡＮＤ型セルで必要となる一時
記憶用セル３としてダイナミック型セルを４個配置し、
読み出されたデータの一時記憶を行う。

【００１９】メモリセル内のデータの位置を変えること
を、一時記憶用セル３のワード線（ＲＷＬ０〜３）の活
性化する順番を変化させることで実現している。即ち、
通常は読み出された順番と逆の順番で再書き込みを行う
が、この例では再書き込みの順番を外部とアクセスされ
たデータを一番最後に書き込むようにＲＷＬ０〜３を制
御する。

【００２０】なお、従来ではメモリセルユニットの一番
奥のデータはセンスアンプに読み出された後増幅され、
そのまま元のセルに書き戻していたので、一時記憶のセ
ル数はメモリセルユニット内のセル数より１つ少なくて
もデータの読み出しは実現できた。しかしながらこの例
では、最後のデータを一時記憶するためのセルが必要と
なるため、必ずメモリセルユニット内のセル数と同数の
一時記憶用セルが必要となる。

【００２１】この例におけるデータ入れ替え制御は制御
パルス発生回路１２とデータ入れ替え制御回路１３で行
われる。図３〜図６に制御パルス発生回路１３の具体的
な回路構成を示す。基本的な外部からのクロックはＶＢ
ＲＡＳ、ＶＢＸＦＣＫにより行われている。ＶＢＲＡＳ
は、主に内部回路のリセット及びアドレスの取り込みに
使われており、ＶＢＸＦＣＫはメモリセルユニット内の
各々のデータ読み出し書き込みのタイミングをとる信号
である。

【００２２】図３（ａ）〜（ｄ）は、ＶＢＸＦＣＫから
センスアンプ２や一時記憶用セル３のワード線（ＲＷＬ
０〜３）、セルアレイ１とセンスアンプ２の間の転送ゲ
ートを制御するためのタイミングを作る回路を示してい
る。図７に、その代表的な信号のタイミング図を示す。
ここで、ＷＤＯＷＮはビット線イコライズのタイミン
グ、ＰＨＡＦ，ＰＨＢＦは一時記憶用セル３のワード線
やセルアレイ１とセンスアンプ２の間の転送ゲートを制
御するためのタイミング、ＳＥＮはセンスアンプ２のタ
イミングに使われている。

【００２３】ワード線（ＷＬj ）のタイミングやＲＷＬ
０〜３のタイミングは、図４（ａ）に示すＪＫフリップ
フロップを用いたカウンタ回路で制御している。ここ
で、ＱＡ，ＢＱＡはスレーブ段の出力、ＱＣ，ＢＱＣは
マスター段の出力、Ｒはリセット端子を表わす。そのタ
イミングを図８に示す。リセットには、図４（ｂ）に示
す回路を用いている。読み出しと書き込みの識別は、カ
ウンタの最上位ビットの“０”（読み出し）、“１”
（書き込み）を用いて行っている。このカウンタの中の
ＨＩＴ信号は、外部のアドレスに対し現在の内部アドレ
スが一致した場合に“１”になり、カウンタの最上位ビ
ットを“１”にし、次のＶＢＸＦＣＫが入力されたとき
書き込みを開始させる信号である。

【００２４】図５（ａ）はワード線のタイミングを制御
する回路であり、図５（ｂ）はその真理値表を示してい
る。図６（ａ）はＲＷＬ０〜３のタイミングを制御する
回路であり、図６（ｂ）はその真理値表を示している。
また、これらの回路における動作タイミングも図８に示
す。

【００２５】図９は、データ入れ替え制御回路１３のよ
り具体的な構成を示すブロック図である。データ入れ替
え制御回路１３は、メモリセルユニット内のデータのア
ドレスを記憶しておくアドレスレジスタ２１、その読み
出しのためのセンスアンプ・イコライズ回路２２、読み
出したアドレスを一時記憶しておくアドレス一時記憶レ
ジスタ２３、外部からのアドレスとアドレスレジスタ２
１から読み出したアドレスの比較を行うアドレス比較回
路２４、アドレスが一致した時に一時記憶セルからメモ
リセルへ書き込みの順番を変更するための制御を行う書
き込み順番変更回路２５、ユニット内のデータをそのユ
ニット内で入れ替える場合とコピーする場合を選択する
コピー・入れ替え選択回路２６、さらにアドレスレジス
タ用の行デコーダ２７、アドレスレジスタコア制御回路
２８、アドレス一時記憶レジスタ用デコーダ２９よりな
る。

【００２６】アドレスレジスタ２１の具体的回路を、図
１０に示す。レジスタのビット数はメモリセルユニット
内のセル直列数によって決まり、本実施例では、直列数
が４であるので１セル当たり２ビット（２^２＝４）のレ
ジスタが用意され、４個単位で１メモリセルユニット内
のセルのアドレスを格納しており、４個単位のものが全
部で６４個（独立に制御するメモリセルユニットの個数
分）必要となる。ここで、ＲＳＥＴ信号はレジスタの内
容を初期値（００，０１，１０，１１）にセットするた
めの信号で、電源立ち上げ時などに“Ｈ”になる信号で
ある。

【００２７】図１１に、センスアンプ・イコライズ回路
２２及びアドレス一時記憶レジスタ２３の具体的構成例
を示す。アドレス一時記憶レジスタ２３の信号線ＲＡＷ
Ｌ０〜３は、ＲＷＬ０〜３とその番号が対応したもの同
士で一致した動作を行う。即ち、セルのデータの位置が
入れ替わった時には、アドレスの位置も入れ替わるよう
に制御される。

【００２８】図１２に、アドレス比較回路２４の具体的
構成例を示す。外部から最下位の２ビットが入力された
とき、アドレスレジスタ２１内に蓄えられているアドレ
スをデータの読み出しに同期して順番に比較していき、
一致した時にＨＩＴ信号が“Ｈ”になり、外部から参照
されているデータが現在センスアンプに読み出されてい
ることをＣＰＵ側，制御パルス発生回路１２及び書き込
み順序変更回路２５に知らせる。これにより、ＣＰＵは
データの読み出しを開始する。また、パルス制御回路１
２は、次のＶＢＸＦＣＫのクロックから書き込み動作が
行うようにセットされる。このＨＩＴ信号は、書き込み
動作が終了するまで“Ｈ”を出し続ける。

【００２９】図１３に書き込み順序変更回路２５の具体
的構成を示し、図１４にコピー・入れ替え選択回路２６
の具体的構成を示す。書き込み順序変更回路２５は、リ
フレッシュを行うときはＲＥＦ信号を“Ｈ”にし、制御
パルス発生回路１２からくる信号ＸＱ＜０＞〜ＸＱ＜３
＞をそれぞれＸＡ０〜ＸＡ３に伝達する。また、コピー
する時にはＣＰ信号を“Ｈ”にし、ユニット内でデータ
を入れ替える時にはＣＰ信号を“Ｌ”にする。以下で
は、外部よりビット線コンタクトから３番目のセルがア
クセスされた場合においてデータを入れ替える場合を説
明するが、データをコピーする場合も同様にして行うこ
とができる。

【００３０】通常アクセス時においてＸＡ２が活性化さ
れて、ＨＩＴ信号が“Ｈ”になると次のＶＢＸＦＣＫの
クロックでＸＡ２はＸＱ＜０＞に接続され、ＸＡ１はＸ
Ｑ＜２＞に、ＸＡ０はＸＱ＜１＞に接続される。このタ
イミング図を図１５，１６に示し、データ移動の様子を
図１７，１８に示す。このように接続することによっ
て、外部から参照されたデータは一番最後に書き込まれ
ることになり、メモリセルユニットのビット線コンタク
トに一番近いセルに蓄えられる。また、この制御でメモ
リセルユニット内のデータの順番はビット線コンタクト
の近いセルから順に時間的に新たに参照されたデータが
入ることになり、奥へ行くほど時間的に古く参照された
データが並ぶようになる。

【００３１】一例として、外部アドレスの最下位ビット
が“１，０”の場合を説明する。まず、図１７（ａ）に
示すように、１番目として、最もビット線コンタクトに
近いメモリセルのデータＡを一時記憶用セルに読み出
し、これと同時にメモリセルに対応するアドレスをアド
レス一時記憶用レジスタに読み出す。

【００３２】次いで、図１７（ｂ）に示すように、２番
目として次にビット線コンタクトに近いメモリセルのデ
ータＢとそのアドレスを読み出し、さらに図１７（ｃ）
に示すように、３番目としてその次にビット線コンタク
トに近いメモリセルのデータＣとそのアドレスを読み出
す。そして、最後に読み出したメモリセルのデータＣが
外部に出力される。

【００３３】次いで、一時記憶されたデータ及びアドレ
スをメモリセル及びアドレスレジスタに再書き込みする
ことになるが、このとき最後（３番目）に読み出したメ
モリセルのデータＣを除き、他のデータ及びそのアドレ
スを順に再書き込みする。

【００３４】即ち、図１８（ａ）に示すように、２番目
に読み出したメモリセルのデータＢをそのアドレスと共
に、３番目に読み出したメモリセル及びそのアドレスレ
ジスタの位置に再書き込みする。続いて、図１８（ｂ）
に示すように、１番目に読み出したメモリセルのデータ
Ａをそのアドレスと共に、２番目に読み出したメモリセ
ル及びそのアドレスレジスタの位置に再書き込みする。

【００３５】次いで、図１８（ｃ）に示すように、最後
に読み出したメモリセルのデータＣをそのアドレスと共
に、１番目に読み出したメモリセル及びそのアドレスの
位置に再書き込みする。これで再書き込みが終了する
が、この状態ではビット線コンタクトに最も近いメモリ
セルのデータはＣとなり、最も最近に読み出したデータ
となっている。

【００３６】以下、本発明の実施例を説明する。 （実施例１）図１９は本発明の第１の実施例に係わる半
導体記憶装置の概略構成を示すブロック図、図２０は同
実施例におけるメモリマップを示す図である。外部から
入力されたロウアドレス（この場合、ＡＲ０〜ＡＲ１
１）は、ロウアドレスバッファ３１に蓄えられる。ロウ
アドレスバッファ３１は、ロウデコーダ３２にデコーダ
信号（ＡＲ０〜ＡＲ１１，／ＡＲ０〜／ＡＲ１１）を送
信する。ロウデコーダ３２は、このデコーダ信号（ＡＲ
０〜ＡＲ１１，／ＡＲ０〜／ＡＲ１１）に基づいて、メ
モリセル３３内のワード線を活性化する。

【００３７】実施例のメモリ構造が、複数個のメモリセ
ルが直列接続されたメモリセルユニット３３ａがビット
線に複数個接続されて構成されるメモリセルアレイであ
るとき、このメモリセルユニット内に対応する外部アド
レス（ＡＲ６，ＡＲ７）をメモリセルユニット間に対応
する外部アドレスの一部（ＡＲ０〜ＡＲ５）よりも上位
アドレスに対応させている。この例では、４個のメモリ
セルからなっているメモリセルユニットを仮定している
が、複数個であれば何個でも本質的な違いはない。

【００３８】なお、図２０において左側がメモリセルユ
ニット間の選択、右側がメモリセルユニット内の選択を
示している。また、図には示さないが、アドレスＡＲ８
〜ＡＲ１１は、複数のメモリセルユニットからなるブロ
ックの選択に用いられる。

【００３９】コンピュータのプログラムのアクセスに
は、あるアドレスを有するデータがアクセスされたとき
そのアドレスに近いアドレスを有するデータアクセスさ
れる可能性が高いというデータの空間的局所性という性
質がある。上記のようにアドレスを対応させることによ
り、次のアクセスで、同じメモリセルユニット内でのデ
ータアクセスの可能性を少なくすることができる。さら
に、前述したメモリセルユニット内の最もビット線に近
いメモリセルに最も最近アクセスされたデータを収納す
るという方式と組み合わせて使用することにより、平均
アクセス時間を大幅に短縮することができる。

【００４０】図２１は、ロウアドレスバッファ３１の回
路構成図を示している。図２２は、ロウアドレスバッフ
ァ３１とロウデコーダ３２との間に入るプリデコード信
号発生回路３４の回路構成と入出力の関係を示してい
る。図２２の下図表において、信号ｘＡＲｉ，ｘＡＲｊ
のｘは／（バー）の有無、“０”はバー有り、“１”は
バー無しを示している。この例では、図２２のようにプ
リデコード信号を用いてデコードする方式を考えている
が、ロウアドレスバッファ３１からのデコード信号を直
接用いる方式でも本質的に何ら変わることはない。

【００４１】図２３は、メモリセルユニット内を選択す
るアドレスに対応して、信号を発生するＷＤＲＶドライ
バ３５の回路構成図である。この例では、メモリセルユ
ニット内を選択するアドレスはＡＲ６，ＡＲ７になって
いて、メモリセルユニット間の選択をするアドレスの一
部ＡＲ０〜ＡＲ５よりも上位アドレスとなっている。ま
た、図２４は、プリデコード信号発生回路３４、ＷＤＲ
Ｖドライバ３５のプリデコード信号を受けて、動作する
ロウデコーダの回路構成図である。

【００４２】このように本実施例によれば、メモリセル
ユニット内に対応する外部アドレス（ＡＲ６，ＡＲ７）
をメモリセルユニット間に対応する外部アドレスの一部
（ＡＲ０〜ＡＲ５）よりも上位アドレスに対応させるこ
とにより、次のアクセスでメモリセルユニット内でのデ
ータにアクセス可能性を少なくすることができる。そし
て、メモリセルユニット内の最もビット線に近いメモリ
セルに最も最近アクセスされたデータを収納するという
方式と組み合わせて使用することにより、平均アクセス
時間を大幅に短縮することができる。 （実施例２）図２５は、本発明の第２の実施例に係わる
半導体記憶装置の概略構成を示すブロック図を示すもの
である。外部から入力されたアドレス（この場合、Ａ０
〜Ａ１１）は、アドレスバッファ３１に蓄えられる。ア
ドレスバッファ３１は、アドレスデコーダ３２にアドレ
スデコーダ信号（Ａ０〜Ａ１１／Ａ０〜／Ａ１１）を送
信する。アドレスデコーダ３２は、このデコーダ信号
（Ａ０〜Ａ１１／Ａ０〜／Ａ１１）に基づいて、メモリ
セル３３内の活性化するセルを決定する。

【００４３】このとき、図２５（ａ）のようにアドレス
バッファ３１の前にアドレス入れ換え回路３６を設置す
る。又は図２５（ｂ）のように、アドレスバッファ３１
とアドレスデコーダ３２との間にアドレス入れ換え回路
３６を設置する。このアドレス入れ換え回路３６は、外
部からの信号又は内部回路からの信号によって、外部ア
ドレスと内部アドレスの対応関係を複数個のうちから選
択する回路である。

【００４４】アドレス入れ換え回路３６の具体的構成
を、図２６に示す。この例は、図２５（ａ）のようにア
ドレス入れ換え回路３６を設置する場合のものである。
Ｑ04〜Ｑ07，Ｑ14〜Ｑ17は、ｎチャネルＭＯＳトランジ
スタである。Ａｋ（ｋ＝４〜７）は、外部から入力され
るアドレスであり、Ａ'k（ｋ＝４〜７）は、メモリ内部
のアドレスである。外部からの信号ＡＤＣは、Ｑ14〜Ｑ
17のゲートに接続されており、インバータ４１を通し
て、Ｑ04〜Ｑ07のゲートに接続されている。

【００４５】ＡＤＣが“Ｌ”のときは、Ｑ04〜Ｑ07は活
性化しＱ14〜Ｑ17は非活性化する。そして、Ａｋ（ｋ＝
４〜７）は、Ａ'k（ｋ＝４〜７）に接続される。また、
ＡＤＣが“Ｈ”のときは、Ｑ04〜Ｑ07は非活性化しＱ14
〜Ｑ17は活性化する。このときは、外部アドレスＡ４，
Ａ５は、内部アドレスＡ'6，Ａ'7に、外部アドレスＡ
６，Ａ７は、内部アドレスＡ'4，Ａ'5に接続される。

【００４６】このようにアドレス入れ換え回路３６は、
外部からの信号ＡＤＣによって、外部アドレスと内部ア
ドレスの対応関係を変化させることができる。この例で
は、外部からの信号ＡＤＣによって、外部アドレスと内
部アドレスの対応関係を２つのうちから選択している
が、外部アドレスと内部アドレスの対応関係を２つ以上
の複数個の中から選択できるようにすることもできる。
また、図２５（ｂ）のようにアドレス入れ換え回路６を
設置する場合は、デコード信号について、Ａ４〜Ａ７，
／Ａ４〜／Ａ７について、同様のことを行えばよい。

【００４７】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例ではダイナミック型のメモリ
セルを用いたが、ＥＥＰＲＯＭ等の不揮発性のメモリセ
ルを用いることも可能である。さらに、ＮＡＮＤセルを
構成するメモリセルの数は４個に限るものではなく、仕
様に応じて適宜変更可能である。また、データの位置を
制御するための構成は図１〜図１８に限るものではな
く、仕様に応じて適宜変更可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。

【００４８】

【発明の効果】以上詳述したように本発明によれば、外
部から入力されるロウアドレスのうち、メモリセルユニ
ット内の選択を行うロウアドレスを、メモリセルユニッ
ト間の選択を行うロウアドレスの一部よりも上位のアド
レスに対応させることにより、従来よりも同一メモリセ
ルユニットのデータが次にアクセスされる可能性を低く
し、平均アクセス時間を短縮させることができる。ま
た、このような外部アドレスと内部アドレスの対応関係
を複数個のうちから外部信号によって、選択できる回路
を有することによって、より平均アクセス時間の短い外
部アドレスと内部アドレスの対応を外部信号により選択
することができるようになる。

【図面の簡単な説明】

【図１】本発明の参考例に係わる半導体記憶装置の概略
構成を示すブロック図。

【図２】参考例に用いたメモリセルユニットの具体的構
成を示す図。

【図３】参考例におけるセンスアンプや一時記憶用セル
のワード線、セルアレイとセンスアンプの間の転送ゲー
トを制御するためのタイミングを作る回路を示す図。

【図４】参考例におけるＷＬj のタイミングやＲＷＬ０
〜３のタイミングを制御するもので、ＪＫフリップフロ
ップを用いたカウンタ回路及びリセット回路を示す図。

【図５】参考例におけるワード線のタイミングを制御す
る回路を示す図。

【図６】参考例におけるＲＷＬ０〜３のタイミングを制
御する回路を示す図。

【図７】図３の回路の動作タイミングを示す図。

【図８】図４〜図７の回路の動作タイミングを示す図。

【図９】参考例におけるデータ入れ替え制御回路の具体
的な構成を示すブロック図。

【図１０】データ入れ替え制御回路に用いたアドレスレ
ジスタの具体的構成を示す図。

【図１１】データ入れ替え制御回路に用いたセンスアン
プ・イコライズ回路及びアドレス一時記憶レジスタの具
体的構成を示す図。

【図１２】データ入れ替え制御回路に用いたアドレス比
較回路の具体的構成を示す図。

【図１３】データ入れ替え制御回路に用いた書き込み順
序変更回路の具体的構成を示す図。

【図１４】データ入れ替え制御回路に用いたコピー・入
れ替え選択回路の具体的構成を示す図。

【図１５】データを入れ替える場合の動作タイミングを
示す図。

【図１６】データを入れ替える場合の動作タイミングを
示す図。

【図１７】データを入れ替える場合のデータ移動の様子
を示す図。

【図１８】データを入れ替える場合のデータ移動の様子
を示す図。

【図１９】第１の実施例に係わる半導体記憶装置の概略
構成を示すブロック図。

【図２０】第１の実施例におけるメモリマップを示す
図。

【図２１】第１の実施例に用いたロウアドレスバッファ
を示す回路構成図。

【図２２】第１の実施例に用いたプリデコード信号発生
回路を示す回路構成図と入出力信号の関係を示す図。

【図２３】第１の実施例に用いたＷＤＲＶドライバを示
す回路構成図である。

【図２４】第１の実施例に用いたロウデコーダを示す回
路構成図。

【図２５】第２の実施例に係わる半導体記憶装置の概略
構成を示すブロック図。

【図２６】アドレス入れ換え回路の具体例を示す回路構
成図。

【符号の説明】

１…ＮＡＮＤ型セルアレイ ２…センスアンプ
兼イコライズ回路 ３…一時記憶用セル ４…行アドレスバ
ッファ ５…行デコーダ ６…コア制御回路 ７…レジスタ行デコーダ ８…列アドレスバ
ッファ ９…列デコーダ １０…入出力バッ
ファ １１…入出力制御回路 １２…制御パルス
発生回路 １３…データ入れ替え制御回路 ２１…アドレスレ
ジスタ ２２…センスアンプ・イコライズ回路 ２３…アドレス一時記憶レジスタ ２４…アドレス比
較回路 ２５…書き込み順番変更回路 ２６…コピー・入
れ替え選択回路 ２７…アドレスレジスタ用の行デコーダ ２８…アドレスレジスタコア制御回路 ２９…アドレス一時記憶レジスタ用デコーダ ３１…ロウアドレスバッファ ３２…ロウデコー
ダ ３３…メモリセル ３３ａ…メモリセ
ルユニット３３ａ ３４…プリデコード信号発生回路 ３５…ＷＤＲＶド
ライバ ３６…アドレス入れ換え回路 ４１…インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平３−113893（ＪＰ，Ａ) 特開 平５−67393（ＪＰ，Ａ) 特開 昭64−76496（ＪＰ，Ａ) 特開 平７−235176（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/4099

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルを複数個直列に接続してなるメ
   モリセルユニットが複数個アレイ配置され、各々のメモ
   リセルユニットがビット線に接続された半導体記憶装置
   において、 外部から入力されるロウアドレスのうち、メモリセルユ
   ニット内の選択を行うロウアドレスを、メモリセルユニ
   ット間の選択を行うロウアドレスの一部よりも上位のア
   ドレスに対応させるロウデコーダを有することを特徴と
   する半導体記憶装置。
2. 【請求項２】メモリセルを複数個直列に接続してなるメ
   モリセルユニットが複数個アレイ配置され、各々のメモ
   リセルユニットがビット線に接続された半導体記憶装置
   において、 前記メモリセルユニット内の任意のメモリセルのデータ
   を、前記ビット線とのコンタクトから一番近いメモリセ
   ルのデータと入れ替えるデータ入れ替え制御回路と、 外部から入力されるロウアドレスのうち、メモリセルユ
   ニット内の選択を行うロウアドレスを、メモリセルユニ
   ット間の選択を行うロウアドレスの一部よりも上位のア
   ドレスに対応させるロウデコーダとを有することを特徴
   とする半導体記憶装置。
3. 【請求項３】外部アドレスと内部アドレスの対応関係
   を、外部からの信号によって複数通りに変化させる回路
   を有することを特徴とする請求項１又は２に記載の半導
   体記憶装置。