JPH04276388A - 連想メモリ回路および連想メモリセルアレイ - Google Patents
連想メモリ回路および連想メモリセルアレイInfo
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- JPH04276388A JPH04276388A JP3036414A JP3641491A JPH04276388A JP H04276388 A JPH04276388 A JP H04276388A JP 3036414 A JP3036414 A JP 3036414A JP 3641491 A JP3641491 A JP 3641491A JP H04276388 A JPH04276388 A JP H04276388A
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- associative memory
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- 239000000470 constituent Substances 0.000 abstract 2
- 230000002411 adverse Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
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- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶された情報の一部
をキーとして、このキー情報に一致するものが与えられ
たときに残りの情報（比較結果）を読み出す連想メモリ
回路、およびその連想メモリ回路をアレイ状に配置した
連想メモリセルアレイに関する。
をキーとして、このキー情報に一致するものが与えられ
たときに残りの情報（比較結果）を読み出す連想メモリ
回路、およびその連想メモリ回路をアレイ状に配置した
連想メモリセルアレイに関する。
【０００２】
【従来の技術】図４は、従来の連想メモリ回路の基本構
成を示すブロック図である。図において、通常の連想メ
モリ回路は、情報の保持，書き込みおよび読み出しが可
能なメモリ回路６０と、外部から入力されたキー情報と
メモリ回路６０の記憶情報との比較を行い、その比較結
果を出力する比較回路７０とにより構成される。
成を示すブロック図である。図において、通常の連想メ
モリ回路は、情報の保持，書き込みおよび読み出しが可
能なメモリ回路６０と、外部から入力されたキー情報と
メモリ回路６０の記憶情報との比較を行い、その比較結
果を出力する比較回路７０とにより構成される。
【０００３】比較回路７０としては種々の回路が知られ
ているが、いずれにしてもキー情報を外部から入力する
信号線と、比較動作する素子が不可欠である。ここでは
、メモリ回路６０から出力される記憶情報の真値および
相補値と、２本の信号線１１，１５を介して入力される
キー情報の真値および相補値との比較動作を行う４個の
トランジスタ７１〜７４により構成された例を示す。
ているが、いずれにしてもキー情報を外部から入力する
信号線と、比較動作する素子が不可欠である。ここでは
、メモリ回路６０から出力される記憶情報の真値および
相補値と、２本の信号線１１，１５を介して入力される
キー情報の真値および相補値との比較動作を行う４個の
トランジスタ７１〜７４により構成された例を示す。
【０００４】
【発明が解決しようとする課題】ところで、連想メモリ
回路に用いられるメモリ回路６０は、２つの信号によっ
て情報の読み書きを制御できることが必要であるが、従
来のメモリ回路の構成では、第１の信号（ワード線信号
）によって制御される基本構成に加えて、第２の信号を
入力する２本の信号線とそれを処理する２つの素子が不
可欠であった。
回路に用いられるメモリ回路６０は、２つの信号によっ
て情報の読み書きを制御できることが必要であるが、従
来のメモリ回路の構成では、第１の信号（ワード線信号
）によって制御される基本構成に加えて、第２の信号を
入力する２本の信号線とそれを処理する２つの素子が不
可欠であった。
【０００５】したがって、連想メモリ回路では、さらに
キー情報を外部から入力する信号線と比較動作を行うた
めの素子が必要になり、通常のメモリ回路に比べても多
くの構成要素を必要とし、大容量の連想メモリ回路を実
現する上で大きな妨げになっていた。本発明は、構成要
素を最小限に抑えた簡単な構成で実現できる連想メモリ
回路および連想メモリセルアレイを提供することを目的
とする。
キー情報を外部から入力する信号線と比較動作を行うた
めの素子が必要になり、通常のメモリ回路に比べても多
くの構成要素を必要とし、大容量の連想メモリ回路を実
現する上で大きな妨げになっていた。本発明は、構成要
素を最小限に抑えた簡単な構成で実現できる連想メモリ
回路および連想メモリセルアレイを提供することを目的
とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明は
、情報の読み書きを制御する第１の信号と動作を制御す
る第２の信号情報とに応じて動作するメモリ回路と、前
記メモリ回路の記憶情報と外部から供給されたキー情報
との比較を行い、該比較結果を出力する比較回路とを備
えた連想メモリ回路において、前記メモリ回路は、前記
第１の信号と前記第２の信号との論理をとり、該論理を
とった結果の信号により電源供給を制御するスイッチ手
段を有し、前記比較回路へのキー情報の供給を行う信号
線は、前記第２の信号を供給する信号線と共用する構成
であることを特徴とする。
、情報の読み書きを制御する第１の信号と動作を制御す
る第２の信号情報とに応じて動作するメモリ回路と、前
記メモリ回路の記憶情報と外部から供給されたキー情報
との比較を行い、該比較結果を出力する比較回路とを備
えた連想メモリ回路において、前記メモリ回路は、前記
第１の信号と前記第２の信号との論理をとり、該論理を
とった結果の信号により電源供給を制御するスイッチ手
段を有し、前記比較回路へのキー情報の供給を行う信号
線は、前記第２の信号を供給する信号線と共用する構成
であることを特徴とする。
【０００７】請求項２に記載の発明は、請求項１に記載
の連想メモリ回路において、比較回路は２本の信号線か
ら供給されるキー情報とメモリ回路の記憶情報との比較
を行う構成であり、前記２本の信号線の一方をメモリ回
路に第２の信号を供給する信号線と共用する構成である
ことを特徴とする。請求項３に記載の発明は、請求項２
に記載の連想メモリ回路をアレイ状に配置し、各連想メ
モリ回路にキー情報を供給する２本の信号線のうち、メ
モリ回路に第２の信号を供給する信号線と共用した信号
線は、隣接してワードを構成する連想メモリ回路では互
いに異なる信号線とする構成であることを特徴とする。
の連想メモリ回路において、比較回路は２本の信号線か
ら供給されるキー情報とメモリ回路の記憶情報との比較
を行う構成であり、前記２本の信号線の一方をメモリ回
路に第２の信号を供給する信号線と共用する構成である
ことを特徴とする。請求項３に記載の発明は、請求項２
に記載の連想メモリ回路をアレイ状に配置し、各連想メ
モリ回路にキー情報を供給する２本の信号線のうち、メ
モリ回路に第２の信号を供給する信号線と共用した信号
線は、隣接してワードを構成する連想メモリ回路では互
いに異なる信号線とする構成であることを特徴とする。
【０００８】
【作用】本発明の連想メモリ回路あるいは連想メモリセ
ルアレイに用いられるメモリ回路では、電源供給を行う
スイッチ手段の導通・非導通の制御が、情報の読み書き
を制御する第１の信号とメモリ回路の動作を制御する第
２の信号の論理をとった信号により行われる。したがっ
て、第１の信号と第２の信号の論理の組み合わせにより
、少ない構成要素で電源供給を制御し、情報の読み書き
制御を行うことができる。
ルアレイに用いられるメモリ回路では、電源供給を行う
スイッチ手段の導通・非導通の制御が、情報の読み書き
を制御する第１の信号とメモリ回路の動作を制御する第
２の信号の論理をとった信号により行われる。したがっ
て、第１の信号と第２の信号の論理の組み合わせにより
、少ない構成要素で電源供給を制御し、情報の読み書き
制御を行うことができる。
【０００９】また、第２の信号を供給する信号線を用い
て比較回路にキー情報を供給する構成では、メモリ回路
を動作させるときには比較回路の出力を無効とし、メモ
リ回路で情報がスタティックあるいはダイナミックに保
持されている状態が継続している間に比較回路を動作さ
せることにより、一つの信号線を介して供給される第２
の信号およびキー情報に対して、メモリ回路および比較
回路の動作が互いに悪影響を与えることを回避すること
ができる。
て比較回路にキー情報を供給する構成では、メモリ回路
を動作させるときには比較回路の出力を無効とし、メモ
リ回路で情報がスタティックあるいはダイナミックに保
持されている状態が継続している間に比較回路を動作さ
せることにより、一つの信号線を介して供給される第２
の信号およびキー情報に対して、メモリ回路および比較
回路の動作が互いに悪影響を与えることを回避すること
ができる。
【００１０】
【実施例】図１は、請求項１に記載の発明の実施例構成
を示す図である。図において、連想メモリ回路は、メモ
リ回路３０と比較回路５０とにより構成されるが、本実
施例ではメモリ回路３０として同日出願する「メモリ回
路」を利用し、比較回路５０としては特願昭５７−８８
１８号に開示されているものを利用する。なお、本実施
例の特徴とするところは、ワード線３１とともにメモリ
回路３０の動作を制御する信号線１１を、キー情報を供
給する信号線と共用させた構成にある。
を示す図である。図において、連想メモリ回路は、メモ
リ回路３０と比較回路５０とにより構成されるが、本実
施例ではメモリ回路３０として同日出願する「メモリ回
路」を利用し、比較回路５０としては特願昭５７−８８
１８号に開示されているものを利用する。なお、本実施
例の特徴とするところは、ワード線３１とともにメモリ
回路３０の動作を制御する信号線１１を、キー情報を供
給する信号線と共用させた構成にある。
【００１１】ここで、メモリ回路３０についてその構成
および動作について先に説明する。ワード線３１は、情
報の読み書きを制御する第１の信号を供給する。ビット
線３２，３３は、それぞれ読み書きされる情報が相補関
係で入出力される。符号３４〜３７は、メモリ回路を構
成するｎチャネルトランジスタであり、符号３８，３９
は、メモリ回路を構成するｐチャネルトランジスタであ
る。なお、ｎチャネルトランジスタ３５とｐチャネルト
ランジスタ３８、ｎチャネルトランジスタ３６とｐチャ
ネルトランジスタ３９は、それぞれＣＭＯＳインバータ
を構成し、相互に入力が出力へ、出力が入力に接続され
る。
および動作について先に説明する。ワード線３１は、情
報の読み書きを制御する第１の信号を供給する。ビット
線３２，３３は、それぞれ読み書きされる情報が相補関
係で入出力される。符号３４〜３７は、メモリ回路を構
成するｎチャネルトランジスタであり、符号３８，３９
は、メモリ回路を構成するｐチャネルトランジスタであ
る。なお、ｎチャネルトランジスタ３５とｐチャネルト
ランジスタ３８、ｎチャネルトランジスタ３６とｐチャ
ネルトランジスタ３９は、それぞれＣＭＯＳインバータ
を構成し、相互に入力が出力へ、出力が入力に接続され
る。
【００１２】符号４０は、電源に接続され、ワード線３
１の信号に応じて開閉する電気的スイッチを構成するｐ
チャネルトランジスタであるが、ワード線３１から供給
される第１の信号と、信号線１１から供給される第２の
信号との論理をとるｐチャネルトランジスタ１２をワー
ド線３１とｐチャネルトランジスタ４０との間に接続し
、その導通・非導通を制御してメモリ回路に対する電源
の供給を制御する。なお、ｐチャネルトランジスタ１２
とｐチャネルトランジスタ４０との接続点をαとし、ｐ
チャネルトランジスタ４０とメモリ回路（ｐチャネルト
ランジスタ３８，３９）との接続点をγとする。
１の信号に応じて開閉する電気的スイッチを構成するｐ
チャネルトランジスタであるが、ワード線３１から供給
される第１の信号と、信号線１１から供給される第２の
信号との論理をとるｐチャネルトランジスタ１２をワー
ド線３１とｐチャネルトランジスタ４０との間に接続し
、その導通・非導通を制御してメモリ回路に対する電源
の供給を制御する。なお、ｐチャネルトランジスタ１２
とｐチャネルトランジスタ４０との接続点をαとし、ｐ
チャネルトランジスタ４０とメモリ回路（ｐチャネルト
ランジスタ３８，３９）との接続点をγとする。
【００１３】また、符号２１，２２は、メモリ回路３０
の記憶情報の真値および相補値の出力端子である。以下
、■情報の保持、■情報の読み出し、■情報の書き込み
、■情報の書き込み禁止の各動作について説明する。 なお、メモリ回路３０では、ｐチャネルトランジスタ４
０が導通状態のときは、外部からメモリ回路の状態を変
化させることができないように、各トランジスタの駆動
力その他が設定されているものとする。その設定は、例
えばｐチャネルトランジスタ３８，３９の駆動力を大き
くし、ｎチャネルトランジスタ３４，３７の駆動力を小
さくすることにより可能である。
の記憶情報の真値および相補値の出力端子である。以下
、■情報の保持、■情報の読み出し、■情報の書き込み
、■情報の書き込み禁止の各動作について説明する。 なお、メモリ回路３０では、ｐチャネルトランジスタ４
０が導通状態のときは、外部からメモリ回路の状態を変
化させることができないように、各トランジスタの駆動
力その他が設定されているものとする。その設定は、例
えばｐチャネルトランジスタ３８，３９の駆動力を大き
くし、ｎチャネルトランジスタ３４，３７の駆動力を小
さくすることにより可能である。
【００１４】■ 情報の保持
情報の保持は、ワード線３１と信号線１１に低電位（以
下「０」）を与えることにより可能である。すなわち、
信号線１１から供給される第２の信号が「０」であると
きには、ｐチャネルトランジスタ１２は導通状態になり
、ワード線３１から供給される第１の信号が「０」であ
るのでα点は「０」となり、ｐチャネルトランジスタ４
０も導通状態となる。したがって、γ点に電源が供給さ
れ、メモリ回路はスタティックな情報の保持を行うこと
ができる。
下「０」）を与えることにより可能である。すなわち、
信号線１１から供給される第２の信号が「０」であると
きには、ｐチャネルトランジスタ１２は導通状態になり
、ワード線３１から供給される第１の信号が「０」であ
るのでα点は「０」となり、ｐチャネルトランジスタ４
０も導通状態となる。したがって、γ点に電源が供給さ
れ、メモリ回路はスタティックな情報の保持を行うこと
ができる。
【００１５】■ 情報の読み出し
情報の読み出しは、情報を保持している状態から、信号
線１１に高電位（以下「１」）を与えた後にワード線３
１に「１」を与えることにより可能である。すなわち、
信号線１１から供給される第２の信号が「１」であると
きには、ｐチャネルトランジスタ１２は非導通状態にな
り、α点の電位はワード線３１の電位にかかわらず、所
定時間内では「０」を保持し、γ点に電源が供給される
状態が続く。この時間内にワード線３１から供給する第
１の信号を「１」とすることにより、ｎチャネルトラン
ジスタ３４，３７が導通状態となり、通常のスタティッ
ク形メモリ回路と同様な読み出し動作を行うことができ
る。
線１１に高電位（以下「１」）を与えた後にワード線３
１に「１」を与えることにより可能である。すなわち、
信号線１１から供給される第２の信号が「１」であると
きには、ｐチャネルトランジスタ１２は非導通状態にな
り、α点の電位はワード線３１の電位にかかわらず、所
定時間内では「０」を保持し、γ点に電源が供給される
状態が続く。この時間内にワード線３１から供給する第
１の信号を「１」とすることにより、ｎチャネルトラン
ジスタ３４，３７が導通状態となり、通常のスタティッ
ク形メモリ回路と同様な読み出し動作を行うことができ
る。
【００１６】なお、情報を保持している状態からワード
線３１のみに「１」を与え、情報の読み出し時にγ点へ
の電源供給を断つ構成としてもよい。このときは、情報
がダイナミックに保持されている状態で読み出しが行わ
れることになる。
線３１のみに「１」を与え、情報の読み出し時にγ点へ
の電源供給を断つ構成としてもよい。このときは、情報
がダイナミックに保持されている状態で読み出しが行わ
れることになる。
【００１７】■ 情報の書き込み
情報の書き込みは、情報を保持している状態から、ビッ
ト線３２に書き込みたい情報の真値を印加し、ビット線
３３にその相補値を印加するとともに、ワード線３１の
みに「１」を与えることにより可能である。すなわち、
ｐチャネルトランジスタ４０は非導通の状態となり、γ
点への電源供給が断たれるので、高速かつ安定に書き込
み動作を行うことができる。
ト線３２に書き込みたい情報の真値を印加し、ビット線
３３にその相補値を印加するとともに、ワード線３１の
みに「１」を与えることにより可能である。すなわち、
ｐチャネルトランジスタ４０は非導通の状態となり、γ
点への電源供給が断たれるので、高速かつ安定に書き込
み動作を行うことができる。
【００１８】■ 情報の書き込み禁止１本のワード線
３１に接続された複数のメモリ回路のうち、指定するメ
モリ回路への書き込みを禁止する動作は、書き込みを禁
止したいメモリ回路に対して、情報の書き込み時に、情
報を保持している状態からワード線３１に「１」を与え
るのに先立って、信号線１１に「１」を与えることによ
り可能である。すなわち、信号線１１から供給される第
２の信号が「１」になることにより、ｐチャネルトラン
ジスタ１２は非導通状態になり、α点の電位はワード線
３１の電位にかかわらず、所定時間内では「０」を保持
し、γ点に電源が供給される状態が続く。この状態でワ
ード線３１から供給される第１の信号が「１」となって
も、ｐチャネルトランジスタ４０が導通状態のときは外
部からメモリ回路の状態を変化させることができないの
で、情報の書き込みは起こらない。
３１に接続された複数のメモリ回路のうち、指定するメ
モリ回路への書き込みを禁止する動作は、書き込みを禁
止したいメモリ回路に対して、情報の書き込み時に、情
報を保持している状態からワード線３１に「１」を与え
るのに先立って、信号線１１に「１」を与えることによ
り可能である。すなわち、信号線１１から供給される第
２の信号が「１」になることにより、ｐチャネルトラン
ジスタ１２は非導通状態になり、α点の電位はワード線
３１の電位にかかわらず、所定時間内では「０」を保持
し、γ点に電源が供給される状態が続く。この状態でワ
ード線３１から供給される第１の信号が「１」となって
も、ｐチャネルトランジスタ４０が導通状態のときは外
部からメモリ回路の状態を変化させることができないの
で、情報の書き込みは起こらない。
【００１９】次に、比較回路５０の構成について説明す
る。符号５１，５２は、メモリ回路３０の出力端子２１
，２２に対応する記憶情報の入力端子であり、符号５３
は信号線１１から供給されるキー情報の入力端子であり
、符号５４は比較結果の出力端子である。ｎチャネルト
ランジスタ５５およびｐチャネルトランジスタ５６は、
入力端子５１，５２に入力される記憶情報と、入力端子
５３に入力されるキー情報とを比較して、その比較結果
を出力端子５４に出力する構成である。
る。符号５１，５２は、メモリ回路３０の出力端子２１
，２２に対応する記憶情報の入力端子であり、符号５３
は信号線１１から供給されるキー情報の入力端子であり
、符号５４は比較結果の出力端子である。ｎチャネルト
ランジスタ５５およびｐチャネルトランジスタ５６は、
入力端子５１，５２に入力される記憶情報と、入力端子
５３に入力されるキー情報とを比較して、その比較結果
を出力端子５４に出力する構成である。
【００２０】次に、連想メモリ回路の動作について説明
するが、メモリ回路３０の動作は上述した通りであり、
比較回路５０は公知のものであるので、以下、メモリ回
路３０に第２の信号を供給する信号線１１を用いて、比
較回路５０にキー情報を供給することが、メモリ回路３
０および比較回路５０の双方の動作に悪影響を及ぼさず
、連想メモリ回路として機能することについて説明する
。
するが、メモリ回路３０の動作は上述した通りであり、
比較回路５０は公知のものであるので、以下、メモリ回
路３０に第２の信号を供給する信号線１１を用いて、比
較回路５０にキー情報を供給することが、メモリ回路３
０および比較回路５０の双方の動作に悪影響を及ぼさず
、連想メモリ回路として機能することについて説明する
。
【００２１】メモリ回路３０の書き込み、読み出しその
他の動作を制御するために信号線１１を用いている場合
には、比較回路５０の出力を無効状態とすることにより
、メモリ回路３０の動作が比較回路５０の動作に悪影響
を及ぼすことはない。また、比較回路５０で比較動作を
行うためには、メモリ回路３０で情報を保持している状
態、すなわち、ワード線３１と信号線１１に「０」を与
えている状態から、キー情報に対応した情報を信号線１
１に印加する。この信号線１１に印加するキー情報によ
っては、ｐチャネルトランジスタ１２が非導通になる場
合があるが、それでも所定時間内ではα点は「０」を保
持し、γ点に電源が供給されて情報がスタティックに保
持される状態が継続する。さらに、この時間が経過した
のちも、情報がダイナミックに保持されている状態が所
定時間だけ続く。したがって、比較動作をこれらの所定
時間内で終了し、信号線１１に「０」を与えている状態
に戻すことにより、比較回路５０の動作がメモリ回路３
０に悪影響を及ぼすことはない。
他の動作を制御するために信号線１１を用いている場合
には、比較回路５０の出力を無効状態とすることにより
、メモリ回路３０の動作が比較回路５０の動作に悪影響
を及ぼすことはない。また、比較回路５０で比較動作を
行うためには、メモリ回路３０で情報を保持している状
態、すなわち、ワード線３１と信号線１１に「０」を与
えている状態から、キー情報に対応した情報を信号線１
１に印加する。この信号線１１に印加するキー情報によ
っては、ｐチャネルトランジスタ１２が非導通になる場
合があるが、それでも所定時間内ではα点は「０」を保
持し、γ点に電源が供給されて情報がスタティックに保
持される状態が継続する。さらに、この時間が経過した
のちも、情報がダイナミックに保持されている状態が所
定時間だけ続く。したがって、比較動作をこれらの所定
時間内で終了し、信号線１１に「０」を与えている状態
に戻すことにより、比較回路５０の動作がメモリ回路３
０に悪影響を及ぼすことはない。
【００２２】図２は、請求項２に記載の発明の実施例構
成を示す図である。なお、本実施例におけるメモリ回路
３０は、第一実施例で示したものと同様でありその説明
は省略する。本実施例の特徴とするところは、２本の信
号線１１，１５から相補関係にあるキー情報の供給を受
け、記憶情報との比較を行う比較回路７０を用いる構成
にある。なお、この比較回路７０は、図４に示す比較回
路と同様である。
成を示す図である。なお、本実施例におけるメモリ回路
３０は、第一実施例で示したものと同様でありその説明
は省略する。本実施例の特徴とするところは、２本の信
号線１１，１５から相補関係にあるキー情報の供給を受
け、記憶情報との比較を行う比較回路７０を用いる構成
にある。なお、この比較回路７０は、図４に示す比較回
路と同様である。
【００２３】図において、符号７１〜７４は、ｎチャネ
ルトランジスタである。符号７５，７６は、メモリ回路
３０の出力端子２１，２２に対応する記憶情報の入力端
子であり、符号７７は信号線１１から供給されるキー情
報の入力端子であり、符号７８は信号線１５から供給さ
れるキー情報の入力端子であり、符号７９は比較結果の
出力端子である。
ルトランジスタである。符号７５，７６は、メモリ回路
３０の出力端子２１，２２に対応する記憶情報の入力端
子であり、符号７７は信号線１１から供給されるキー情
報の入力端子であり、符号７８は信号線１５から供給さ
れるキー情報の入力端子であり、符号７９は比較結果の
出力端子である。
【００２４】次に、本実施例の連想メモリ回路の動作に
ついて説明するが、比較回路７０は公知のものであるの
で、以下、メモリ回路３０に第２の信号を供給する信号
線１１を用いて、比較回路７０にキー情報の一つを供給
することが、メモリ回路３０および比較回路７０の双方
の動作に悪影響を及ぼさず、連想メモリ回路として機能
することについては、第一実施例とまったく同様に説明
できる。
ついて説明するが、比較回路７０は公知のものであるの
で、以下、メモリ回路３０に第２の信号を供給する信号
線１１を用いて、比較回路７０にキー情報の一つを供給
することが、メモリ回路３０および比較回路７０の双方
の動作に悪影響を及ぼさず、連想メモリ回路として機能
することについては、第一実施例とまったく同様に説明
できる。
【００２５】すなわち、メモリ回路３０で信号線１１を
用いている場合には、比較回路７０の出力を無効状態と
する。また、比較動作を所定時間内で終了し、信号線１
１に「０」を与えている状態に戻すことにより、比較回
路７０の動作がメモリ回路３０に悪影響を及ぼすことは
ない。図３は、請求項３に対応し、請求項２に記載の連
想メモリ回路をアレイ状に配置して構成した２ワード×
２ビットの連想メモリセルアレイの実施例構成を示す図
である。
用いている場合には、比較回路７０の出力を無効状態と
する。また、比較動作を所定時間内で終了し、信号線１
１に「０」を与えている状態に戻すことにより、比較回
路７０の動作がメモリ回路３０に悪影響を及ぼすことは
ない。図３は、請求項３に対応し、請求項２に記載の連
想メモリ回路をアレイ状に配置して構成した２ワード×
２ビットの連想メモリセルアレイの実施例構成を示す図
である。
【００２６】図において、符号２００，２０１，２０２
，２０３は、それぞれ図２に示す連想メモリ回路である
。連想メモリ回路２００，２０１で１つのワードを構成
し、連想メモリ回路２０２，２０３で他の１つのワード
を構成する。また、連想メモリ回路２００，２０１およ
び連想メモリ回路２０２，２０３のそれぞれでは、第２
の信号およびキー情報を供給する信号線１１１ ，１１
２ が互いに異なる。
，２０３は、それぞれ図２に示す連想メモリ回路である
。連想メモリ回路２００，２０１で１つのワードを構成
し、連想メモリ回路２０２，２０３で他の１つのワード
を構成する。また、連想メモリ回路２００，２０１およ
び連想メモリ回路２０２，２０３のそれぞれでは、第２
の信号およびキー情報を供給する信号線１１１ ，１１
２ が互いに異なる。
【００２７】以下、連想メモリセルアレイの動作につい
て説明する。なお、各連想メモリ回路の動作については
上述した通りであるので、ここでは連想メモリセルアレ
イを構成した場合に正常に動作することを説明する。各
連想メモリ回路の比較回路７０で比較動作を行う場合以
外の書き込み，読み出しその他の動作時には、２つの信
号線１１，１５を図１に示した１つの信号線１１と同様
に制御し、かつ相補関係にある２つの信号を同一値に設
定することにより、各ワードの連想メモリ回路が正常に
動作し、さらに各連想メモリ回路の比較回路７０の動作
に悪影響を及ぼさないようにすることができる。また、
各連想メモリ回路の比較回路７０で比較動作を行うには
、各連想メモリ回路で情報を保持している状態、すなわ
ち、各ワードのワード線３１と信号線１１，１５に「０
」を与えている状態から、キー情報に対応した相補関係
の情報を２つの信号線１１，１５に印加する。この信号
線１１に印加するキー情報によっては、ｐチャネルトラ
ンジスタ１２が非導通になる連想メモリ回路があるが、
それでも情報がスタティックあるいはダイナミックに保
持される状態が所定時間だけ継続する。したがって、比
較動作をこれらの所定時間内で終了し、信号線１１，１
５に「０」を与えている状態に戻すことにより、比較回
路７０の動作が情報の保持に悪影響を及ぼすことはなく
、連想メモリセルアレイとして正常に動作する。
て説明する。なお、各連想メモリ回路の動作については
上述した通りであるので、ここでは連想メモリセルアレ
イを構成した場合に正常に動作することを説明する。各
連想メモリ回路の比較回路７０で比較動作を行う場合以
外の書き込み，読み出しその他の動作時には、２つの信
号線１１，１５を図１に示した１つの信号線１１と同様
に制御し、かつ相補関係にある２つの信号を同一値に設
定することにより、各ワードの連想メモリ回路が正常に
動作し、さらに各連想メモリ回路の比較回路７０の動作
に悪影響を及ぼさないようにすることができる。また、
各連想メモリ回路の比較回路７０で比較動作を行うには
、各連想メモリ回路で情報を保持している状態、すなわ
ち、各ワードのワード線３１と信号線１１，１５に「０
」を与えている状態から、キー情報に対応した相補関係
の情報を２つの信号線１１，１５に印加する。この信号
線１１に印加するキー情報によっては、ｐチャネルトラ
ンジスタ１２が非導通になる連想メモリ回路があるが、
それでも情報がスタティックあるいはダイナミックに保
持される状態が所定時間だけ継続する。したがって、比
較動作をこれらの所定時間内で終了し、信号線１１，１
５に「０」を与えている状態に戻すことにより、比較回
路７０の動作が情報の保持に悪影響を及ぼすことはなく
、連想メモリセルアレイとして正常に動作する。
【００２８】また、図３に示す構成をとることにより、
２つの信号線１１、１５の負荷容量は基本的に等しく、
全ワードで同じ信号線を共用する場合と比較して小さく
なり、また高速に動作させることができる。なお、以上
示した実施例では、ＣＭＯＳ回路形式を例に説明したが
、他の回路形式に対しても本発明を同様に適用すること
が可能である。
２つの信号線１１、１５の負荷容量は基本的に等しく、
全ワードで同じ信号線を共用する場合と比較して小さく
なり、また高速に動作させることができる。なお、以上
示した実施例では、ＣＭＯＳ回路形式を例に説明したが
、他の回路形式に対しても本発明を同様に適用すること
が可能である。
【００２９】
【発明の効果】以上説明したように本発明は、メモリ回
路においても、情報の読み書きを制御する第１の信号と
メモリ回路の動作を制御する第２の信号との論理をとっ
て電源の供給を制御することにより、少ない構成要素で
２つの信号による情報の読み書きを制御することができ
る。さらに、メモリ回路の動作を制御する第２の信号を
供給する信号線と比較回路にキー情報を供給する信号線
とを共有することができ、連想メモリ回路の構成要素の
削減を図ることができる。
路においても、情報の読み書きを制御する第１の信号と
メモリ回路の動作を制御する第２の信号との論理をとっ
て電源の供給を制御することにより、少ない構成要素で
２つの信号による情報の読み書きを制御することができ
る。さらに、メモリ回路の動作を制御する第２の信号を
供給する信号線と比較回路にキー情報を供給する信号線
とを共有することができ、連想メモリ回路の構成要素の
削減を図ることができる。
【００３０】したがって、従来と同じ量の構成要素を用
いた場合には、連想メモリ回路の容量を大きくすること
ができ、容量当たりのコストを大幅に低減することがで
きる。また、信号線の負荷容量が小さい連想メモリセル
アレイが実現できるので、連想メモリ装置の高速化を図
ることができる。
いた場合には、連想メモリ回路の容量を大きくすること
ができ、容量当たりのコストを大幅に低減することがで
きる。また、信号線の負荷容量が小さい連想メモリセル
アレイが実現できるので、連想メモリ装置の高速化を図
ることができる。
【００３１】また、連想メモリ回路を構成するメモリ回
路のインバータの負荷素子として、駆動力の大きなトラ
ンジスタを用いた場合には、集積回路技術を用いて連想
メモリ回路を構成する場合に問題となるα線によるソフ
トエラーに対する耐性を高めることができる。
路のインバータの負荷素子として、駆動力の大きなトラ
ンジスタを用いた場合には、集積回路技術を用いて連想
メモリ回路を構成する場合に問題となるα線によるソフ
トエラーに対する耐性を高めることができる。
【図１】請求項１に記載の発明の実施例構成を示す図で
ある。
ある。
【図２】請求項２に記載の発明の実施例構成を示す図で
ある。
ある。
【図３】請求項２に記載の連想メモリ回路をアレイ状に
配置して構成した２ワード×２ビットの連想メモリセル
アレイの実施例構成を示す図である。
配置して構成した２ワード×２ビットの連想メモリセル
アレイの実施例構成を示す図である。
【図４】従来の連想メモリ回路の基本構成を示すブロッ
ク図である。
ク図である。
１１ 信号線
１２ ｐチャネルトランジスタ
１５ 信号線
２１，２２ 出力端子
３０ メモリ回路
３１ ワード線
３２，３３ ビット線
３４，３５，３６，３７ ｎチャネルトランジスタ３
８，３９ ｐチャネルトランジスタ４０ ｐチャネ
ルトランジスタ ５０ 比較回路 ５１，５２ 入力端子 ５３ 入力端子 ５４ 出力端子 ５５ ｎチャネルトランジスタ ５６ ｐチャネルトランジスタ ６０ メモリ回路 ７０ 比較回路 ７１，７２，７３，７４ ｎチャネルトランジスタ７
５，７６ 入力端子 ７７，７８ 入力端子 ７９ 出力端子
８，３９ ｐチャネルトランジスタ４０ ｐチャネ
ルトランジスタ ５０ 比較回路 ５１，５２ 入力端子 ５３ 入力端子 ５４ 出力端子 ５５ ｎチャネルトランジスタ ５６ ｐチャネルトランジスタ ６０ メモリ回路 ７０ 比較回路 ７１，７２，７３，７４ ｎチャネルトランジスタ７
５，７６ 入力端子 ７７，７８ 入力端子 ７９ 出力端子
Claims (3)
- 【請求項１】 情報の読み書きを制御する第１の信号
と動作を制御する第２の信号情報とに応じて動作するメ
モリ回路と、前記メモリ回路の記憶情報と外部から供給
されたキー情報との比較を行い、該比較結果を出力する
比較回路とを備えた連想メモリ回路において、前記メモ
リ回路は、前記第１の信号と前記第２の信号との論理を
とり、該論理をとった結果の信号により電源供給を制御
するスイッチ手段を有し、前記比較回路へのキー情報の
供給を行う信号線は、前記第２の信号を供給する信号線
と共用する構成であることを特徴とする連想メモリ回路
。 - 【請求項２】 請求項１に記載の連想メモリ回路にお
いて、比較回路は２本の信号線から供給されるキー情報
とメモリ回路の記憶情報との比較を行う構成であり、前
記２本の信号線の一方をメモリ回路に第２の信号を供給
する信号線と共用する構成であることを特徴とする連想
メモリ回路。 - 【請求項３】 請求項２に記載の連想メモリ回路をア
レイ状に配置し、各連想メモリ回路にキー情報を供給す
る２本の信号線のうち、メモリ回路に第２の信号を供給
する信号線と共用した信号線は、隣接してワードを構成
する連想メモリ回路では互いに異なる信号線とする構成
であることを特徴とする連想メモリセルアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036414A JPH04276388A (ja) | 1991-03-01 | 1991-03-01 | 連想メモリ回路および連想メモリセルアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3036414A JPH04276388A (ja) | 1991-03-01 | 1991-03-01 | 連想メモリ回路および連想メモリセルアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276388A true JPH04276388A (ja) | 1992-10-01 |
Family
ID=12469173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3036414A Pending JPH04276388A (ja) | 1991-03-01 | 1991-03-01 | 連想メモリ回路および連想メモリセルアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920030A2 (en) * | 1997-11-26 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to computer memories |
-
1991
- 1991-03-01 JP JP3036414A patent/JPH04276388A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0920030A2 (en) * | 1997-11-26 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to computer memories |
| EP0920030A3 (en) * | 1997-11-26 | 1999-08-11 | Texas Instruments Incorporated | Improvements in or relating to computer memories |
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