JP2733753B2 - コンピューター用データの入出力制御回路及び入出力制御方法 - Google Patents
コンピューター用データの入出力制御回路及び入出力制御方法Info
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- JP2733753B2 JP2733753B2 JP7191720A JP19172095A JP2733753B2 JP 2733753 B2 JP2733753 B2 JP 2733753B2 JP 7191720 A JP7191720 A JP 7191720A JP 19172095 A JP19172095 A JP 19172095A JP 2733753 B2 JP2733753 B2 JP 2733753B2
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Description
【０００１】
【発明の属する技術分野】本発明は、コンピューター用
データの入出力（Ｉ／Ｏ）制御回路及び入出力制御方法
に係るもので、詳しくは、一つのデータ入出力制御回路
に複数の入出力ポットを増設し、該データ入出力制御回
路を単数乃至複数個内蔵し得るコンピューターのデータ
入出力制御回路及び入出力制御方法に関するものであ
る。
データの入出力（Ｉ／Ｏ）制御回路及び入出力制御方法
に係るもので、詳しくは、一つのデータ入出力制御回路
に複数の入出力ポットを増設し、該データ入出力制御回
路を単数乃至複数個内蔵し得るコンピューターのデータ
入出力制御回路及び入出力制御方法に関するものであ
る。
【０００２】
【従来の技術】近来、ポストコンピューターＰＣの広範
囲な活用に従い該ボストコンピューターＰＣの応用装置
が増加され、該ポストコンピューターＰＣとそれら応用
装置とをインターフェーシングするデータ入出力制御回
路としてのデータ入出力ボードが多様に開発されてい
る。
囲な活用に従い該ボストコンピューターＰＣの応用装置
が増加され、該ポストコンピューターＰＣとそれら応用
装置とをインターフェーシングするデータ入出力制御回
路としてのデータ入出力ボードが多様に開発されてい
る。
【０００３】そして、従来コンピューター用データ入出
力制御回路としてのデータ入出力ボードにおいては、図
４に示したように、該データ入出力ボード２０の側方に
連結された拡張スロット１０から入力するポットアドレ
スをディコーディングするディコーダー２１と、該ディ
コーダー２１の出力信号によりイネーブルされ伝送デー
タをバッファーリングするバッファー２２と、該バッフ
ァー２２からの伝送データを前記データ入出力ボード２
０側方の各入出力装置３０に出力するか又はそれら出力
装置30からの入力データをバッファー２２に出力する入
出力（Ｉ／Ｏ）ポット２３と、を備えていた。
力制御回路としてのデータ入出力ボードにおいては、図
４に示したように、該データ入出力ボード２０の側方に
連結された拡張スロット１０から入力するポットアドレ
スをディコーディングするディコーダー２１と、該ディ
コーダー２１の出力信号によりイネーブルされ伝送デー
タをバッファーリングするバッファー２２と、該バッフ
ァー２２からの伝送データを前記データ入出力ボード２
０側方の各入出力装置３０に出力するか又はそれら出力
装置30からの入力データをバッファー２２に出力する入
出力（Ｉ／Ｏ）ポット２３と、を備えていた。
【０００４】そして、このように構成された従来コンピ
ューター用データ入出力ボードの作用においては、コン
ピューターのＣＰＵからデータ入出力ボード２０をアク
セスするための入出力ポット２３のアドレスが拡張スロ
ット１０に出力され、該拡張スロット１０から入出力ポ
ット２３のアドレスがアドレスターミナル（ＳＡ０〜Ｓ
Ａ１１）を通ってディコーダー２１に出力され、該ディ
コーダー２１でそれらアドレスがディコーディングされ
てチップ選択信号ＣＳとして出力され、バッファー２２
及び入出力ポット２３が夫々イネーブルされる。次い
で、前記拡張スロット１０のデータターミナルＳＤ１〜
ＳＤ７からデータが出力され、該データはそれらバッフ
ァー２２及び入出力ポット２３を通って前記入出力装置
３０に伝送され、且つ、該入出力装置からのデータが逆
に該拡張スロット１０に出力され、コンピューターのＣ
ＰＵに入力される。
ューター用データ入出力ボードの作用においては、コン
ピューターのＣＰＵからデータ入出力ボード２０をアク
セスするための入出力ポット２３のアドレスが拡張スロ
ット１０に出力され、該拡張スロット１０から入出力ポ
ット２３のアドレスがアドレスターミナル（ＳＡ０〜Ｓ
Ａ１１）を通ってディコーダー２１に出力され、該ディ
コーダー２１でそれらアドレスがディコーディングされ
てチップ選択信号ＣＳとして出力され、バッファー２２
及び入出力ポット２３が夫々イネーブルされる。次い
で、前記拡張スロット１０のデータターミナルＳＤ１〜
ＳＤ７からデータが出力され、該データはそれらバッフ
ァー２２及び入出力ポット２３を通って前記入出力装置
３０に伝送され、且つ、該入出力装置からのデータが逆
に該拡張スロット１０に出力され、コンピューターのＣ
ＰＵに入力される。
【０００５】
【発明が解決しようとする課題】然るに、このように構
成された従来コンピューター用データ入出力回路として
のデータ入出力ボードにおいては、只のバッファー及び
入出力ポットのみ備え、コンピューターのメインメモリ
にマッピングされた入出力アドレスの領域をカバーする
ことができないため、多数の入出力装置を連結しコンピ
ューターの活用を拡大することができなくなるという不
都合な点があった。
成された従来コンピューター用データ入出力回路として
のデータ入出力ボードにおいては、只のバッファー及び
入出力ポットのみ備え、コンピューターのメインメモリ
にマッピングされた入出力アドレスの領域をカバーする
ことができないため、多数の入出力装置を連結しコンピ
ューターの活用を拡大することができなくなるという不
都合な点があった。
【０００６】本発明はこのような従来の課題に鑑みてな
されたもので、多数の入出力装置を接続し、コンピュー
ターの活用を拡大し得るようなコンピューター用データ
の入出力制御回路及び入出力制御方法を提供することを
目的とする。
されたもので、多数の入出力装置を接続し、コンピュー
ターの活用を拡大し得るようなコンピューター用データ
の入出力制御回路及び入出力制御方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】このため、請求項１の発
明にかかる回路では、コンピューターのＣＰＵに接続さ
れた拡張スロットと、該コンピューターのデータを応用
する複数個の入出力装置と、の間に接続される１個乃至
複数個のコンピュータ用データの入出力制御回路であっ
て、前記ＣＰＵから拡張スロットを通ってボード指定用
のボードＩＤ値が入力されたとき、該ボードＩＤ値を記
憶保持し、記憶保持したボードＩＤ値を、予め設定され
たボードＩＤ値と比較し、記憶保持したボードＩＤ値と
設定ボードＩＤ値とが一致したとき、一致信号を出力す
るボードＩＤ値比較手段と、該ボードＩＤ値比較手段か
ら一致信号が出力されたとき、該当の回路が存在してい
ることをＣＰＵに確認させるため、記憶保持されたボー
ドＩＤ値を拡張スロットを通してＣＰＵに出力するボー
ドＩＤ値出力手段と、ＣＰＵによって該当の回路が存在
していることが確認された後にＣＰＵから拡張スロット
を通ってポットＩＤ値が入力されたとき、該ポットＩＤ
値を利用して、各入出力装置との間でデータの入出力が
行われる複数個の入出力ポット中から該当のポットを選
択する入出力ポット選択手段と、前記入出力ポット選択
手段により該当ポットが選択されたとき、拡張スロット
と該当の入出力装置との間に、データ伝送経路を形成す
る伝送経路形成手段と、を備え、前記ボードＩＤ値比較
手段は、予め、当該回路のボードＩＤ値を設定するボー
ドＩＤ値設定手段と、前記拡張スロットのアドレスター
ミナルから入力されたボードＩＤ値をディコーディング
する第１のディコーダーと、該第１のディコーダーから
出力されたボードＩＤ値のディコーディング信号と拡張
スロットから入力されたライト信号との論理積を演算す
る第１のＡＮＤゲートと、該第１のＡＮＤゲートのハイ
状態の出力信号によりイネーブルされて記憶保持可能状
態となり、拡張スロットのデータターミナルから出力さ
れるボードＩＤ値を記憶保持する第１のラッチ手段と、
前記ボードＩＤ値設定手段によって設定された設定ボー
ドＩＤ値と第１のラッチ手段によって記憶保持されたボ
ードＩＤ値とを比較し、比較した結果、設定ボードＩＤ
値と記憶保持されたボードＩＤ値とが一致しているとき
は、一致信号をボードＩＤ値出力手段及び入出力ポット
選択手段に出力する比較器と、を備え、前記入出力ポッ
ト選択手段は、前記拡 張スロットのアドレスターミナル
から入力されたポットＩＤ値をディコーディングする第
２のディコーダーと、該第２のディコーダーから出力さ
れたポットＩＤ値のディコーディング信号と拡張スロッ
トから入力されたライト信号との論理積を演算する第２
のＡＮＤゲートと、該第３のＡＮＤゲートのハイ状態の
出力信号によりイネーブルされて記憶保持可能状態とな
り、拡張スロットのデータターミナルから入力されたポ
ットＩＤ値を記憶保持する第２のラッチ手段と、前記第
２のディコーダーの出力信号とボードＩＤ値比較手段か
ら出力された一致信号とによりイネーブルされてディコ
ーディング可能状態となり、第２のラッチ手段によって
記憶保持されたポットＩＤ値をディコーディングする第
３のディコーダーと、を備えている。
明にかかる回路では、コンピューターのＣＰＵに接続さ
れた拡張スロットと、該コンピューターのデータを応用
する複数個の入出力装置と、の間に接続される１個乃至
複数個のコンピュータ用データの入出力制御回路であっ
て、前記ＣＰＵから拡張スロットを通ってボード指定用
のボードＩＤ値が入力されたとき、該ボードＩＤ値を記
憶保持し、記憶保持したボードＩＤ値を、予め設定され
たボードＩＤ値と比較し、記憶保持したボードＩＤ値と
設定ボードＩＤ値とが一致したとき、一致信号を出力す
るボードＩＤ値比較手段と、該ボードＩＤ値比較手段か
ら一致信号が出力されたとき、該当の回路が存在してい
ることをＣＰＵに確認させるため、記憶保持されたボー
ドＩＤ値を拡張スロットを通してＣＰＵに出力するボー
ドＩＤ値出力手段と、ＣＰＵによって該当の回路が存在
していることが確認された後にＣＰＵから拡張スロット
を通ってポットＩＤ値が入力されたとき、該ポットＩＤ
値を利用して、各入出力装置との間でデータの入出力が
行われる複数個の入出力ポット中から該当のポットを選
択する入出力ポット選択手段と、前記入出力ポット選択
手段により該当ポットが選択されたとき、拡張スロット
と該当の入出力装置との間に、データ伝送経路を形成す
る伝送経路形成手段と、を備え、前記ボードＩＤ値比較
手段は、予め、当該回路のボードＩＤ値を設定するボー
ドＩＤ値設定手段と、前記拡張スロットのアドレスター
ミナルから入力されたボードＩＤ値をディコーディング
する第１のディコーダーと、該第１のディコーダーから
出力されたボードＩＤ値のディコーディング信号と拡張
スロットから入力されたライト信号との論理積を演算す
る第１のＡＮＤゲートと、該第１のＡＮＤゲートのハイ
状態の出力信号によりイネーブルされて記憶保持可能状
態となり、拡張スロットのデータターミナルから出力さ
れるボードＩＤ値を記憶保持する第１のラッチ手段と、
前記ボードＩＤ値設定手段によって設定された設定ボー
ドＩＤ値と第１のラッチ手段によって記憶保持されたボ
ードＩＤ値とを比較し、比較した結果、設定ボードＩＤ
値と記憶保持されたボードＩＤ値とが一致しているとき
は、一致信号をボードＩＤ値出力手段及び入出力ポット
選択手段に出力する比較器と、を備え、前記入出力ポッ
ト選択手段は、前記拡 張スロットのアドレスターミナル
から入力されたポットＩＤ値をディコーディングする第
２のディコーダーと、該第２のディコーダーから出力さ
れたポットＩＤ値のディコーディング信号と拡張スロッ
トから入力されたライト信号との論理積を演算する第２
のＡＮＤゲートと、該第３のＡＮＤゲートのハイ状態の
出力信号によりイネーブルされて記憶保持可能状態とな
り、拡張スロットのデータターミナルから入力されたポ
ットＩＤ値を記憶保持する第２のラッチ手段と、前記第
２のディコーダーの出力信号とボードＩＤ値比較手段か
ら出力された一致信号とによりイネーブルされてディコ
ーディング可能状態となり、第２のラッチ手段によって
記憶保持されたポットＩＤ値をディコーディングする第
３のディコーダーと、を備えている。
【０００８】かかる構成によれば、当該データ入出力制
御回路のボードＩＤ値はボードＩＤ値設定手段により設
定される。ＣＰＵから拡張スロットを通ってボードＩＤ
値が入力されたとき、第１のディコーダーによりディコ
ーディングされ、このボードＩＤ値のディコーディング
信号と拡張スロットから入力されたライト信号との論理
積が第１のＡＮＤゲートにより演算され、第１のＡＮＤ
ゲートのハイ状態の出力信号により第１のラッチ手段が
イネーブルされて記憶保持可能状態となり、ＣＰＵから
入力されたボードＩＤ値が第１のラッチ手段に記憶保持
される。そして、前記ボードＩＤ値設定手段によって設
定された設定ボードＩＤ値と第１のラッチ手段によって
記憶保持されたボードＩＤ値とが比較器で比較され、比
較した結果、一致しているときは、一致信号がボードＩ
Ｄ値出力手段及び入出力ポット選択手段に出力され、さ
らに一致信号はボードＩＤ値出力手段によりＣＰＵに出
力される。これにより、ボードＩＤ値に基づいて複数の
データ入出力制御回路中該当のデータ入出力制御回路が
選択される。次に、ＣＰＵからポットＩＤ値が入力され
たとき、このポットＩＤ値が第２のディコーダーにより
ディコーディングされ、第２のＡＮＤゲートからハイ状
態の信号が出力される。この信号により第２のラッチ手
段はイネーブルされて記憶保持可能となり、ＣＰＵから
入力されたポットＩＤ値が第２のラッチ手段により記憶
保持される。そして、第２のディコーダーの出力信号と
ボードＩＤ値比較手段から出力された一致信号とにより
第３のディコーダーはイネーブルされてディコーディン
グ可能となり、第２のラッチ手段によって記憶保持され
たポットＩＤ値がディコーディングされ、入出力ポット
が選択される。次いで、入出力ポットと拡張スロットと
の間にデータ伝送経路が形成されてデータが伝送され
る。このように、ボードＩＤ値とポットＩＤ値とに基づ
いて、拡張スロットと、該コンピューターのデータを応
用する複数個の入出力装置と、の間に伝送路が形成され
るので、コンピューターのＣＰＵに多数の入出力装置を
接続することが可能となり、コンピューターの活用を拡
大し得るようになる。
御回路のボードＩＤ値はボードＩＤ値設定手段により設
定される。ＣＰＵから拡張スロットを通ってボードＩＤ
値が入力されたとき、第１のディコーダーによりディコ
ーディングされ、このボードＩＤ値のディコーディング
信号と拡張スロットから入力されたライト信号との論理
積が第１のＡＮＤゲートにより演算され、第１のＡＮＤ
ゲートのハイ状態の出力信号により第１のラッチ手段が
イネーブルされて記憶保持可能状態となり、ＣＰＵから
入力されたボードＩＤ値が第１のラッチ手段に記憶保持
される。そして、前記ボードＩＤ値設定手段によって設
定された設定ボードＩＤ値と第１のラッチ手段によって
記憶保持されたボードＩＤ値とが比較器で比較され、比
較した結果、一致しているときは、一致信号がボードＩ
Ｄ値出力手段及び入出力ポット選択手段に出力され、さ
らに一致信号はボードＩＤ値出力手段によりＣＰＵに出
力される。これにより、ボードＩＤ値に基づいて複数の
データ入出力制御回路中該当のデータ入出力制御回路が
選択される。次に、ＣＰＵからポットＩＤ値が入力され
たとき、このポットＩＤ値が第２のディコーダーにより
ディコーディングされ、第２のＡＮＤゲートからハイ状
態の信号が出力される。この信号により第２のラッチ手
段はイネーブルされて記憶保持可能となり、ＣＰＵから
入力されたポットＩＤ値が第２のラッチ手段により記憶
保持される。そして、第２のディコーダーの出力信号と
ボードＩＤ値比較手段から出力された一致信号とにより
第３のディコーダーはイネーブルされてディコーディン
グ可能となり、第２のラッチ手段によって記憶保持され
たポットＩＤ値がディコーディングされ、入出力ポット
が選択される。次いで、入出力ポットと拡張スロットと
の間にデータ伝送経路が形成されてデータが伝送され
る。このように、ボードＩＤ値とポットＩＤ値とに基づ
いて、拡張スロットと、該コンピューターのデータを応
用する複数個の入出力装置と、の間に伝送路が形成され
るので、コンピューターのＣＰＵに多数の入出力装置を
接続することが可能となり、コンピューターの活用を拡
大し得るようになる。
【０００９】
【００１０】
【００１１】前記ボードＩＤ値出力手段は、前記ＣＰＵ
から拡張スロットを通ってボードＩＤ値が入力されたと
き、拡張スロットから入力されたリード信号とボードＩ
Ｄ値比較手段から出力された一致信号との論理積を演算
する第３のＡＮＤゲートと、該第３のＡＮＤゲートのハ
イ状態の出力信号によりイネーブルされて記憶保持可能
状態となり、入力されたボードＩＤ値を記憶保持する第
３のラッチ手段と、該第３のラッチ手段により記憶保持
されたボードＩＤ値をバッファリングして出力するバッ
ファーと、を備えている。
から拡張スロットを通ってボードＩＤ値が入力されたと
き、拡張スロットから入力されたリード信号とボードＩ
Ｄ値比較手段から出力された一致信号との論理積を演算
する第３のＡＮＤゲートと、該第３のＡＮＤゲートのハ
イ状態の出力信号によりイネーブルされて記憶保持可能
状態となり、入力されたボードＩＤ値を記憶保持する第
３のラッチ手段と、該第３のラッチ手段により記憶保持
されたボードＩＤ値をバッファリングして出力するバッ
ファーと、を備えている。
【００１２】かかる構成によれば、入力されたボードＩ
Ｄ値が設定ボードＩＤ値と一致しているときは、ボード
ＩＤ値がＣＰＵに出力されるので、ボードＩＤ値をＣＰ
Ｕに出力して該当の回路が存在していることがＣＰＵに
よって確認される。
Ｄ値が設定ボードＩＤ値と一致しているときは、ボード
ＩＤ値がＣＰＵに出力されるので、ボードＩＤ値をＣＰ
Ｕに出力して該当の回路が存在していることがＣＰＵに
よって確認される。
【００１３】
【００１４】請求項３の発明にかかる方法では、コンピ
ューターのＣＰＵに接続された拡張スロットと、該コン
ピューターのデータを応用する複数の入出力装置と、の
間に接続される１個乃至複数個のデータ入出力制御回路
が実行するコンピューター用データの入出力制御方法で
あって、前記ＣＰＵから拡張スロットを通ってボード指
定用のボードＩＤ値が入力されたとき、該ボードＩＤ値
を記憶保持し、記憶保持したボードＩＤ値と予め設定さ
れた設定ボードＩＤ値とを比較し、比較の結果、記憶保
持したボードＩＤ値と設定ボードＩＤ値とが一致したと
きは、一致信号を出力するボードＩＤ値比較ステップ
と、該ボードＩＤ値比較ステップにおいて一致信号が出
力されたときは、該当の回路が存在していることをＣＰ
Ｕに確認させるため、記憶保持したボードＩＤ値を拡張
スロットを通してＣＰＵに出力するボードＩＤ値出力ス
テップと、該ボードＩＤ値出力ステップにおいてボード
ＩＤ値を出力した結果、ＣＰＵによって該当の回路が存
在していることが確認された後にＣＰＵから拡張スロッ
トを通ってポットＩＤ値が入力されたとき、該ポットＩ
Ｄ値を利用して、各入出力装置との間でデータの入出力
が行われる複数個の入出力ポットの中から該当のポット
を選択する入出力ポット選択ステップと、該当ポットが
選択されたとき、拡張スロットと該当の入出力装置との
間に、データ伝送経路を形成する伝送経路形成ステップ
と、を含み、さらに、前記ボードＩＤ値比較ステップ
は、前記ＣＰＵから拡張スロットのアドレスターミナル
を通って入力されたボードＩＤ値をディコーディングす
るボードＩＤ値ディコーディングステップと、該ディコ
ーディング信号とＣＰＵから拡張スロットを通って入力
されたライト信号とに基づいて、入力されたボードＩＤ
値を記憶保持するボードＩＤ値記憶保持ステップと、該
記憶保持されたボードＩＤ値と設定ボードＩＤ値とを比
較し、一致しているときは一致信号を出力する一致信号
出力ステップと、を含み、前記入出力ポット選択ステッ
プは、ＣＰＵによって該当の回路が存在していることが
確認された後に、ＣＰＵから拡張スロットのアドレスタ
ーミナルを通ってポットＩＤ値が入力されたとき、該ポ
ットＩＤ値をディコーディングするポットＩＤ値ディコ
ーディングステップと、該ポットＩＤ値のディコーディ
ング信号とＣＰＵから拡張スロットを通って入力された
ライト信号とに基づいて、ＣＰＵ から拡張スロットのデ
ータターミナルを通って入力されたポットＩＤ値を記憶
保持するポットＩＤ値記憶保持ステップと、前記ポット
ＩＤ値のディコーディング信号と一致信号とに基づい
て、記憶保持されたポットＩＤ値をディコーディング
し、ポットＩＤ値のディコーディング信号に基づいて該
当の入出力ポットを選択する入出力ポット選択ステップ
と、を含むようにした。
ューターのＣＰＵに接続された拡張スロットと、該コン
ピューターのデータを応用する複数の入出力装置と、の
間に接続される１個乃至複数個のデータ入出力制御回路
が実行するコンピューター用データの入出力制御方法で
あって、前記ＣＰＵから拡張スロットを通ってボード指
定用のボードＩＤ値が入力されたとき、該ボードＩＤ値
を記憶保持し、記憶保持したボードＩＤ値と予め設定さ
れた設定ボードＩＤ値とを比較し、比較の結果、記憶保
持したボードＩＤ値と設定ボードＩＤ値とが一致したと
きは、一致信号を出力するボードＩＤ値比較ステップ
と、該ボードＩＤ値比較ステップにおいて一致信号が出
力されたときは、該当の回路が存在していることをＣＰ
Ｕに確認させるため、記憶保持したボードＩＤ値を拡張
スロットを通してＣＰＵに出力するボードＩＤ値出力ス
テップと、該ボードＩＤ値出力ステップにおいてボード
ＩＤ値を出力した結果、ＣＰＵによって該当の回路が存
在していることが確認された後にＣＰＵから拡張スロッ
トを通ってポットＩＤ値が入力されたとき、該ポットＩ
Ｄ値を利用して、各入出力装置との間でデータの入出力
が行われる複数個の入出力ポットの中から該当のポット
を選択する入出力ポット選択ステップと、該当ポットが
選択されたとき、拡張スロットと該当の入出力装置との
間に、データ伝送経路を形成する伝送経路形成ステップ
と、を含み、さらに、前記ボードＩＤ値比較ステップ
は、前記ＣＰＵから拡張スロットのアドレスターミナル
を通って入力されたボードＩＤ値をディコーディングす
るボードＩＤ値ディコーディングステップと、該ディコ
ーディング信号とＣＰＵから拡張スロットを通って入力
されたライト信号とに基づいて、入力されたボードＩＤ
値を記憶保持するボードＩＤ値記憶保持ステップと、該
記憶保持されたボードＩＤ値と設定ボードＩＤ値とを比
較し、一致しているときは一致信号を出力する一致信号
出力ステップと、を含み、前記入出力ポット選択ステッ
プは、ＣＰＵによって該当の回路が存在していることが
確認された後に、ＣＰＵから拡張スロットのアドレスタ
ーミナルを通ってポットＩＤ値が入力されたとき、該ポ
ットＩＤ値をディコーディングするポットＩＤ値ディコ
ーディングステップと、該ポットＩＤ値のディコーディ
ング信号とＣＰＵから拡張スロットを通って入力された
ライト信号とに基づいて、ＣＰＵ から拡張スロットのデ
ータターミナルを通って入力されたポットＩＤ値を記憶
保持するポットＩＤ値記憶保持ステップと、前記ポット
ＩＤ値のディコーディング信号と一致信号とに基づい
て、記憶保持されたポットＩＤ値をディコーディング
し、ポットＩＤ値のディコーディング信号に基づいて該
当の入出力ポットを選択する入出力ポット選択ステップ
と、を含むようにした。
【００１５】かかる方法によれば、ボードＩＤ値比較ス
テップでは、ボードＩＤ値がＣＰＵから拡張スロットを
通って入力されたとき、該ボードＩＤ値はボードＩＤ値
はディコーディングされ、該ディコーディング信号とＣ
ＰＵから拡張スロットを通って入力されたライト信号と
に基づいて、入力されたボードＩＤ値が記憶保持され、
記憶保持したボードＩＤ値と予め設定された設定ボード
ＩＤ値とが比較され、比較の結果、記憶保持したボード
ＩＤ値と設定ボードＩＤ値とが一致したときは、一致信
号が出力される。
テップでは、ボードＩＤ値がＣＰＵから拡張スロットを
通って入力されたとき、該ボードＩＤ値はボードＩＤ値
はディコーディングされ、該ディコーディング信号とＣ
ＰＵから拡張スロットを通って入力されたライト信号と
に基づいて、入力されたボードＩＤ値が記憶保持され、
記憶保持したボードＩＤ値と予め設定された設定ボード
ＩＤ値とが比較され、比較の結果、記憶保持したボード
ＩＤ値と設定ボードＩＤ値とが一致したときは、一致信
号が出力される。
【００１６】ボードＩＤ値出力ステップでは、ボードＩ
Ｄ値比較ステップにおいて一致信号が出力されたとき
は、該当の回路が存在していることをＣＰＵに確認させ
るため、記憶保持したボードＩＤ値が拡張スロットを通
してＣＰＵに出力される。その結果、入出力ポット選択
ステップでは、ＣＰＵによって該当の回路が存在してい
ることが確認された後にＣＰＵから拡張スロットのアド
レスターミナルを通ってポットＩＤ値が入力されたと
き、該ポットＩＤ値がディコーディングされ、該ポット
ＩＤ値のディコーディング信号とＣＰＵから拡張スロッ
トを通って入力されたライト信号とに基づいて、ＣＰＵ
から入力されたポットＩＤ値が記憶保持され、前記ポッ
トＩＤ値のディコーディング信号と一致信号とに基づい
て、記憶保持されたポットＩＤ値がディコーディングさ
れ、ポットＩＤ値のディコーディング信号に基づいて該
当の入出力ポットが選択される。
Ｄ値比較ステップにおいて一致信号が出力されたとき
は、該当の回路が存在していることをＣＰＵに確認させ
るため、記憶保持したボードＩＤ値が拡張スロットを通
してＣＰＵに出力される。その結果、入出力ポット選択
ステップでは、ＣＰＵによって該当の回路が存在してい
ることが確認された後にＣＰＵから拡張スロットのアド
レスターミナルを通ってポットＩＤ値が入力されたと
き、該ポットＩＤ値がディコーディングされ、該ポット
ＩＤ値のディコーディング信号とＣＰＵから拡張スロッ
トを通って入力されたライト信号とに基づいて、ＣＰＵ
から入力されたポットＩＤ値が記憶保持され、前記ポッ
トＩＤ値のディコーディング信号と一致信号とに基づい
て、記憶保持されたポットＩＤ値がディコーディングさ
れ、ポットＩＤ値のディコーディング信号に基づいて該
当の入出力ポットが選択される。
【００１７】そして、該当のポットが選択されると、伝
送経路形成ステップにおいて、拡張スロットと該当の入
出力装置との間に、データ伝送経路が形成される。
送経路形成ステップにおいて、拡張スロットと該当の入
出力装置との間に、データ伝送経路が形成される。
【００１８】
【００１９】請求項４の発明にかかる方法では、前記ボ
ードＩＤ値出力ステップは、前記ボードＩＤ値がＣＰＵ
から拡張スロットを通って入力されたとき、一致信号と
拡張スロットから入力されたリード信号とに基づいて、
記憶保持されたボードＩＤ値を、拡張スロットを通して
ＣＰＵに出力するステップである。かかる方法によれ
ば、ボードＩＤ値がＣＰＵから入力されたとき、一致信
号と拡張スロットから入力されたリード信号とに基づい
て、記憶保持されたボードＩＤ値が拡張スロットを通し
てＣＰＵに出力される。
ードＩＤ値出力ステップは、前記ボードＩＤ値がＣＰＵ
から拡張スロットを通って入力されたとき、一致信号と
拡張スロットから入力されたリード信号とに基づいて、
記憶保持されたボードＩＤ値を、拡張スロットを通して
ＣＰＵに出力するステップである。かかる方法によれ
ば、ボードＩＤ値がＣＰＵから入力されたとき、一致信
号と拡張スロットから入力されたリード信号とに基づい
て、記憶保持されたボードＩＤ値が拡張スロットを通し
てＣＰＵに出力される。
【００２０】
【００２１】
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。本実施の形態を示す図１に
おいて、本発明に係るコンピューター用データの入出力
制御回路（以下、制御回路と略称する。）５０は、コン
ピューターの本体基板(motherboard) に１個乃至複数個
内蔵されるものであり、コンピューターの機能を拡張さ
せる拡張スロット４０と該コンピューターの応用に用い
られる複数の入出力装置７０1 〜７０N とに夫々連結さ
れている。
〜図３に基づいて説明する。本実施の形態を示す図１に
おいて、本発明に係るコンピューター用データの入出力
制御回路（以下、制御回路と略称する。）５０は、コン
ピューターの本体基板(motherboard) に１個乃至複数個
内蔵されるものであり、コンピューターの機能を拡張さ
せる拡張スロット４０と該コンピューターの応用に用い
られる複数の入出力装置７０1 〜７０N とに夫々連結さ
れている。
【００２３】制御回路５０は、前記拡張スロット４０の
アドレスターミナル（ＳＡ０〜ＳＡ１１）から出力され
るボード指定用のボードＩＤ値及び入出力装置選択用の
ポットＩＤ値をディコーディングするディコーダー５１
と、該拡張スロット４０のデータターミナル（ＳＤ０〜
ＳＤ７）と接続し、ボードＩＤ値、ポットＩＤ値及びデ
ータを夫々バッファーリングするバッファー５２と、前
記ディコーダー５１の出力信号ＣＳ３及び拡張スロット
４０のライト信号ＩＤＷＲを論理積演算するＡＮＤゲー
ト５３と、該ＡＮＤゲート５３からイネーブル信号が入
力されてラッチ可能状態となり、前記バッファー52から
の入力ボードＩＤ値をラッチするラッチ回路５４と、外
部からのボード値を設定するボードＩＤ値設定部５５
と、前記ラッチ回路５５によりラッチされたボードＩＤ
値をボードＩＤ値設定部５５で設定されたボードＩＤ値
と比較する比較器５６と、該比較器５６の出力信号、デ
ィコーダー５１の出力信号ＣＳ３、及び拡張スロット４
０のリード信号ＩＤＲＤの論理積を演算するＡＮＤゲー
ト５７と、該ＡＮＤゲート５７によりイネーブルされ
て、前記ラッチ回路５４によりラッチされたボードＩＤ
値を前記バッファー５２を通して拡張スロット４０のデ
ータターミナル（ＳＤ０〜ＳＤ７）に出力するラッチ回
路５８と、前記ディコーダー５１の出力信号ＣＳ２と拡
張スロット４０のライト信号ＩＤＷＲとの論理積を演算
するＡＮＤゲート５９と、該ＡＮＤゲート５９によりイ
ネーブルされて、前記バッファー５２から出力されたポ
ットＩＤ値をラッチするラッチ回路６０と、前記ディコ
ーダー５１の出力信号ＣＳ１及び比較器５６の出力信号
によりイネーブルされ前記ラッチ回路６０から入力され
たポットＩＤ値をディコーディングするディコーダー６
１と、前記複数個の入出力装置７０1 〜７０N に夫々連
結され該ディコーダー６１の出力端子ＣＥ１〜ＣＥＮか
らの出力信号により該当のポットを選択する複数個の入
出力ポット６２1 〜６２N と、を備えている。
アドレスターミナル（ＳＡ０〜ＳＡ１１）から出力され
るボード指定用のボードＩＤ値及び入出力装置選択用の
ポットＩＤ値をディコーディングするディコーダー５１
と、該拡張スロット４０のデータターミナル（ＳＤ０〜
ＳＤ７）と接続し、ボードＩＤ値、ポットＩＤ値及びデ
ータを夫々バッファーリングするバッファー５２と、前
記ディコーダー５１の出力信号ＣＳ３及び拡張スロット
４０のライト信号ＩＤＷＲを論理積演算するＡＮＤゲー
ト５３と、該ＡＮＤゲート５３からイネーブル信号が入
力されてラッチ可能状態となり、前記バッファー52から
の入力ボードＩＤ値をラッチするラッチ回路５４と、外
部からのボード値を設定するボードＩＤ値設定部５５
と、前記ラッチ回路５５によりラッチされたボードＩＤ
値をボードＩＤ値設定部５５で設定されたボードＩＤ値
と比較する比較器５６と、該比較器５６の出力信号、デ
ィコーダー５１の出力信号ＣＳ３、及び拡張スロット４
０のリード信号ＩＤＲＤの論理積を演算するＡＮＤゲー
ト５７と、該ＡＮＤゲート５７によりイネーブルされ
て、前記ラッチ回路５４によりラッチされたボードＩＤ
値を前記バッファー５２を通して拡張スロット４０のデ
ータターミナル（ＳＤ０〜ＳＤ７）に出力するラッチ回
路５８と、前記ディコーダー５１の出力信号ＣＳ２と拡
張スロット４０のライト信号ＩＤＷＲとの論理積を演算
するＡＮＤゲート５９と、該ＡＮＤゲート５９によりイ
ネーブルされて、前記バッファー５２から出力されたポ
ットＩＤ値をラッチするラッチ回路６０と、前記ディコ
ーダー５１の出力信号ＣＳ１及び比較器５６の出力信号
によりイネーブルされ前記ラッチ回路６０から入力され
たポットＩＤ値をディコーディングするディコーダー６
１と、前記複数個の入出力装置７０1 〜７０N に夫々連
結され該ディコーダー６１の出力端子ＣＥ１〜ＣＥＮか
らの出力信号により該当のポットを選択する複数個の入
出力ポット６２1 〜６２N と、を備えている。
【００２４】ここで、ボードＩＤ値比較手段は、予め当
該回路のボードＩＤ値を設定するボードＩＤ値設定手段
としてのボードＩＤ値設定部５５と、第１のディコーダ
ーであるディコーダー５１と、第１のＡＮＤゲートであ
るＡＮＤゲート５３と、第１のラッチ手段であるラッチ
回路５４と、比較器５６と、によって構成され、ボード
ＩＤ値出力手段は、第３のＡＮＤゲートであるＡＮＤゲ
ート５７と、第３のラッチ手段であるラッチ回路５８
と、バッファー５２と、によって構成され、入出力ポッ
ト選択手段は、第２のディコーダーであるディコーダー
５１と、第２のＡＮＤゲートであるＡＮＤゲート５９
と、第２のラッチ手段であるラッチ回路６０と、第３の
ディコーダーであるディコーダー６１と、によって構成
されている。
該回路のボードＩＤ値を設定するボードＩＤ値設定手段
としてのボードＩＤ値設定部５５と、第１のディコーダ
ーであるディコーダー５１と、第１のＡＮＤゲートであ
るＡＮＤゲート５３と、第１のラッチ手段であるラッチ
回路５４と、比較器５６と、によって構成され、ボード
ＩＤ値出力手段は、第３のＡＮＤゲートであるＡＮＤゲ
ート５７と、第３のラッチ手段であるラッチ回路５８
と、バッファー５２と、によって構成され、入出力ポッ
ト選択手段は、第２のディコーダーであるディコーダー
５１と、第２のＡＮＤゲートであるＡＮＤゲート５９
と、第２のラッチ手段であるラッチ回路６０と、第３の
ディコーダーであるディコーダー６１と、によって構成
されている。
【００２５】また、このような制御回路５０を複数個使
用する場合は、図３に示すように、制御回路５０1 〜５
０N を各拡張スロット４０1 〜４０N に夫々連結して使
用する。この場合、コンピューターのＣＰＵ（以下、Ｃ
ＰＵと略称する。）はボードＩＤ値を出力して制御回路
５０1 〜５０N 中該当の制御回路を選択し、該選択した
制御回路の複数の入出力ポット中該当の入出力ポットを
選択して、データの伝送を行う。
用する場合は、図３に示すように、制御回路５０1 〜５
０N を各拡張スロット４０1 〜４０N に夫々連結して使
用する。この場合、コンピューターのＣＰＵ（以下、Ｃ
ＰＵと略称する。）はボードＩＤ値を出力して制御回路
５０1 〜５０N 中該当の制御回路を選択し、該選択した
制御回路の複数の入出力ポット中該当の入出力ポットを
選択して、データの伝送を行う。
【００２６】次に動作を説明する。ＣＰＵでは、各制御
回路５０をアクセスするためのボードＩＤ値及び各入出
力ポットのポットＩＤ値が、予め、制御回路５０、入出
力装置７０1 〜７０N 毎に設定される。次いで、ＣＰＵ
から任意の制御回路５０のボードＩＤ値が拡張スロット
４０に出力され、該ボードＩＤ値が該拡張スロット４０
のアドレスターミナルＳＡ０〜ＳＡ１１を通ってディコ
ーダー５１に入力される。さらに、このボードＩＤ値
は、ディコーダー５１にディコーディングされてハイ状
態の出力信号ＣＳ３が出力される。
回路５０をアクセスするためのボードＩＤ値及び各入出
力ポットのポットＩＤ値が、予め、制御回路５０、入出
力装置７０1 〜７０N 毎に設定される。次いで、ＣＰＵ
から任意の制御回路５０のボードＩＤ値が拡張スロット
４０に出力され、該ボードＩＤ値が該拡張スロット４０
のアドレスターミナルＳＡ０〜ＳＡ１１を通ってディコ
ーダー５１に入力される。さらに、このボードＩＤ値
は、ディコーダー５１にディコーディングされてハイ状
態の出力信号ＣＳ３が出力される。
【００２７】次いで、該出力信号ＣＳ３は拡張スロット
４０から出力されたハイ状態のライト信号ＩＤＷＲと一
緒にＡＮＤゲート５３に入力され、該ＡＮＤゲート５３
からはハイ状態の信号がラッチ回路５４に出力され、該
ラッチ回路５４はイネーブルされてラッチ可能となる。
ラッチ回路５４にイネーブル信号が入力されると、ＣＰ
Ｕから出力されたボードＩＤ値は拡張スロット４０のデ
ータターミナルＳＤ０〜ＳＤ７及びバッファー５２を通
って前記ラッチ回路５４に伝送されてラッチされる。
４０から出力されたハイ状態のライト信号ＩＤＷＲと一
緒にＡＮＤゲート５３に入力され、該ＡＮＤゲート５３
からはハイ状態の信号がラッチ回路５４に出力され、該
ラッチ回路５４はイネーブルされてラッチ可能となる。
ラッチ回路５４にイネーブル信号が入力されると、ＣＰ
Ｕから出力されたボードＩＤ値は拡張スロット４０のデ
ータターミナルＳＤ０〜ＳＤ７及びバッファー５２を通
って前記ラッチ回路５４に伝送されてラッチされる。
【００２８】次いで、該ラッチ回路５４によりラッチさ
れたボードＩＤ値は比較器５６の一方側入力端子ＰＡに
印加される。また、ボードＩＤ値設定部５５を通って外
部から設定されたボードＩＤ値は比較器５６の他方側入
力端子ＰＢに印加される。次いで比較器５６では、入出
力端子ＰＡ、ＰＢに印加された両ボードＩＤ値が比較さ
れる。比較の結果、両ボードＩＤ値が一致しているとき
は、出力端子（Ａ＝Ｂ）からハイ状態の信号が出力さ
れ、不一致のときは、ロー状態の信号が出力される。
れたボードＩＤ値は比較器５６の一方側入力端子ＰＡに
印加される。また、ボードＩＤ値設定部５５を通って外
部から設定されたボードＩＤ値は比較器５６の他方側入
力端子ＰＢに印加される。次いで比較器５６では、入出
力端子ＰＡ、ＰＢに印加された両ボードＩＤ値が比較さ
れる。比較の結果、両ボードＩＤ値が一致しているとき
は、出力端子（Ａ＝Ｂ）からハイ状態の信号が出力さ
れ、不一致のときは、ロー状態の信号が出力される。
【００２９】次いで、ＣＰＵから拡張スロット４０を通
って出力されたボードＩＤ値に該当する入力ボードがあ
るかが確認される。即ち、拡散スロット４０から出力さ
れたボードＩＤ値がディコーダー５１にディコーディン
グされ、ハイ状態のディコーディング信号が出力され
る。次いで、ＡＮＤゲート５７には、ディコーダー５１
のディコーディング信号ＣＳ３と、拡張スロット４０の
リード信号ＩＤＲＤと、比較器５６の出力端子（Ａ＝
Ｂ）の出力信号と、が入力され、これらの信号の論理積
が演算される。
って出力されたボードＩＤ値に該当する入力ボードがあ
るかが確認される。即ち、拡散スロット４０から出力さ
れたボードＩＤ値がディコーダー５１にディコーディン
グされ、ハイ状態のディコーディング信号が出力され
る。次いで、ＡＮＤゲート５７には、ディコーダー５１
のディコーディング信号ＣＳ３と、拡張スロット４０の
リード信号ＩＤＲＤと、比較器５６の出力端子（Ａ＝
Ｂ）の出力信号と、が入力され、これらの信号の論理積
が演算される。
【００３０】ＣＰＵから拡張スロット４０を通って入力
されたボードＩＤ値とボードＩＤ設定部５５で設定され
たボードＩＤ値とが不一致であって、比較器５６の出力
信号がロー状態であるとき、ＡＮＤゲート５７からはロ
ー状態の信号が出力される。このときは、次の動作が中
止される。しかし、ＣＰＵから拡張スロット４０を通っ
て入力されたボードＩＤ値とボードＩＤ値設定部５５で
設定されたボードＩＤ値とが一致しているときは、比較
器５６からはハイ状態の一致信号が出力され、ＡＮＤゲ
ート５７からハイ状態の信号がラッチ回路５８に出力さ
れ、ラッチ回路５８はイネーブルされる。
されたボードＩＤ値とボードＩＤ設定部５５で設定され
たボードＩＤ値とが不一致であって、比較器５６の出力
信号がロー状態であるとき、ＡＮＤゲート５７からはロ
ー状態の信号が出力される。このときは、次の動作が中
止される。しかし、ＣＰＵから拡張スロット４０を通っ
て入力されたボードＩＤ値とボードＩＤ値設定部５５で
設定されたボードＩＤ値とが一致しているときは、比較
器５６からはハイ状態の一致信号が出力され、ＡＮＤゲ
ート５７からハイ状態の信号がラッチ回路５８に出力さ
れ、ラッチ回路５８はイネーブルされる。
【００３１】ラッチ回路５８がイネーブルされると、ラ
ッチ回路５４によりラッチされたボードＩＤ値はラッチ
回路５８、バッファー５２を、夫々、通って拡張スロッ
ト４０のデータターミナルＳＤ０〜ＳＤ７に出力され、
ＣＰＵに伝送される。ＣＰＵでは、ラッチ回路５４によ
ってリードされたボードＩＤ値が以前に拡張スロット４
０に出力されたボードＩＤ値と一致しているとき、該当
の制御回路５０が存在していると判断する。
ッチ回路５４によりラッチされたボードＩＤ値はラッチ
回路５８、バッファー５２を、夫々、通って拡張スロッ
ト４０のデータターミナルＳＤ０〜ＳＤ７に出力され、
ＣＰＵに伝送される。ＣＰＵでは、ラッチ回路５４によ
ってリードされたボードＩＤ値が以前に拡張スロット４
０に出力されたボードＩＤ値と一致しているとき、該当
の制御回路５０が存在していると判断する。
【００３２】該当の制御回路５０が存在していると判断
されたとき、ＣＰＵから、入出力ポット６２1 〜６２N
中該当の入出力ポットを選択するためのポットＩＤ値が
拡張スロット４０に出力される。このポットＩＤ値は拡
張スロット４０からアドレスターミナルＳＡ０〜ＳＡ１
１を通ってディコーダー５１に入力され、ディコーダー
５１にポットＩＤ値がディコーディングされ、ハイ状態
の信号ＣＳ１、ＣＳ２が出力される。
されたとき、ＣＰＵから、入出力ポット６２1 〜６２N
中該当の入出力ポットを選択するためのポットＩＤ値が
拡張スロット４０に出力される。このポットＩＤ値は拡
張スロット４０からアドレスターミナルＳＡ０〜ＳＡ１
１を通ってディコーダー５１に入力され、ディコーダー
５１にポットＩＤ値がディコーディングされ、ハイ状態
の信号ＣＳ１、ＣＳ２が出力される。
【００３３】次いで、ＡＮＤゲート５９では、ハイ状態
の出力信号ＣＳ２と拡張スロット４０から出力されたハ
イ状態のライト信号ＩＤＷＲとが論理積演算され、ハイ
状態の信号が出力される。このハイ状態の信号によりラ
ッチ回路６０はイネーブルされる。ラッチ回路６０はイ
ネーブルされると、拡張スロット４０のデータターミナ
ルＳＤ０〜ＳＤ７から出力されたポットＩＤ値がバッフ
ァー５２を通ってラッチ回路６０に伝送されてラッチさ
れる。
の出力信号ＣＳ２と拡張スロット４０から出力されたハ
イ状態のライト信号ＩＤＷＲとが論理積演算され、ハイ
状態の信号が出力される。このハイ状態の信号によりラ
ッチ回路６０はイネーブルされる。ラッチ回路６０はイ
ネーブルされると、拡張スロット４０のデータターミナ
ルＳＤ０〜ＳＤ７から出力されたポットＩＤ値がバッフ
ァー５２を通ってラッチ回路６０に伝送されてラッチさ
れる。
【００３４】次いで、ディコーダー６１は、ディコーダ
ー５１の出力信号ＣＳ１と比較器５６の出力端子（Ａ＝
Ｂ）から出力されたハイ状態の信号とによりイネーブル
され、ラッチ回路６０から出力されたポットＩＤ値がデ
ィコーディングされる。従つて、該ディコーダー６１で
はディコーディングされたポットＩＤ値により出力端子
ＣＥ１〜ＣＥＮ中の該当端子をオンし、複数個の入出力
ポット６２1 〜６２N 中、該当の入出力ポットがイネー
ブルされる。
ー５１の出力信号ＣＳ１と比較器５６の出力端子（Ａ＝
Ｂ）から出力されたハイ状態の信号とによりイネーブル
され、ラッチ回路６０から出力されたポットＩＤ値がデ
ィコーディングされる。従つて、該ディコーダー６１で
はディコーディングされたポットＩＤ値により出力端子
ＣＥ１〜ＣＥＮ中の該当端子をオンし、複数個の入出力
ポット６２1 〜６２N 中、該当の入出力ポットがイネー
ブルされる。
【００３５】このような過程を経て複数個の入出力ポッ
ト６２1 〜６２N 中、該当の入出力ポットが選択される
と、該選択されたポットと前記バッファー５２間にはデ
ータ伝送経路が形成される。この経路が形成されると、
ＣＰＵからのデータは、拡張スロット４０、バッファー
５２、選択された入出力ポットを通って、入出力装置７
０1 〜７０N の中から選択された入出力装置に伝送さ
れ、且つ、逆に、選択された入出力装置からのデータ
は、拡張スロット４０側に伝送される。
ト６２1 〜６２N 中、該当の入出力ポットが選択される
と、該選択されたポットと前記バッファー５２間にはデ
ータ伝送経路が形成される。この経路が形成されると、
ＣＰＵからのデータは、拡張スロット４０、バッファー
５２、選択された入出力ポットを通って、入出力装置７
０1 〜７０N の中から選択された入出力装置に伝送さ
れ、且つ、逆に、選択された入出力装置からのデータ
は、拡張スロット４０側に伝送される。
【００３６】かかる構成によれば、複数の入出力装置を
制限なしにコンピューターに広範囲に応用することがで
きるという効果があり、多数の入出力装置を連結してコ
ンピューターの活用を拡大することができる。尚、かか
る処理をソフトウェアによって実現することができる。
即ち、このように構成された本発明に係るコンピュータ
ー用データの入出力制御方法においては、コンピュータ
から拡張スロット４０を通って入力されるボードＩＤ値
を記憶保持し、記憶保持したボードＩＤ値が外部から設
定されたボードＩＤ値とを比較して一致しているか否か
を判断するボードＩＤ値比較ステップと、両ボードＩＤ
値が一致しているときは、記憶保持されたボードＩＤ値
を拡張スロット40と通してＣＰＵに出力し、複数のデー
タ入出力制御回路中該当のデータ入出力制御回路が存在
していることを確認させるボードＩＤ値出力ステップ
と、確認の結果、ＣＰＵから拡張スロット４０を通って
ポットＩＤ値が入力されたとき、複数の入出力ポット中
該当の入出力ポットを選択してデータの伝送経路を形成
する入出力ポット選択ステップと、を順次行うようにな
っている。
制限なしにコンピューターに広範囲に応用することがで
きるという効果があり、多数の入出力装置を連結してコ
ンピューターの活用を拡大することができる。尚、かか
る処理をソフトウェアによって実現することができる。
即ち、このように構成された本発明に係るコンピュータ
ー用データの入出力制御方法においては、コンピュータ
から拡張スロット４０を通って入力されるボードＩＤ値
を記憶保持し、記憶保持したボードＩＤ値が外部から設
定されたボードＩＤ値とを比較して一致しているか否か
を判断するボードＩＤ値比較ステップと、両ボードＩＤ
値が一致しているときは、記憶保持されたボードＩＤ値
を拡張スロット40と通してＣＰＵに出力し、複数のデー
タ入出力制御回路中該当のデータ入出力制御回路が存在
していることを確認させるボードＩＤ値出力ステップ
と、確認の結果、ＣＰＵから拡張スロット４０を通って
ポットＩＤ値が入力されたとき、複数の入出力ポット中
該当の入出力ポットを選択してデータの伝送経路を形成
する入出力ポット選択ステップと、を順次行うようにな
っている。
【００３７】且つ、前記ボードＩＤ値比較ステップで
は、ＣＰＵから拡張スロット４０のアドレスターミナル
を通って入力されるボードＩＤ値をディコーディングす
るボードＩＤ値ディコーディングステッブと、該ディコ
ーディング信号とＣＰＵから拡張スロットを通って出力
されるライト信号とにより前記拡張スロットのデータタ
ーミナルを通って入力されたボードＩＤ値を記憶保持す
るボードＩＤ値記憶保持ステップと、該記憶保持された
ボードＩＤ値と外部から設定されたボードＩＤ値とが一
致しているか否かを比較し該比較の結果、一致している
ときは、一致信号を前記ボードＩＤ値出力ステップ及び
入出力ポット選択ステップのため出力する一致信号出力
比較ステップと、を順次行うようになっている。
は、ＣＰＵから拡張スロット４０のアドレスターミナル
を通って入力されるボードＩＤ値をディコーディングす
るボードＩＤ値ディコーディングステッブと、該ディコ
ーディング信号とＣＰＵから拡張スロットを通って出力
されるライト信号とにより前記拡張スロットのデータタ
ーミナルを通って入力されたボードＩＤ値を記憶保持す
るボードＩＤ値記憶保持ステップと、該記憶保持された
ボードＩＤ値と外部から設定されたボードＩＤ値とが一
致しているか否かを比較し該比較の結果、一致している
ときは、一致信号を前記ボードＩＤ値出力ステップ及び
入出力ポット選択ステップのため出力する一致信号出力
比較ステップと、を順次行うようになっている。
【００３８】又、前記ボードＩＤ値出力ステップでは、
前記ボードＩＤ値ディコーディングステップでディコー
ディングされた信号と前記一致信号出力ステップからの
出力信号と、前記拡張スロットから入力されたリード信
号とにより前記ボードＩＤ値記憶保持ステップで記憶保
持されたボードＩＤ値を、拡張スロット４０を通してＣ
ＰＵに出力するようになっている。
前記ボードＩＤ値ディコーディングステップでディコー
ディングされた信号と前記一致信号出力ステップからの
出力信号と、前記拡張スロットから入力されたリード信
号とにより前記ボードＩＤ値記憶保持ステップで記憶保
持されたボードＩＤ値を、拡張スロット４０を通してＣ
ＰＵに出力するようになっている。
【００３９】更に、前記入出力ポット選択ステップで
は、前記ボードＩＤ値出力ステップで該当のデータ入出
力制御回路が存在するとＣＰＵによって確認されたあ
と、ＣＰＵから拡張スロット４０のアドレスターミナル
を通って出力されるポットＩＤ値をディコーディングす
るポットＩＤ値ディコーディングステッブと、該ディコ
ーディングされたポットＩＤ値と拡張スロットを通って
出力されるライト信号とにより該拡張スロット４０のデ
ータターミナルを通って出力されるポットＩＤ値を記憶
保持するポットＩＤ値記憶保持ステップと、該ポットＩ
Ｄ値記憶保持ステップで記憶保持されたポットＩＤ値を
前記ポットＩＤ値ディコーディングステッブでディコー
ディングされた信号及び前記一致信号出力ステップから
出力した信号とによりディコーディングし該当の入出力
ポットを選択する選択ステップと、を順次行うようにな
っている。
は、前記ボードＩＤ値出力ステップで該当のデータ入出
力制御回路が存在するとＣＰＵによって確認されたあ
と、ＣＰＵから拡張スロット４０のアドレスターミナル
を通って出力されるポットＩＤ値をディコーディングす
るポットＩＤ値ディコーディングステッブと、該ディコ
ーディングされたポットＩＤ値と拡張スロットを通って
出力されるライト信号とにより該拡張スロット４０のデ
ータターミナルを通って出力されるポットＩＤ値を記憶
保持するポットＩＤ値記憶保持ステップと、該ポットＩ
Ｄ値記憶保持ステップで記憶保持されたポットＩＤ値を
前記ポットＩＤ値ディコーディングステッブでディコー
ディングされた信号及び前記一致信号出力ステップから
出力した信号とによりディコーディングし該当の入出力
ポットを選択する選択ステップと、を順次行うようにな
っている。
【００４０】この処理を、具体的に、図２のフローチャ
ートに基づいて説明する。ステップ（図中では「Ｓ」と
記してあり、以下同様とする）１では、ＣＰＵが制御回
路５０をアクセスするためのボードＩＤ値を、拡張スロ
ット４０のアドレスターミナル（ＳＡ０〜ＳＡ１１）か
ら入力する。ステップ２では、入力したボードＩＤ値を
ラッチする。
ートに基づいて説明する。ステップ（図中では「Ｓ」と
記してあり、以下同様とする）１では、ＣＰＵが制御回
路５０をアクセスするためのボードＩＤ値を、拡張スロ
ット４０のアドレスターミナル（ＳＡ０〜ＳＡ１１）か
ら入力する。ステップ２では、入力したボードＩＤ値を
ラッチする。
【００４１】ステップ３では、このラッチしたボードＩ
Ｄ値を、外部から設定されたボードＩＤ値と比較し、ラ
ッチしたボードＩＤ値が、外部から設定されたボードＩ
Ｄ値と一致しているときは、ステップ４に進む。ステッ
プ４では、ラッチしたボードＩＤ値と同じボードＩＤ値
がＣＰＵから出力されるので、当該制御回路５０がＣＰ
Ｕによって指定された回路であることを確認させるた
め、このボードＩＤ値をＣＰＵに出力する。
Ｄ値を、外部から設定されたボードＩＤ値と比較し、ラ
ッチしたボードＩＤ値が、外部から設定されたボードＩ
Ｄ値と一致しているときは、ステップ４に進む。ステッ
プ４では、ラッチしたボードＩＤ値と同じボードＩＤ値
がＣＰＵから出力されるので、当該制御回路５０がＣＰ
Ｕによって指定された回路であることを確認させるた
め、このボードＩＤ値をＣＰＵに出力する。
【００４２】ステップ５では、ＣＰＵでボードＩＤ値が
確認された後、ＣＰＵから入出力ポットＩＤ値が出力さ
れるので、この入出力ポットＩＤ値を入力する。ステッ
プ６では、この入出力ポットＩＤ値をラッチする。ステ
ップ７では、ラッチした入出力ポットＩＤ値をディコー
ディングする。ステップ８では、この入出力ポットＩＤ
値のディコーディング信号に基づいて複数の入出力ポッ
ト中該当の入出力ポットを選択し、データの伝送経路を
形成する。
確認された後、ＣＰＵから入出力ポットＩＤ値が出力さ
れるので、この入出力ポットＩＤ値を入力する。ステッ
プ６では、この入出力ポットＩＤ値をラッチする。ステ
ップ７では、ラッチした入出力ポットＩＤ値をディコー
ディングする。ステップ８では、この入出力ポットＩＤ
値のディコーディング信号に基づいて複数の入出力ポッ
ト中該当の入出力ポットを選択し、データの伝送経路を
形成する。
【００４３】ステップ９では、形成された伝送経路を介
してデータ伝送を行う。
してデータ伝送を行う。
【００４４】
【発明の効果】以上説明したように、請求項１の発明に
かかる回路によれば、一つのデータ入出力制御回路に複
数の入出力ポットを増設し、該データ入出力制御回路を
単数乃至複数個コンピューターに内蔵するようになって
いるため、複数の入出力装置を制限なしにコンピュータ
ーに広範囲に応用することができるという効果がある。
かかる回路によれば、一つのデータ入出力制御回路に複
数の入出力ポットを増設し、該データ入出力制御回路を
単数乃至複数個コンピューターに内蔵するようになって
いるため、複数の入出力装置を制限なしにコンピュータ
ーに広範囲に応用することができるという効果がある。
【００４５】請求項２の発明にかかる回路によれば、入
力されたボードＩＤ値が設定ボードＩＤ値と一致してい
るときは、ボードＩＤ値をＣＰＵに出力して該当の回路
が存在していることをＣＰＵに確認させることができ
る。
力されたボードＩＤ値が設定ボードＩＤ値と一致してい
るときは、ボードＩＤ値をＣＰＵに出力して該当の回路
が存在していることをＣＰＵに確認させることができ
る。
【００４６】 請求項３の発明にかかる方法によれば、コ
ンピューターのＣＰＵに多数の入出力装置を接続するこ
とができ、コンピューターの活用を拡大し得るようにな
る。また、入力されたボードＩＤ値が、設定されたボー
ドＩＤ値と一致しているか否かを判別することができ
る。
ンピューターのＣＰＵに多数の入出力装置を接続するこ
とができ、コンピューターの活用を拡大し得るようにな
る。また、入力されたボードＩＤ値が、設定されたボー
ドＩＤ値と一致しているか否かを判別することができ
る。
【００４７】請求項４の発明にかかる方法によれば、入
力されたボードＩＤ値が設定ボードＩＤ値と一致してい
るときは、ボードＩＤ値をＣＰＵに出力して該当の回路
が存在していることをＣＰＵに確認させることができ
る。
力されたボードＩＤ値が設定ボードＩＤ値と一致してい
るときは、ボードＩＤ値をＣＰＵに出力して該当の回路
が存在していることをＣＰＵに確認させることができ
る。
【図１】本発明に係るコンピューター用データ入出力制
御回路のブロック及び連関装置部品との連結状態表示
図。
御回路のブロック及び連関装置部品との連結状態表示
図。
【図２】本発明に係るコンピューター用データ入出力制
御回路の作用を示すフローチャート。
御回路の作用を示すフローチャート。
【図３】本発明に係るコンピューター用データ入出力制
御回路の増設状態説明図。
御回路の増設状態説明図。
【図４】従来のコンピューター用データ入出力ボードの
ブロック及び連関装置部品との連結状態表示図。
ブロック及び連関装置部品との連結状態表示図。
１０、４０ 拡張スロット ２０ データ入出力ボード ５０ （データ入出力）制御回路 ２１、５１、６１ ディコーダー ２２、５２ バッフアー ５３、５７、５９ ＡＮＤゲート ５４、５８、６０ ラッチ回路 ５５ ボードＩＤ値設定部 ５６ 比較器 ６２1 〜６２N 入出力ポット ７０1 〜７０N 入出力装置
Claims (4)
- 【請求項１】コンピューターのＣＰＵに接続された拡張
スロットと、該コンピューターのデータを応用する複数
個の入出力装置と、の間に接続される１個乃至複数個の
コンピュータ用データの入出力制御回路であって、 前記ＣＰＵから拡張スロットを通ってボード指定用のボ
ードＩＤ値が入力されたとき、該ボードＩＤ値を記憶保
持し、記憶保持したボードＩＤ値を、予め設定されたボ
ードＩＤ値と比較し、記憶保持したボードＩＤ値と設定
ボードＩＤ値とが一致したとき、一致信号を出力するボ
ードＩＤ値比較手段と、 該ボードＩＤ値比較手段から一致信号が出力されたと
き、該当の回路が存在していることをＣＰＵに確認させ
るため、記憶保持されたボードＩＤ値を拡張スロットを
通してＣＰＵに出力するボードＩＤ値出力手段と、 ＣＰＵによって該当の回路が存在していることが確認さ
れた後にＣＰＵから拡張スロットを通ってポットＩＤ値
が入力されたとき、該ポットＩＤ値を利用して、各入出
力装置との間でデータの入出力が行われる複数個の入出
力ポット中から該当のポットを選択する入出力ポット選
択手段と、 前記入出力ポット選択手段により該当ポットが選択され
たとき、拡張スロットと該当の入出力装置との間に、デ
ータ伝送経路を形成する伝送経路形成手段と、を備え、 前記ボードＩＤ値比較手段は、 予め、当該回路のボードＩＤ値を設定するボードＩＤ値
設定手段と、 前記拡張スロットのアドレスターミナルから入力された
ボードＩＤ値をディコーディングする第１のディコーダ
ーと、 該第１のディコーダーから出力されたボードＩＤ値のデ
ィコーディング信号と拡張スロットから入力されたライ
ト信号との論理積を演算する第１のＡＮＤゲートと、 該第１のＡＮＤゲートのハイ状態の出力信号によりイネ
ーブルされて記憶保持可能状態となり、拡張スロットの
データターミナルから出力されるボードＩＤ値を記憶保
持する第１のラッチ手段と、 前記ボードＩＤ値設定手段によって設定された設定ボー
ドＩＤ値と第１のラッ チ手段によって記憶保持されたボ
ードＩＤ値とを比較し、比較した結果、設定ボードＩＤ
値と記憶保持されたボードＩＤ値とが一致しているとき
は、一致信号をボードＩＤ値出力手段及び入出力ポット
選択手段に出力する比較器と、 を備え、 前記入出力ポット選択手段は、 前記拡張スロットのアドレスターミナルから入力された
ポットＩＤ値をディコーディングする第２のディコーダ
ーと、 該第２のディコーダーから出力されたポットＩＤ値のデ
ィコーディング信号と拡張スロットから入力されたライ
ト信号との論理積を演算する第２のＡＮＤゲートと、 該第３のＡＮＤゲートのハイ状態の出力信号によりイネ
ーブルされて記憶保持可能状態となり、拡張スロットの
データターミナルから入力されたポットＩＤ値を記憶保
持する第２のラッチ手段と、 前記第２のディコーダーの出力信号とボードＩＤ値比較
手段から出力された一致信号とによりイネーブルされて
ディコーディング可能状態となり、第２のラッチ手段に
よって記憶保持されたポットＩＤ値をディコーディング
する第３のディコーダーと、 を備えたことを特徴とするコンピューター用データの入
出力制御回路。 - 【請求項２】前記ボードＩＤ値出力手段は、 前記ＣＰＵから拡張スロットを通ってボードＩＤ値が入
力されたとき、拡張スロットから入力されたリード信号
とボードＩＤ値比較手段から出力された一致信号との論
理積を演算する第３のＡＮＤゲートと、 該第３のＡＮＤゲートのハイ状態の出力信号によりイネ
ーブルされて記憶保持可能状態となり、入力されたボー
ドＩＤ値を記憶保持する第３のラッチ手段と、 該第３のラッチ手段により記憶保持されたボードＩＤ値
をバッファリングして出力するバッファーと、 を備えたことを特徴とする請求項１に記載のコンピュー
ター用データの入出力制御回路。 - 【請求項３】コンピューターのＣＰＵに接続された拡張
スロットと、該コンピューターのデータを応用する複数
の入出力装置と、の間に接続される１個乃至複数個のデ
ータ入出力制御回路が実行するコンピューター用データ
の入出力制御方法であって、 前記ＣＰＵから拡張スロットを通ってボード指定用のボ
ードＩＤ値が入力されたとき、該ボードＩＤ値を記憶保
持し、記憶保持したボードＩＤ値と予め設定された設定
ボードＩＤ値とを比較し、比較の結果、記憶保持したボ
ードＩＤ値と設定ボードＩＤ値とが一致したときは、一
致信号を出力するボードＩＤ値比較ステップと、 該ボードＩＤ値比較ステップにおいて一致信号が出力さ
れたときは、該当の回路が存在していることをＣＰＵに
確認させるため、記憶保持したボードＩＤ値を拡張スロ
ットを通してＣＰＵに出力するボードＩＤ値出力ステッ
プと、 該ボードＩＤ値出力ステップにおいてボードＩＤ値を出
力した結果、ＣＰＵによって該当の回路が存在している
ことが確認された後にＣＰＵから拡張スロットを通って
ポットＩＤ値が入力されたとき、該ポットＩＤ値を利用
して、各入出力装置との間でデータの入出力が行われる
複数個の入出力ポットの中から該当のポットを選択する
入出力ポット選択ステップと、 該当ポットが選択されたとき、拡張スロットと該当の入
出力装置との間に、データ伝送経路を形成する伝送経路
形成ステップと、を含み、 さらに、前記ボードＩＤ値比較ステップは、 前記ＣＰＵから拡張スロットのアドレスターミナルを通
って入力されたボードＩＤ値をディコーディングするボ
ードＩＤ値ディコーディングステップと、 該ディコーディング信号とＣＰＵから拡張スロットを通
って入力されたライト信号とに基づいて、入力されたボ
ードＩＤ値を記憶保持するボードＩＤ値記憶保持ステッ
プと、 該記憶保持されたボードＩＤ値と設定ボードＩＤ値とを
比較し、一致しているときは一致信号を出力する一致信
号出力ステップと、 を含み、 前記入出力ポット選択ステップは、 ＣＰＵによって該当の回路が存在していることが確認さ
れた後に、ＣＰＵから拡張スロットのアドレスターミナ
ルを通ってポットＩＤ値が入力されたとき、該ポットＩ
Ｄ値をディコーディングするポットＩＤ値ディコーディ
ングステップと、 該ポットＩＤ値のディコーディング信号とＣＰＵから拡
張スロットを通って入力されたライト信号とに基づい
て、ＣＰＵから拡張スロットのデータターミナルを通っ
て入力されたポットＩＤ値を記憶保持するポットＩＤ値
記憶保持ステップと、 前記ポットＩＤ値のディコーディング信号と一致信号と
に基づいて、記憶保持されたポットＩＤ値をディコーデ
ィングし、ポットＩＤ値のディコーディング信号に基づ
いて該当の入出力ポットを選択する入出力ポット選択ス
テップと、 を含むことを特徴とするコンピューター用データの入出
力制御方法。 - 【請求項４】前記ボードＩＤ値出力ステップは、 前記ボードＩＤ値がＣＰＵから拡張スロットを通って入
力されたとき、一致信号と拡張スロットから入力された
リード信号とに基づいて、記憶保持されたボードＩＤ値
を、拡張スロットを通してＣＰＵに出力するステップで
あることを特徴とする請求項３に記載のコンピューター
用データの入出力制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018745A KR970004521B1 (ko) | 1994-07-29 | 1994-07-29 | 컴퓨터 입출력(i/o)보드 제어장치 |
| KR18745/1994 | 1994-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08180010A JPH08180010A (ja) | 1996-07-12 |
| JP2733753B2 true JP2733753B2 (ja) | 1998-03-30 |
Family
ID=19389416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7191720A Expired - Lifetime JP2733753B2 (ja) | 1994-07-29 | 1995-07-27 | コンピューター用データの入出力制御回路及び入出力制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2733753B2 (ja) |
| KR (1) | KR970004521B1 (ja) |
| CN (1) | CN1119298A (ja) |
| TW (1) | TW302452B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487241B1 (ko) * | 1997-08-26 | 2005-08-01 | 삼성전자주식회사 | 인쇄회로기판의버전관리방법및장치 |
| CN100385419C (zh) * | 2000-03-29 | 2008-04-30 | 苏毅 | 封锁计算机输入/出通信端口的方法和装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126158A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 情報伝送装置 |
| JPH05303540A (ja) * | 1992-04-24 | 1993-11-16 | Fuji Xerox Co Ltd | 情報処理装置 |
-
1994
- 1994-07-29 KR KR1019940018745A patent/KR970004521B1/ko not_active IP Right Cessation
-
1995
- 1995-07-20 TW TW84107537A patent/TW302452B/zh active
- 1995-07-27 JP JP7191720A patent/JP2733753B2/ja not_active Expired - Lifetime
- 1995-07-27 CN CN 95108603 patent/CN1119298A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08180010A (ja) | 1996-07-12 |
| TW302452B (ja) | 1997-04-11 |
| KR970004521B1 (ko) | 1997-03-28 |
| CN1119298A (zh) | 1996-03-27 |
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