CN1119298A - 用于计算机的数据输入/输出控制电路及其方法 - Google Patents
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Abstract
一种改进的计算机数据输入/输出控制电路及其方法，包括：一比较器用来存贮自扩展槽输出的一板ID值和用来对所存贮的板ID值和一外部设置的板ID值进行比较；一板ID值验证单元，当比较的值相同时，通过输出所存贮的板ID值来验证是否存在一相应的扩展输入/输出板；一输入/输出端口选择单元，当一相应的扩展输入/输出板被验证了时，用来在使用自扩展槽输出的端口ID值的输入/输出端口中选择所希望的端口，以便构成数据传送通道。
Description
本发明涉及一种计算机数据输入/输出控制电路及其方法，特别是涉及一种能够有助于增加扩展输入/输出板的输入/输出端口的数目并能更容易地更新扩展输入/输出板的改进了的计算机数据输入/输出控制电路及其方法。
随着个人计算机(以后称之为“PC”)的增加，PC的外围设备的使用也随之增加。在这些外围设备之中，有一种用于在PC和外围设备之间作为接口的数据输入/输出电路的输入/输出板得到了很大的发展。
图1示出了实际是一数据输入/输出控制电路的扩展输入/输出板与一扩展槽和一输入/输出装置之间的连接。如图中所示，一种常规的用于计算机的数据输入/输出控制电路包括一安置在计算机母板上的用来扩展该计算机功能的扩展槽10，一连接在扩展槽10和输入/输出装置30之间并提供输入/输出数据的扩展输入/输出板20，和一连接到扩展输入/输出板20并提供输入/输出数据的输入/输出装置30。
这里，该扩展输入/输出板20包括一用来对自扩展槽10输出的一输入/输出端口地址进行译码的译码器21，一缓冲器22用来缓冲由译码器21的输出信号启动之后被施加其上的数据，和一用来将缓冲器22输出的数据输出到输入/输出装置30并将自输入/输出装置30输出的数据输入到缓冲器22的输入/输出端口23。
在上述常规的数据输入/输出控制电路中，一予置的输入/输出端口23的地址被输出到扩展槽10，以便一中央处理单元(未示出)(以后称之为“CPU”)可以访问扩展输入/输出板20。扩展槽10将CPU输出的地址通过地址端点SA0至SA11输出。译码器21对自地址端点SA0至SA11输出的地址进行译码并输出一组件选择信号CS，这样使得缓冲器22和输入/输出端口23被启动。当缓冲器22和输入/输出端口23由译码器21的组件选择信号CS启动时，将扩展槽10的数据端点SD0至SD7输出的数据通过缓冲器22和输入/输出端口23被输送到输入/输出装置30或者以与上述相反的顺序完成数据传送。
但是，由于在计算机主存储器中经变换的输入/输出地址范围是有限的，在采用常规输入/输出板情况下所使用的输入/输出装置的数目不可能超过充分覆盖被变换在该主存储器的输入/输出地址范围的数目。因此，不利于输入/输出装置数目的扩展。
因而，本发明的一个目的是提供一种计算机数据输入/输出控制电路及其方法，它克服了常规计算机数据输入/输出控制电路及其方法中所碰到的问题。
本发明的另一个目的是提供一种改进了的计算机数据输入/输出电路及其方法，它能够有利于增加扩展输入/输出板的输入/输出端口的数目并且能够很容易地更新扩展输入/输出板。
为了实现上述目的，提供了一种计算机输入/输出控制电路，其含有在一扩展槽和多个输入/输出装置之间传送数据的扩展输入/输出板，包括：具有多个扩展输入/输出板并用来存贮自扩展槽输出的板ID值和比较所存贮的板ID值与外部设置的板ID值是否相同的比较器；当由板ID值比较器所比较的值相同时通过将所存贮的板ID值输出到扩展槽来验证在扩展输入/输出板之中是否存在一相应的扩展输入/输出板的板ID值验证单元；当由板ID值验证单元验证了一相应的扩展输入/输出板时，用来在使用了自扩展槽输出的端口ID值的输入/输出端口之中选择一所希望的端口的输入/输出端口选择单元；和由输入/输出端口选择单元所选择的多个输入/输出端口以用来在扩展槽和输入/输出装置之中所选择的一相应的输入/输出装置之间形成一数据传送通道。
为了实现上述目的，进一步提供了一种计算机数据输入/输出控制方法，该方法包括存贮CPU通过一扩展槽输出的板ID值和将所存贮的板ID值与一外部设置的板ID值进行比较看其是否相同的板ID值比较步骤；当板ID值比较的结果为二值相同时则通过扩展槽将所存贮的板ID值输出到CPU来验证多个扩展输入/输出板之中是否存在确定的扩展输入/输出板的板ID值验证步骤；和当板ID值验证步骤的结果为存在一相应的扩展输入/输出板时根据通过一扩展槽从CPU输出的端口ID值来在多个输入/输出端口之中选择一所希望的端口以构成一数据传送通道的输入/输出选择步骤。
为对本发明的目的、特征及优点进行详细说明，现结合实施例，参考附图叙述如下：
附图简要说明：
图1是与一常规扩展输入/输出板相连的扩展槽和输入/输出装置的方框图；
图2是与一根据本发明的一扩展输入/输出板相连的扩展槽和输入/输出装置的方框图；
图3是根据本发明的扩展输入/输出板的操作的流程图；
图4是根据本发明的计算机的数据输入/输出电路图。
图2示出了根据本发明的一计算机的数据输入/输出控制电路的扩展输入/输出板50与一扩展槽40和若干输入/输出装置701至70n的连接。如图所示，一根据本发明的用于计算机的数据输入/输出控制电路包括安置在计算机母板上的并提供用来扩展计算机功能的扩展槽40，一连接在扩展槽40和输入/输出装置701至70n之间并提供数据传送的扩展输入/输出板50，和输入/输出装置701至70n。其中每一个都连接到扩展输入/输出板50并提供实现数据输入/输出的操作。
此处，该扩展输入/输出板50包括有一用来对自扩展槽40的地址端点SA0至SA11输出的板ID值和端口ID值译码的译码器51，一用来缓冲板ID值、端口ID值、以及在扩展槽40的数据端点SD0至SD7和扩展输入/输出板50之间的数据的缓冲器52，一用来对译码器51的输出信号CS3和扩展槽40的写信号IOWR相“与”的“与”门53，一用来在由“与”门53启动后存贮自缓冲器52输出的板ID值的锁存器54，一用来输出扩展输入/输出板50的板ID值的板ID置位单元55，一用来比较在锁存器54中存贮的板ID值和由板ID置位单元55所设置的板ID值是否相同的比较器56，一用来对译码器51的输出信号CS3、扩展槽40的读信号IORD、和比较器56的输出信号进行相“与”的“与”门57，一由“与”门57启动后用来将存贮在锁存器54中的板ID值通过缓冲器52输出到扩展槽40的数据端点SD0至SD7的缓冲器58，一用来对译码器51的输出信号CS2和扩展槽40的写信号IOWR相“与”的“与”门59，一用来在由“与”门59启动后存储自缓冲器52输出的端口ID值的锁存器60，一用来在由译码器51的输出信号CS1和比较器56的输出信号启动后对自锁存器60输出的端口ID值进行译码的译码器61，以及输入/输出端口621至62n。其每一个均连接到输入/输出装置701至70n其中它的端口是通过译码器61的CEN由输出端点CE1的输出信号来选择的。
根据本发明的一种计算机数据输入/输出控制方法，其包括的步骤有：存贮自扩展槽40输出的板ID值并将所存储的板ID值和外部设置的板ID值进行比较看其是否相同的第一步骤；如果比较的结果为二者的值相同，则向扩展槽40输出所存贮的板ID值的第二步骤；和如果比较的结果为二者的值相同，则对自扩展槽40输出的端口ID值译码并选择输入/输出端口621至62n中的一个端口。
现在将结合附图2和3说明根据本发明的计算机数据输入/输出控制电路及其方法。
起始时，予置每块板的板ID值和每个输入/输出端口的端口ID值以便计算机的CPU访问扩展输入/输出板50的输入/输出端口621至62n。在上述状况，当CPU向扩展槽40输出某个扩展输入/输出板的板ID值时，扩展槽40通过地址端点SA0至SA11向译码器51输出该板ID值。译码器51对板ID值译码并输出高电平的输出信号CS3，该输出信号CS3与自扩展槽40输出的高电平写信号IOWR一起被输入到“与”门53。因而，“与”门53向锁存器54输出一高电平信号，并且锁存器54被启动。当锁存器54启动时，自CPU输出的板ID值通过扩展槽40的数据端点SD0至SD7和缓冲器52被传送到锁存器54。此后，存贮在锁存器54中的板ID值被输入到比较器56的一输入端点PA，并且由板ID置位单元55外部设置的板ID值被输入到比较器56的另一输入端点PB。比较器56比较通过输入端点PA和PB所输入的每个板ID值。比较结果如果二值相同，则通过比较器56的一输出端点(A＝B)输出一高电平信号，如果二值不同，则输出一低电平信号。
之后，由CPU通过一验证步骤验证板ID值看其是否为一输入/输出板其相应于通过扩展槽40被输出的板ID值。由于这个原因，译码器51对自扩展槽40输出的板ID值译码并输出一高电平的输出信号CS3之后，“与”门57对译码器51的输出信号CS3、扩展槽40的读信号IORD、和自比较器56的输出端点A＝B所输出的信号进行相“与”。此后，如果比较器56的输出信号是一低电平，也就是说CPU识别出自扩展槽40输出的板ID值和由板ID置位单元55所设置的板ID值不同，则“与”门57输出一低电平信号，以使不执行下一步骤。但是，当CPU识别出这二值相同时，该“与”门向缓冲器58输出一高电平信号，这时缓冲器58被启动。当缓冲器58被启动时，存贮在锁存器54中的板ID值分别通过缓冲器58和52被输出到扩展槽40的数据端点SD0至SD7，并且该板ID值被传送到CPU。同时，当自锁存器54读出的板ID值和自扩展槽40输出的板ID值是相同时，表示CPU识别出一相应的扩展输入/输出板。
在验证板ID值的存在的步骤中，当检验出二者板ID值是相同时，则执行输入/输出端口选择步骤。CPU向扩展槽40输出端口ID值以便在输入/输出端口621至62n之中选择一所希望的输入/输出端口，并通过地址端点SA0至SA11向译码器51输出端口ID值。译码器51对该端口ID值译码并输出高电平信号CS1和CS2。之后，“与”门59对输出信号CS2和自扩展槽40输出的高电平写信号IOWR进行相“与”并启动锁存器60。当锁存器60被启动时，自扩展槽40的端点SD0至SD7输出的端口ID值被通过缓冲器52输送到锁存器60。之后，译码器61由译码器51的输出信号CS1和自比较器56的输出端点A＝B输出的一高电平信号所启动，并对自锁存器60输出的端口ID值进行译码。因而，由于根据由译码端口ID值而得到的值使得译码器61接通输出端CE1至CEN之中的一个相应的端点，从而启动在输入/输出端口621至62n中的相应的输入/输出端口。
当相应的输入/输出端口被选择时，在缓冲器52和所选择的输入/输出端口之间形成一数据传送通道，这样该数据从扩展槽40被传送到所选择的端口或者通过该通道外接输入/输出装置，或者该数据通过与上述通道相反的方向被传送。
同时，在如图4所示的采用多个扩展输入/输出板50的情况下，多个扩展输入/输出板501至50n可被连接到多个扩展槽401至40n。这时，计算机的CPU输出一板ID值并在多个扩展输入/输出板501至50n之中选择一个扩展输入/输出板，并在多个输入/输出端口之中选择一个相应的输入/输出端口。
如上所述，根据本发明的用于计算机的一种数据输入/输出控制电路是在一ID值被赋予每个扩展输入/输出板和输入/输出端口之后，通过译码ID值来直接选择一个相应的扩展输入/输出板和输入/输出端口，以便在一扩展输入/输出板上能够扩展输入/输出端口。另外，扩展输入/输出板的扩展可以没有扩展限制。
Claims (8)
1、一种计算机数据输入/输出控制电路，其含有在一扩展槽和多个输入/输出装置之间传送数据的扩展输入/输出板，包括：
一比较器，具有多个所述扩展输入/输出板并用来存贮自扩展槽输出的板ID值并用来将所存贮的板ID值和外部设置的板ID值进行比较；
一板ID值验证单元，当由所述板ID值比较器比较的二值相同时，通过向扩展槽输出所存贮的板ID值来验证是否在扩展输入/输出板之中存在有一相应的扩展输入/输出板；
一输入/输出端口选择单元，当一相应的扩展输入/输出板由所述板ID值验证单元验证了时，用来在使用自扩展槽输出的端口ID值的输入/输出端口中选择一所希望的端口；和
由所述输入/输出端口选择单元所选择的多个输入/输出端口，用来在扩展槽和输入/输出装置中所选择的相应的输入/输出装置之间形成一数据传送通道。
2、如权利要求1所述的电路，其中，所述板ID值比较器具有一用来对自一个扩展槽的地址端点输出的板ID值进行译码的译码器；
一“与”门，用来对译码一板ID值而使所述译码器输出的信号和自扩展槽输出的写信号相“与”；
一锁存器，当由已译码的板ID值和写信号相“与”的所述“与”门的输出信号所启动之后用来存贮自扩展槽的数据端点输出的板ID值；
一板ID值置位单元，用来外部设置一板ID值；和
一比较器，用来对自所述锁存器输出的板ID值和由板ID值置位单元所设置的板ID值进行比较。
3、如权利要求2所述的电路，其中，所述板ID值验证单元包括一用来对译码器的输出信号、自扩展槽输出的读信号、和自比较器输出的信号相“与”的“与”门；和在被所述“与”门的输出信号启动之后用来缓冲存贮在锁存器内的板ID值的缓冲器。
4、如权利要求2所述的电路，其中，所述输入/输出端口选择单元包括：
一译码器，用来对自扩展槽的地址端点输出的端口ID值译码；
一“与”门，用来对译码端口ID值而使译码器输出的信号和自扩展槽输出的写信号相“与”；
一锁存器，用来在对译码端口ID值和写信号相“与”的“与”门的输出信号启动之后存贮自扩展槽的数据端点输出的端口ID值；和
一译码器，用来在对端口ID值译码的译码器的输出信号和比较器的输出信号启动之后对自锁存器输出的端口ID值译码。
5、一种计算机数据输入/输出控制方法，其步骤包括：
存贮CPU通过一扩展槽输出的板ID值并比较所存贮的板ID值和一外部设置的板ID值是否相同的板ID值比较步骤；
当所述板ID值比较步骤的比较结果为二值相同时通过一扩展槽向CPU输出所存贮的板ID值来验证某个扩展输入/输出板是否存在在多个扩展输入/输出板之中的板ID值验证步骤；和
当所述板ID值验证步骤的结果是存在一相应的扩展输入/输出板时根据通过一扩展槽自所述CPU输出的一端口ID值来在多个输入/输出端口中选择一所希望的端口以形成一数据传送通道的输入/输出选择步骤。
6、如权利要求5的方法，其中，所述板ID值比较步骤包括对CPU通过扩展槽的地址端点输出的板ID值译码的板ID值译码步骤；
当CPU通过扩展槽输出被译码信号和写信号时存贮自扩展槽的数据端点输出的板ID值的板ID值存贮步骤；和
将所存贮的板ID值和外部设置的板ID值进行比较看其二者是否相同并将所比较的结果送至板ID值验证步骤和输入端口选择步骤的比较步骤。
7、如权利要求6所述的方法，其中，当由所述板ID值译码步骤所译码的信号、自所述比较步骤所输出的信号和自扩展槽输出的读信号被施加时，所述板ID值验证步骤直接输出在所述板ID值存贮步骤中所存贮的板ID值。
8、如权利要求6所述的方法，其中，所述输入/输出端口选择步骤包括：
当在板ID值验证步骤中存在一扩展输入/输出端口时对CPU通过扩展槽的地址端点输出的端口ID值译码的端口ID值译码步骤；
当所译码的端口ID值和CPU通过扩展槽输出的写信号被施加时存贮通过扩展槽的数据端点CPU输出的端口ID值的端口ID值存贮步骤；和
当在端口ID值译码步骤中所译码的信号和在比较步骤中的输出信号被施加时由在端口ID值存贮步骤中所存贮的译码的端口ID值选择一相应的输入/输出端口的输入/输出选择步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018745A KR970004521B1 (ko) | 1994-07-29 | 1994-07-29 | 컴퓨터 입출력(i/o)보드 제어장치 |
| KR18745/1994 | 1994-07-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1119298A true CN1119298A (zh) | 1996-03-27 |
Family
ID=19389416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 95108603 Pending CN1119298A (zh) | 1994-07-29 | 1995-07-27 | 用于计算机的数据输入/输出控制电路及其方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2733753B2 (zh) |
| KR (1) | KR970004521B1 (zh) |
| CN (1) | CN1119298A (zh) |
| TW (1) | TW302452B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100385419C (zh) * | 2000-03-29 | 2008-04-30 | 苏毅 | 封锁计算机输入/出通信端口的方法和装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487241B1 (ko) * | 1997-08-26 | 2005-08-01 | 삼성전자주식회사 | 인쇄회로기판의버전관리방법및장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126158A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 情報伝送装置 |
| JPH05303540A (ja) * | 1992-04-24 | 1993-11-16 | Fuji Xerox Co Ltd | 情報処理装置 |
-
1994
- 1994-07-29 KR KR1019940018745A patent/KR970004521B1/ko not_active IP Right Cessation
-
1995
- 1995-07-20 TW TW84107537A patent/TW302452B/zh active
- 1995-07-27 JP JP7191720A patent/JP2733753B2/ja not_active Expired - Lifetime
- 1995-07-27 CN CN 95108603 patent/CN1119298A/zh active Pending
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| CN100385419C (zh) * | 2000-03-29 | 2008-04-30 | 苏毅 | 封锁计算机输入/出通信端口的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004521B1 (ko) | 1997-03-28 |
| JPH08180010A (ja) | 1996-07-12 |
| TW302452B (zh) | 1997-04-11 |
| JP2733753B2 (ja) | 1998-03-30 |
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|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
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