KR930004429B1

KR930004429B1 - 메모리용량 확장회로

Info

Publication number: KR930004429B1
Application number: KR1019860003471A
Authority: KR
Inventors: 비. 립콘 재씨; 에이. 마스커스 베리
Original assignee: 디지탈 이큐입먼트 코포레이숀; 메리타 엠.에씨어
Priority date: 1985-05-02
Filing date: 1986-05-02
Publication date: 1993-05-27
Also published as: DE3679858D1; FI861817A0; DK166174C; JPS6224339A; KR860009340A; ES8800460A1; IL78672A0; EP0200198A2; IE861159L; CA1257008A; AU5648786A; CS321886A2; DK199686D0; IL78672A; ES554563A0; DK166174B; EP0200198A3; EP0200198B1; DK199686A; FI861817A

Abstract

내용 없음.

Description

메모리용량 확장회로

제1도는 데이터처리시스템에 사용되는 내부메모리제어회로와 디코딩회로를 나타낸 블럭구성도.

제2도는 제1슬롯에 장착되는 확장용 메모리회로카드를 설명하기 위한 블럭구성도.

제3도는 하나 또는 그 이상의 확장용 메모리회로카드에 의해 발생될 수 있는 코드화된 신호의 테이블.

제4도는 제3도에 도시된 신호테이블을 실현하기 위한 로직구성을 설명하는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

11 : CPU 13 : 제어로직

15 : 어드레스랫치 19 : CPU상호연결버스

25, 37 : 데이터트랜시버 35 : 내부메모리어레이카드

47, 67 : 패리티검사회로 59, 99, 11 : 멀티플렉서(MUX)

59 : 확장용 메모리회로카드 61 : 메모리뱅크

125 : 엔코드 PROM 133 : 1/10 RAS 디코더

[발명의 기술분야]

본 발명은 메모리용량 확장회로에 관한 것으로, 특히 1개이상의 확장용 메모리회로카드를 데이터처리시스템의 슬롯에 꽂아 여러개의 메모리뱅크로서 사용할 수 있도록 된 메모리용량 확장회로에 관한 것이다.

[종래의 기술 및 그 문제점]

종래의 데이터처리시스템에 있어서, 사용자가 메모리용량을 확장시키고자 할 경우에는 통상의 메모리버스에다 메모리서브시스템을 추가로 설치하도록 되어 있었는데, 일반적으로 이러한 메모리서브시스템은 여러개의 메모리어레이모듈로 구성되어지고, 또 각 메모리어레이모듈은 시스템버스에 대해 인터페이스되도록 설계되면서 메모리어레이신호 타이밍발생기를 위한 자체의 제어회로도 구비하게 되는 바, 서브시스템의 크기가 변경될 경우에는 새로운 서브시스템으로 대체하거나 메모리서브시스템내에서 적절한 상대위치를 지정하기 위해 인위적으로 재편성해야만 했다. 이러한 재편성은 전형적으로 셋팅스위치 또는 분기지점에 대한 와이어래핑(wire-wrapping) 및 여러가지의 분기형태의 납땜 등을 필요로 한다. 따라서, 이러한 장치는 결과적으로 컴퓨터시스템의 제조원가를 높이게 되는 결과를 초래하게 되어 데이터처리시스템의 설치문제와 신뢰성 문제를 야기시키게 되었다.

[발명의 목적]

이에 본 발명은 상기와 같은 실정을 감안해서 발명된 것으로, 1개 이상의 범용 확장용 메모리회로카드를 사용함으로써 사용자로 하여금 쉽게 메모리용량을 확장시키거나 감소시킬 수 있도록 된 메모리용량 확장회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성 및 작용]

즉, 컴퓨터시스템이나 데이터처리시스템에 있어서는, 확장용 메모리 회로카드를 구비하되 고급레벨의 확장용 메모리카드에 저급레벨의 확장용 메모리카드를 연결시킬 수 있도록 시스템버스내에 회로경로를 갖추고 있다.

본 발명은 시스템에 있어서의 확장용 메모리카드는 1, 2 또는 4개의 메모리뱅크를 포함하고 있는 바, 시스템이 일예로 2개의 확장용 메모리 카드를 구비하고 있고, 그중 1개의 확장용 메모리카드가 데이터처리시스템에 꽂아져 있을 때, 상기 메모리카드는 그 카드상에 얼마나 많은 메모리가 존재하며 그 메모리의 어드레스 지정위치가 어떻게 되는지를 CPU에 알려 주는 코드신호를 발생시키기 때문에, CPU는 그 카드로부터의 코드신호에 의해 확장된 메모리뱅크에 직접적으로 어드레스를 지정할 수 있게 된다. 즉, 카드에 많은 메모리뱅크가 구비되어 있다면, CPU시스템은 확장용 메모리회로카드로부터 출력되는 코드신호를 사용하여 많은 메모리뱅크중 특정한 메모리뱅크에 어드레스를 지정할 수 있게 된다.

한편, 컴퓨터시스템의 슬롯에 2개의 확장용 메모리회로카드가 꽂혀 있을 경우, 제2슬롯(낮은 순번의 슬롯)으로부터 출력되는 코드신호는 제1슬롯에 있는 확장용 메모리회로카드의 조합회로에 직접 전송되게 된다.

또 제1슬롯에 꽂혀 있는 카드의 조합회로는 상기 2셋트의 코드신호를 조합하여 컴퓨터시스템에 코드신호의 조합셋트를 공급하게 되는데, 그 코드신호는 2개의 확장용 메모리회로카드를 설치함으로써 제공되는 조합된 메모리의 용량을 표시하는 것이다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 데이터처리시스템의 CPU(11)를 나타낸 것으로서, 통상의 데이터처리시스템에 관련된 많은 하드웨어는 본 발명과 직접적인 연관성이 없기 때문에 도시하지 않고 그 설명도 생략하기로 한다. 제어로직(13)은 CPU(11)로부터의 명령신호에 따라 적절한 때에 제어신호나 이네이블신호를 발생시켜서 소정의 회로소자에 그 신호를 공급하는 여러개의 로직회로장치중 하나이다.

본 발명의 실시예에 있어서, 제어로직(13)은 시그네틱스사(Singe-tics社)나 페어차일사(Fairchild社)에 의해 제조된 F174, F74, F537, F32와 같은 프로그래머블 로직시퀀서(Programmable Logic Sequencer) 분야의 825105AN 을 사용한다.

데이터신호가 CPU(11)로 전송되거나 CPU(11)로부터 전송되어 올 때에는 선(21, 23)과 커넥터(31)를 통해 데이터트랜시버(data transceiver; 25)로 전송되게 되고, 또 선(27, 29)과 커넥터(31)를 통해 CPU상호연결버스(19)에 있는 터미널(33)로 전송되게 된다. 그 터미널(33)이나 선(21, 23)은 신호군을 병렬로 전송시키기 위한 다수의 선으로 구성되어 있으나 도면에서는 이를 1개의 선으로 도시하였다.

만일 시스템의 소정 부위로부터 CPU(11)로 데이터가 전송되고 있다면, 그 데이터는 버스(19)의 선으로 부터 터미널(33)과 커넥터(31), 선(29, 27), 데이터트랜시버(25) 및 선(23, 21)을 통하여 CPU(11)로 전송되게 된다. 상기 데이터트랜시버(25)는 쌍방향 데이터전송장치로서 본 실시예에서는 페어차일드사에 의해 제조된 F245를 사용하고 있는 바, 상기 데이터트랜시버(25)는 제어로직(13)으로부터 선(26)을 통해 인가되는 제어신호에 의해 이네이블된다.

CPU(11)가 내부메모리어레이카드(35)상의 메모리어레이로 데이터신호를 전송하는 경우, 그 데이터신호는 우선 데이터트랜시버(25)로부터 데이터트랜시버(37)로 전송되게 된다. 상기 데이터트랜시버(37)의 데이터입력경로는 선(39)을 통해 공급되는 제어신호에 의해 이네이블되고, 데이터트랜시버(37)로부터 출력되는 데이터신호는 선(41)을 통해 메모리 어레이카드(35)의 데이터입출력포트(43 : DATA I/O)로 전송된다. 한편, 데이터신호가 내부메모리어레이카드(35)상의 메모리어레이로부터 전송되는 경우, 그 데이터신호는 상술한 것과는 반대방향으로 선(41)과 데이터트랜시버(37)의 데이타출력경로를 통하여 전송되어, 그 데이터신호가 CPU(11)로 전송되는 것이면 데이터트랜시버(25)에 입력되고, 그렇지 않은 것이면 선(29)을 통해 전송되게 된다. 상기 데이터트랜시버(37)의 데이터출력경로는 제어로직(13)으로부터 선(45)을 통해 공급되는 제어신호에 의해 이네이블된다.

본 발명의 실시예에 있어서, 데이터트랜시버(37)는 어드밴스드 마이크로 디바이스사(Advanced Micro Devices社)에 의해 제조된 AM29853이고, 패리티검사회로(47)는 데이터트랜시버(37)의 일부분이다.

데이터신호가 데이터트랜시버(37)를 통하여 전송될 때, 패리티값은 매 8비트마다 발생된다. 본 발명의 실시예에 있어서 데이터처리시스템은 32비트워드 시스템으로 되어 있고, 매 8비트(1바이트)마다 패리티값이 발생된다. 따라서, 데이터트랜시버(37) 패리터값을 발생시키게 되면, 그 값은 데이터트랜시버(37)로부터 발생된 패리티값과 메모리로부터 출력되는 각 바이트의 후미패리값을 비교하여 상기 패리티검사회로(47)로 전송되게 된다. 여기서, 패리티발생 및 검사는 본 발명에 포함되는 것은 아니지만, 본 발명을 좀더 명확하게 이해할 수 있도록 시스템을 좀더 상세하게 설명하기 위해 서술된 것이다.

CPU(11)가 어드레스신호를 전송할 경우에 그 어드레스신호는 우선 어드레스랫치(15)로 공급되게 되는바, 본 발명의 실시예에 있어서는 열어드레스를 나타내는 10비트와 행어드레스를 나타내는 10비트가 필요하게 되고, 또한 후술될 바와 같이 어느 메모리카드내의 어느 메모리뱅크를 어드레스지정할 것인지를 결정하기 위한 정보용으로서 4비트가 필요하게 되어 하나의 어드레스로는 모두 24비트가 필요하게 된다. 따라서, 이 24비트의 신호가 어드레스랫치(15)로 공급되게 되는 바, 이 어드레스랫치(15)는 제어로직(13)으로부터 선(49)을 통해 인가되는 제어신호에 의해 이네이블된다. 한편, 상기 24비트의 신호중 하위 20비트는 한번에 10비트씩 멀티플렉서(51; MUX)를 통하여 전송되는 바, 멀티플렉서(51)는 선(53)을 통해 인가되는 제어신호에 따라 10비트씩 전송하게 된다.

10비트씩(행과 열어드레스로) 분리된 어드레스신호는 선(55)을 통해 CPU상호연결버스(19)로 전송됨과 동시에 버퍼(57)를 통하여 내부메모리어레이카드(35)에도 전송되게 되는데, 그 행과 열어드레스신호는 내부메모리어레이카드(35)상의 메모리장치내의 랫치에 유지됨과 더불어 각 메모리뱅크의 랫치를 위해 확장용 메모리회로카드상의 메모리장치내에 있는 랫치에도 저장되게 된다. 따라서, 행어드레스스트로브신호(RAS)가 발생되면 랫치가 선택되어 동작하게 되는데, 이는 곧 프로그램이 어드레스지정하는 메모리뱅크를 선택하는 것이다.

RAS신호의 발생을 결정함에 있어서 제1도와 함께 제2도의 회로도를 고려하여 보면, 확장용 메모리회로카드(59)상에 메모리뱅크(61)가 도시되어 있는 바, 본 발명의 실시예에 있어서 그러한 확장용 메모리회로카드(59)는 3가지의 다른 메모리용량중의 하나를 갖게 된다. 즉, 카드(59)는 1, 2 또는 4메모리뱅크를 구비할 수 있다. 상기 확장용 메모리 회로카드(59)는 CPU상호연결버스(19)에 접속될 뿐만 아니라 카드상호연결버스(63)에도 접속된다. 그런데, 카드상호연결버스(63)와 CPU상호연결버스(19)는 실제로 하나의 버스장치이고, 그러한 버스에 카드를 상호 연결시키도록 하는 몇개의 선이 있다.

확장용 메모리회로카드에 사용되는 대부분의 회로는 제1도와 관련하여 설명했던 내부메모리어레이카드(35)와 함께 사용되는 회로와 유사하다. 예를 들면, 패리티트랜시버(65)와 패리티검사회로(67)는 모두 어드밴스드 마이크로 디바이스사에 의해 제조된 AM29853의 양쪽 부분이다.

데이터가 데이터입출력포트(69)를 통하여 메모리뱅크(61)로 전송되는 경우, 그 데이터는 트랜시버(65)의 버퍼(71)를 통하여 전송되게 되는데, 이때 제1도의 제어로직(13)에서 선(73)을 통해 CPU상호연결버스(19)의 터미널(75)로 버퍼전송방향이네이블신호를 출력시키면, 이 제어신호는 제2도의 터미널(77), 선(79) 및 커넥터(81)를 통하여 버퍼(71)의 게이트 단자에 인가되어 트랜시버(65)의 버퍼(71)를 이네이블시키게 된다. 한편, 데이터신호가 메모리뱅크(61)의 데이터입출력포트(69)로부터 전송될 경우, 이 데이터는 버퍼(83) 및 커넥터(85)를 통하여 버스(19)에 있는 터미널(87)로 전송되게 된다. 상기 버퍼(83)에 인가되는 이네이블 신호에 대해서는 후술하기로 한다.

제2도의 회로에 대해 좀더 상세히 설명하기 전에 확장용 메모리회로 카드에 의해 발생되는 코드신호의 역할에 관해 생각해 보자. 본 실시예에 있어서, 확장용 메모리회로카드가 꽂힐 수 있는 슬롯은 2개가 있는데, 제1슬롯은 상위슬롯인 반면 제2슬롯은 하위슬롯으로 간주된다. 똑같은 카드를 둘 중 어느 슬롯에나 꽂을 수가 있다.

확장용 메모리회로카드가 1개, 2개 또는 4개의 메모리뱅크로 구성되는 경우, 그 메모리용량에 따라 특정한 전압이 그 카드상의 5개의 선을 통해 공급되게 된다. 제2도에 있어서, 선(89)은 제0 ID 비트 및 제1 ID 비트를 나타내고, 선(91)은 제2 ID 비트를 나타내며, 선(93)은 제3 ID 비트 및 제4 ID 비트를 나타낸다. 예컨대, 하나의 카드에 1개의 메모리뱅크가 구비되어 있다면, 그 때는 제3도에 나타낸 바와 같이 제4 ID 비트선 내지 제0 ID 비트선은 HHHHL로 된다. 여기서, H는 하이를 나타내고 L은 로우를 나타낸다. 제2도에는 전원입력단이 도시되어 있지는 않지만, 선(89, 91, 93)에는 하이(H)와 로우(L)전압이 각각 공급된다. 여기서 선(89, 91, 93)에 대한 "H" 및 "L"전압의 공급은 여러가지 방법에 의해 실행될 수가 있다.

만일 단 하나의 확장용 메모리회로카드만이 사용된다면 그 카드는 제1슬롯에 꽂아야 하고, 선(95)을 통한 5개의 출력신호는 선(89, 91, 93)상의 전원으로부터 생성되는 신호와 같게 된다. 그리고 두번째 카드도 사용되게 되면, 그 카드는 제2슬롯에 꽂혀지게 되고 커넥터(97)를 통해 ID 비트신호를 전송하게 된다. 일례로 제2슬롯에 있는 하위카드로부터의 제4 ID 비트신호는 커넥터(97)를 통하여 2개의 선(93)중 하나의 제4 ID 비트선에 공급되게 된다. 그 두번째 카드로부터의 제4 ID 비트신호가 "L"이면 조합된 제4 ID 비트신호는 "L"로 되고, 그에 따라 선(95)의 제4 ID 비트신호도 "L"로 되게 된다. 그리고, 두번째 카드로부터의 제1 ID 비트선은 첫번째 카드의 제3 ID 비트선에 연결되므로, 두번째 카드로부터의 제1 ID 비트신호 또는 첫번째 카드로부터의 제3 ID 비트신호가 "L"이면 조합된 제3 ID 비트신호는 선(95)을 통해 "L"로 출력되게 된다. 또한, 두번째 카드로부터의 제0 ID 비트신호는 멀티플렉서(99)로 전송된다. 한편, 카드(59)가 제2슬롯에만 꽂혀 있다면, 멀티플렉서(99)는 후술될 바와 같이 제0 ID 비트신호가 첫번째 카드의 제2 ID 비트선으로 전송되지 않도록 동작하게 된다. 그러므로, 멀티플렉서(99)의 동작상 카드(59)가 제1슬롯에 꽂혀 있어야만 하는 것이다.

다시 한번 두번째 카드로부터의 제0 ID비트에 대해 고려해 보면, 제0 ID비트선은 멀티플렉서(99)에 연결되어 있는데, 그 멀티플렉서(99)는 제1슬롯에 꽂혀 있으므로 첫번째 카드상에서 동작하게 된다. 따라서, 제0 ID비트선은 첫번째 카드의 제2 ID비트선에 연결되는 바, 그 둘중 하나가 "L"이면 선(95)상의 제2 ID비트신호는 "L"로 되게 된다. 이와 같이 실현가능한 조합은 무수히 많은데, 제3도 및 제4도를 참조하면 더 잘 이해할 수 있을 것이다.

제3도에 나타낸 바와 같이 현재 아무런 카드도 꽂혀 있지 않은 경우에는 제1도의 내부메모리만이 존재하게 되는 바, 본 발명의 실시예에 있어서 그 내부메모리는 단 하나의 메모리뱅크만을 구비하고 있다. 예컨대 첫번째 카드가 2개의 메모리뱅크를 구비하고 있다면 그 다섯개의 ID비트신호는 HHHLH(101; 제3도 참조)가 된다. 이와는 다른 예로서, 1개의 메모리뱅크를 구비하고 있는 두번째 카드도 함께 사용되면, 조합되는 ID비트신호는 HHLLH(103; 제3도 참조)가 된다. 그것에 대한 로직은 제4도에 나타내어져 있다.

즉, 제3도로부터 1개의 메모리뱅크를 구비한 카드에 대한 코드(HHH HL)를 제4도의 제2슬롯에 입력시키고 제3도로부터 2개의 메모리뱅크를 구비한 바드에 대한 코드(HHHLH)를 제4도의 제1슬롯에 입력시키면, 그때 로직은 다음 설명에 의해 이해될 수 있을 것이다. 제4도에서 보면 두번째 카드와 첫번째 카드의 제4 ID비트선은 상호 연결되어 있는 바, 이 예에서 두 신호는 "H"이므로 CPU 또는 선(95)에 제4 ID비트신호가 "H"로 공급되게 된다. 제2슬롯으로부터의 제3 ID비트신호는 어디에도 공급되고 있지 않지만, 첫번째 카드의 제3 ID비트선은 두번째 카드의 제1 ID비트선에 연결되어 있다. 따라서, 두번째 카드의 제1 ID비트 신호가 "H"이고, 첫번째 카드의 제3 ID비트신호도 "H"이므로 선(95)을 통한 제3 ID비트신호는 "H"로 CPU에 공급되게 된다. 또한 제4도에서 두번째 카드의 제2 ID비트신호는 어디에도 공급되고 있지 않지만, 첫번째 카드의 제2 ID비트선은 두번째 카드의 제0 ID비트선에 연결되어 있다.

따라서, 두번째 카드의 제0 ID비트신호는 "L"이므로 첫번째 카드의 제2 ID비트신호인 "H"신호를 취소시키게 되는 바, 선(95)상의 제9 ID비트신호는 "L"로서 CPU에 공급되게 된다.

제4도에 의하면 첫번째 카드의 제1 ID비트신호와 제0 ID비트신호는 두번째 카드로부터의 신호에 의해 영향을 받지 않게 되므로 두 신호레벨은 변화하지 않게 된다. 그러므로 제1 ID비트선상의 "L"신호 및 제0 ID비트선상의 "H"신호가 CPU로 공급되게 된다. 결국 CPU로 공급되는 조합된 코드는 HHLLH가 된다.

제3도에서 보면, 제4도에 나타낸 CPU로의 출력은 제3도의 조합된 출력(103)에 필적한다. 또 모든 메모리뱅크의 조합은 제3도에 의거하여 이루어지고, 매 조합은 제4도의 로직에 의거하여 실현된다.

제2도의 회로를 다시 고찰해보면, 선(95)상의 신호는 2개의 확장용 메모리회로카드가 꽂혀 있음으로 해서 이용가능한 조합된 메모리용량을 나타내는 것을 알 수가 있다.

즉, 제2도에서 멀티플렉서(99)는 선(105)상의 신호(SBUFI)에 의해 동작되는 바, 확장용 메모리회로카드가 제1슬롯에 꽂혀 있으면 신호(SBUFI)는 "H"로 된다. 그러나, 그 카드가 제2슬롯에만 꽂혀 있을 경우, 카드상호연결버스(63)는 터미널(107, 109) 사이를 연결하는 커넥터로서 제공됨으로써, 선(105)은 "L"로 되어 멀티플렉서(99)는 동작하지 않게 된다.

멀티플렉서(111)는 2가지 방법으로 2개의 데이터경로를 절환시키도록 동작하는 바, 즉 카드(59)가 제1슬롯에 꽂혀 있을 경우에는 선(105)상의 "H"신호가 멀티플렉서(111)를 동작시켜 제1데이터경로를 제공하도록 하고, 카드(59)가 제2슬롯에도 꽂혀 있을 경우에는 접지신호가 커넥터(106)와 터미널(107, 109)을 통하여 선(105)상에 "L"신호로서 인가됨으로써 MUX(111)가 제2데이터경로를 제공하도록 한다. 이는 제2슬롯에서 카드상호연결버스(63)가 터미널(107, 109)사이를 연결시키도록 되어 있기 때문인데, 이때 멀티플렉서(111)는 선(113)상의 버퍼이네블신호를 제어하게 된다. 이 버퍼이네이블신호는 선(113)상에 10 또는 01로 나타나게 되는 바, 그 버퍼이네이블신호가 10으로 나타나게 되면 이 신호는 커넥터(115)를 통해 멀티플렉서(111)로 공급됨과 더불어 커넥터(117)를 통하여 두번째 카드에 있는 같은 멀티플렉서(111)로 보내지게 된다. 이 경우에 있어서, 첫번째 카드에 있는 멀티플렉서(111)가 첫번째 카드에 있는 버퍼(83)를 이네이블시키도록 선(119)상에 1비트신호를 전송시키면, 두번째 카드에 있는 멀티플렉서(111)는 10이네이블신호의 1비트신호를 차단시키게 된다. 한편, 버퍼이네이블신호가 01이면 두번째 카드의 멀티플렉서(111)에 의해 두번째 카드에 있는 버퍼(83)를 이네이블시키도록 1비트가 전송되고, 01의 1비트는 첫번째 카드의 멀티플렉서(111)에 의해 차단되게 된다.

지금부터 선(95)상에 있는 5개의 코드신호가 제1도의 회로에 버스(19)를 통하여 전송된 후의 그 코드신호의 각 기능을 살펴 보자, 제1도에서 5개의 코드화된 비트신호는 터미널(121)로 입력되어 커넥터(123)를 통해 엔코드 PROM(125)으로 전송되게 된다. 본 실시예에서 엔코드 PROM(125)은 통상적인 소자로서 어드밴스드 마이크로 디바이스사에 의해 제조된 AM27513A이다.

본 발명의 실시예에 있어서, 각 메모리어레이카드를 2개의 다이나믹 메모리 집적기술중 하나가 되도록 하는 것은 선(127)을 통해 제5코드신호를 공급함으로써 쉽게 처리된다. 이 제5코드는 고밀도 다이나믹 메모리장치의 2뱅크구성을 할 수 있도록 메모리어레이카드 조합을 확장시킨다. 그러나 제3도는 1,2 또는 4뱅크구성을 나타낸 것으로서 단 한 종류의 집적기술에 관련된 것이고, 그에 따라 ID코드중에 13순열이 필요하게 된다. 한편, 제5 ID코드가 공급되면, ID코드중에 21순열이 필요하게 된다.

상기 엔코드 PROM(125)은 코드신호가 유효하거나 유효하지 않거나 관계없이 선(126, 127)을 통해 입력되는 코드신호의 모든 가능한 조합을 공급받아서 적절한 4비트의 신호를 출력시키게 된다. 선(129)상의 2비트는 다음 정보를 제공하게 되는데, 즉 찾고자 하는 메모리가 내부메모리(35)인지, 첫번째 카드의 메모리어레이(61)인지, 두번째 카드의 메모리어레이(61)인지, 또는 찾고자 하는 어드레스가 유효하지 않은지를 표시해준다. 한편, 선(131)상의 2비트는 찾고자 하는 메모리뱅크가 어느 것인지를 표시하는 정보를 제공한다.

상기 4비트는 1/10 RAS 디코더(133)로 전송되는 바, 그 RAS 디코더(133)는 10개의 신호중 1개의 신호를 출력시킨다. 그 신호중 8개의 신호는 2개의 확장용 메모리회로카드에 있는 8개의 가능한 메모리뱅크에 대응된다. 즉, 그것은 확장용 메모리회로카드가 1, 2 또는 4메모리뱅크로 되어 있다는 것을 나타내는 것이다. 따라서, 2개의 확장용 메모리회로카드가 각각 4개의 메모리뱅크를 구비하고 있다면 8개의 가능한 메모리뱅크를 구성할 수 있게 된다.

상술한 바와 같이, RAS 디코더(133)의 가능한 10개의 출력신호중 8개는 8개의 가능한 메모리뱅크로 공급된다.

RAS 디코더(133)로부터 출력되는 9번째 신호는 내부메모리어레이카드(35)에 공급되고, 10번째 신호는 선(135)상에 나타나는 것으로서 유효하지 않는 어드레스에 대한 에러신호이다.

상기 8개의 가능한 신호는 8개의 각각의 선(137)과 커넥터(139)를 통해 CPU상호연결버스(19)로 전송되는 바, 상기 8개의 가능한 신호는 버스(19)로부터 터미널(141)을 통해 확장용 메모리회로카드에 각각 공급된다. 이 가능한 8개의 신호는 커넥터(143)를 통해 전송되는데, 그 커넥터(143)를 지난 후에 8개의 선으로 각각 분리되게 된다. 즉, 4개의 선은 첫번째 카드의 버퍼(145)에 연결되고, 나머지 4개의 선은 두번째 카드로 신호를 공급하도록 커넥터(147)에 연결되게 된다. RAS 디코더(133)로부터 출력되는 선이 10개이더라도 그중 단 하나의 신호만이 존재하게 되는데, 만일 선(149)에 1개의 신호가 존재하는 경우에는 그것에 연결된 메모리뱅크내의 랫치를 이네이블시키도록 전송되어 그 랫치에 저장된 행과 열어드레스로서 대상이 되는 메모리뱅크를 동작시킬 수 있게 된다. 이와는 반대로 RAS 디코더(133)로부터 출력되는 1개의 신호가 선(151)에 존재하는 경우에는, 신호는 커넥터(147)를 통하여 카드상호연결버스(63)를 매개하여 점선으로 나타낸 바와 같이 두번째 카드에 있는 커넥터(143)에 연결되어 있으므로 그 신호는 두번째 카드상의 해당 랫치를 동작시키게 된다. 한편, RAS 디코더(133)로부터 출력되는 1개의 신호가 선(155)상에 존재하게 되면 그 신호는 내부메모리어레이카드(35)에 있는 랫치를 동작시키게 된다.

2개의 확장용 메모리회로카드 각각에 4개의 메모리뱅크가 존재하지 않는다면, 엔코드 PROM(125)으로 입력되는 코드신호는 가능한 신호수를 현재의 메모리뱅크수에 대응되도록 감소시켜 RAS 디코더(133)로부터 그에 따른 출력신호를 발생시키도록 한다.

만일 프로그램이 현재 제한된 범위를 초과하여 어드레스를 지정하게 되면, 그런 어드레스는 존재하지 않는 것이므로 에러처리를 하게 된다.

도면에서 열어드레스스트로브신호(CAS)는 4비트로 되어 있고, 본 발명에 따른 실시예에서 메모리는 8비트로 된 4개의 열(column)과 1개의 패리티비트로 되어 있으므로, CAS신호는 4개의 열중 하나에 공급되게 된다. 상기 CAS신호는 예를 들어 어떠한 어드레스가 8비트로 된 제3열에 있는지에 대해서 메모리구조에 따라 알게 되는 프로그램에 의해 제어로직(13)에서 발생되게 된다.

[발명의 효과]

상기한 바와 같이 본 발명은, 사용자가 범용의 카드를 단지 꽂지만 하는 것으로 메모리를 쉽게 확장시킬 수 있는 바, CPU는 그 추가된 메모리를 포함한 메모리전체를 하나의 큰 메모리장치로서 인식하게 된다.

본 발명의 구성은 메모리용량을 표시하는 코드신호를 발생시키는 카드와, 그 코드신호의 조합된 셋트를 제공하도록 상기 코드신호를 조합하는 카드를 구비함으로써, 가능한 모든 메모리에 확실하고 쉽게 어드레스를 지정할 수 있도록 하는 정보를 데이터처리시스템에 제공할 수 있게 된다.

또한, 본 발명의 시스템에 있어서는 메모리장치가 1개의 카드에 1, 2 또는 4개의 메모리뱅크를 구비하고 있는 것에 대해 설명했지만, 그러한 메모리뱅크는 더 많은 수의 메모리뱅크로 확장시킬 수도 있고, 가능한 카드슬롯 이상, 예컨대 3 또는 4카드슬롯을 설치할 수도 있다.

본 발명의 목적은 상술한 실시예에 의하여 명확해진 바와 같이 효과적으로 달성되는 바, 본 발명은 그 요지를 이탈하지 않는 범위내에서 여러가지로 변형에서 실시할 수 있게 된다.

Claims

상호연결회로수단(19)과, 상기 메모리용량 확장회로의 일부분이 될 수 있는 최대한의 메모리장치군의 수와 같거나 작은 수로 상기 메모리용량 확장회로의 일부분을 구성하는 메모리장치군(61), 상기 메모리장치군(61)을 나타내는 코드를 형성하는 N개의 전압신호를 발생시키도록 상기 메모리용량 확장회로의 일부분을 구성하는 코드발생회로수단 및, 상기 데이터처리시스템에 상기 N개의 전압신호를 전송하여 상기 데이터처리시스템이 그 신호를 사용할 수 있게 하기 위해서 상기 상호연결회로수단(19)에 상기 N개의 전압신호를 연결시키도록 배열되어 형성된 연결수단(63)을 구비하여 구성되어 메모리어드레스신호를 발생시킬 수 있는 데이터처리시스템과 함께 사용되는 것을 특징으로 하는 메모리용량 확장회로.
제1항에 있어서, 상기 데이터처리시스템으로부터 출력되는 어드레스신호 뿐만아니라 상기 N개의 전압신호를 공급받아서 상기 메모리장치군(61)이 어드레스지정되고 있다는 것을 표시하는 신호를 제공하도록 상기 상호연결회로수단(19)에 연결되는 디코딩회로수단을 구비하고 있는 것을 특징으로 하는 메모리용량 확장회로.
상기 메모리용량 확장회로를 그와 유사한 메모리용량 확장회로 및 데이터처리수단과 연결시켜 주는 상호연결회로수단(19)과; 상기 메모리용량 확장회로의 일부분이 될 수 있는 최대한의 메모리장치군의 수와 같거나 작은 수로 상기 메모리용량 확장회로의 일부분을 구성하는 메모리장치군(61)' 상기 메모리장치군(61)을 나타내는 코드를 형성하는 N개의 전압신호를 발생시키도록 상기 메모리용량 확장회로의 일부분을 구성하는 제1전기적 회로수단; 상기 N개의 전압신호를 상기 상호연결회로수단(19)에 전송할 수 있도록 배열되어 형성된 연결수단 및; 상기 메모리용량 확장회로 및 그와 유사한 메모리용량 확장회로에서 상기 N개의 전압신호가 전송된 경우에는 그 전송된 N개의 전압신호를 받도록 상기 제1전기적 회로수단 및 상기 상호연결회로수단(19)에 연결되어서, 그 전송된 N개의 전압신호와 상기 제1전기적 회로수단에 의해 발생된 상기 N개의 전압신호를 조합하여, 상기 메모리용량 확장회로 및 그와 유사한 메모리용량 확장회로의 일부분이 되는 조합된 메모리장치를 나타내는 조합된 N개의 전압신호를 제공하는 코드신호조합수단(125)를 구비하여 구성되어 데이터처리시스템과 함께 사용되는 것을 특징으로 하는 메모리용량 확장회로.
제3항에 있어서, 상기 데이터처리시스템으로부터의 어드레스신호뿐만 아니라 상기 조합된 N개의 전압신호를 공급받아서 상기 메모리장치중 어떤 메모리장치군이 어드레스지정되고 있는지를 나타내는 신호를 제공하도록 상기 상호연결회로수단(19)에 연결되어 있는 디코딩회로수단을 구비하고 있는 것을 특징으로 하는 메모리용량 확장회로.