JPS6224339A - デ−タ処理システムとともに使用される拡張可能なメモリ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアドレス信号を発生することが可能であ
り、および相互接続用回路を接続せしめたデータ処理ｉ
システムに対し使用される拡張可能なメモリ、回路に関
する。

〔従来技術、および発明が解決しようとする問題点〕

従来技術のデータ処理システムにおいては、使用者が記
憶容量を増設しようと望むならば、一般のメそりバスに
沿ってメモリ・サブシステムを追加するのが実用上の慣
用であった。一般に、このようなメモリ・サブシステム
は多くのメモリアレイ・モジュールから構成されるもの
であった。各々のアレイ・モジエールはバスにインタフ
ェースするように構成されて、メモリアレイ信号を適時
に発生するためのそれ自身の制御器回路をもっている。

このようなサブシステムが寸法の変更を受けた場合、新
規の大きなサブシステムが置換されたり、もしくはアレ
イモジュールが手動的に相対的に配置されたりして、そ
の結果、スイッチを設定したり、分路ポストをワイヤで
巻装したり、および／もしくは種々の型式の分路におい
てはんだ付けを行うことによって、メモリ・サブシステ
ム内に相対的位置を仮定していた。このような実施上の
慣例は、最終的分析においてコンピュータシステムの価
格の上昇を結果として招来する設備問題と信鯨性の問題
を新たに発生させた。本発明は少くとも１個の汎用拡張
可能なメモリ回路カードを使用することにより使用者が
記憶容量を容易に拡張または減少させることを可能にす
るものである。

〔問題点を解決するための手段〕

拡張可能なメモリ回路カードを有するコンピュータシス
テムまたはデータ処理システムにおいて、バスシステム
内でローレベルの拡張可能なメモリ回路カードを一層ハ
イレベルの拡張可能なメモリカードに直接に接続させる
ことを可能にする回路通路（ｐａｔｈ）が存在する０本
発明のシステム（および実例による好適な実施例）にお
け為拡張可能なメモリカードは１．２、または４バンク
のメモリをもつことが可能で、上記システムは例として
２枚のカードまでを備え得る。１枚のこのようなカード
がシステムにさしこまれると、中央演算処理装置（ＣＰ
ｔｌ）はそのカードにより直接に保持されたメモリバン
クをアドレスすることが可能であり、その理由は中央演
算処理装置に、どれだけのメモリが存在するかというこ
ととこのようなメモリのアドレス可能な記憶位置とを示
す符号化信号をカ−ドが発生するからである。中央演算
演算処理装置システムは、カードが多数のバンクのメモ
リを保持しているならば、このような符号化信号を使っ
て多くのバンクのメモリ間の特定のバンクのメモリをア
ドレスする。コンピュータシステムのスロットに２枚の
カードが差しこまれている場合には、第２のスロット（
低次スロット）からの符号化信号は第１のスロットのカ
ード上の組合せ用回路に直接に送信されることになる。

第１のスロットカード上の組合せ回路は２組の符号化信
号を組合わせてコンピュータシステムに組合せセットの
符号化信号を与えるもので、この信号は２枚の拡張可能
なメモリ回路カードの存在により与えられる組合せメモ
リの量を示している。

〔実施例〕

第１図について考察することにする。第１図においてデ
ータ処理システムの中央演算処理装置（ＣＰｔｌ）　１
１が示されている。通常のデータ処理システムに接続の
多数のハードウェアは、このようなハードウェアは本発
明と関係がないので以下に図示されず、説明も与えるこ
となく、請求範囲に記載もされないことを理解すべきで
ある。制御論理装置１３はｃｐｕからの命令信号に応答
する多くの論理回路デバイスのいずれかを選ぶことがで
きるもので、適切な時に制御信号やイネーブル信号を発
生し、かつこのような信号を補正用部品に送るものであ
る。好適な実施例において、制御論理デバイス１３はシ
グネティックス社またはフェアチャイルド社製の８２５
１０５ＡＮフイールド・プログラマブル・ロジック・シ
ーケンサのＦ１７４　、　Ｆ７４　。

Ｆ５３７　、　Ｆ３２などである。データ信号がＣＰｔ
１ｌｌから、またはＣＰＵＩＩへ送信される場合に、デ
ータ信号は、線路２１と２３に沿ってデータ送受信器２
５を通り、また線路２７と２９に沿ってコネクタ３１を
通りＣＰＵ相互接続バス１９の線路（端子３３として示
されている）に送信される。端子３３のような端子と同
様に、２１と２３のような線路は、グループの信号を並
列に移送する複数の線路を表現することを理解すべきで
ある。

データ転送の議題とＣＰＵに戻ると、データがシステム
のある部分からＣＰＵＩＩに転送されているならば、こ
のようなデータは端子３３においてコネクタ３１を介し
て線路２９と２７に沿って、またデータ送受信器２５を
通って線路２３と２１に沿って、バス１９の線路からＣ
ＰＵＩＩに通過する。

データ送受信器２５は双方向性データ通路デバイスであ
り好適な実施例においてはフェアチャイルド製Ｆ２４５
である。注意すべきことは、データ送受信器２５は制御
論理装置１３からの線路２６上の制御信号により割込可
能にされることである。

ＣＰＵＩＩがデータ信号をメモリ・アレイカード３５上
のメモリ・アレイに送信している場合に、データ信号は
データ送受信器２５を通過してデータ送受信器３７に達
する。データ送受信器３７の「データ入力」通路は線路
３９上の制御信号により割込可能となる。データ信号は
データ送受信器３７を出発して、線路４１に沿ってメモ
リアレイ・カード３５のデータ人力／出力ボート４３に
達する。データ信号がメモリ・アレイ・カード３５上の
メモリ・アレイから送信されると、このようなデータ信
号は（今説明した方向から）線路４１に沿って反対方向
にデータ送受信器３７の「データ出力」通路を通過し、
（データ信号がＣＰＩＪＩＩに戻るならば）データ送受
信器２５に戻るか、もしくは線路２９に沿って通過する
。データ送受信器３７の「データ出力」通路は制御論理
回路１３から線路４５上の制御信号により割込可能とさ
れる。

好適な実施例において、データ送受信器３７はアドバン
スト・マイクロデバイス社製ＡＭ２９８５３であり、パ
リティ検査回路４７は送受信器３７の一部であることを
理解すべきである。データ信号がデータ送受信器３７を
通って送信される場合、パリティ値は８ビツトごとに発
生される。好適な実施例においてこのシステムは３２ビ
ット語システムであり、かつ８ビツト（１バイトに対し
て８ビツト）毎にパリティ値を発生する。データ送受信
器３７がパリティ値を発生した場合に、パリティ値はメ
モリから１バイト毎の立下りパリティ値を、送受信器３
７から発生したパリティ値と比較するパリティ検査デバ
イスに送信される。パリティの発生と検査とは本発明に
は含まれていないが、本発明を一層よく評価できるよう
なシステムについて成る程度完全な説明を与えるように
これまで説明されてきた。

ＣＰＵＩＩがアドレス信号を送るならば、アドレス信号
はアドレスラッチ１５に送られる。好適な実施例におい
て、列アドレスについて１０ビツトの情報と行アドレス
に対して１０ビツトの情報が必要である。その上（以下
一層よく理解されるように）どのようなメモリカードを
アドレスすべきかミまたどようなバンクのメモリをその
カード上にアドレスすべきかを決定するのに４ビツトの
情報が必要である。したがうて１アドレスにおいて２４
ビツトの情報が必要である。２４ビツトはアドレスラッ
チ１５に送信される。アドレスラッチ１５は制御論理回
路１３から、線路４９上の制御信号により割込可能とな
る。低次の２０ビツトは送信され、ｌＯビットは一時に
マルチプレクサ（ＭＵχ）５１を介して送信される。Ｍ
ＵＸ５１は線路５３上の制御信号に応答してグループの
１０ビツトを多重送信する。

１０ビツトのバースト（列と行のアドレス）は線路５５
に沿ってＣＰＵ相互接続バス１９に送信され、同時にバ
ッファ５７を介してメモリ・アレイカード３５に送信さ
れる。列と行のアドレス信号は局部メモリアレイ・カー
ド３５上のメモリデバイスのランチ内および同様に各バ
ンクのメモリ毎の１ラツチと共に拡張可能なメモリ回路
カード上のメモリデバイスに保持される。行アドレス・
ストローブ信号ＲＡＳの発生は活動化されるべきラッチ
、したがってプログラムがアドレスを意図するバンクの
メモリを選択するのは、行アドレスストローブ信号ＲＡ
Ｓの発生である。

ＲＡＳ信号の発生を決定する場合に、第１図とともに第
２図も考察することにしよう。第２図において拡張可能
なメモリ回路カード５９が示されている。拡張可能メモ
リ回路カード５９上にメモリのパンクロ１が示されてい
る。プリント回路基板５９のような拡張可能なメモリ回
路基板は、好適な実施例において、３個の相異なる量の
メモリのいずれか一つをもつことが可能である。カード
５９は１，２または４バンクのメモリをもつことが可能
である。拡張可能なメモリ回路カード５９はＣＰＵ相互
接続バス１９にと同様に、カード相互接続バス６３に差
込まれることに注意されたい。

実際上カードバス６３とＣＰＵバス１９とは一つめバス
デバイスであり、カードを相互接続するのに役立てられ
たバス内にいくつかの線路が存在する。

拡張可能メモリ回路カードを用いて使用される若干の回
路は、第１図に関し上記議論に関連して説明したメモリ
アレイ・カード３５と共に使いられた回路に類イ以して
いる０例えばパリティ送受信器６５とパリティ検査回路
６７とは共にアドバンスト・マイクロデバイス社製ＡＭ
２９８５３の一部である。データがデータ人力／出力ポ
ートロ９を介してメモリ６１のバンクに送信されるなら
ば、このようなデータは送受信器６５のバッファ７１を
通過する。バッファ７１はバッファ送信方向割込可能信
号により割込可能とされるが、この割込可能信号は第１
図の制御論理回路１３から線路７３に沿ってＣＰＵ相互
接続バス１９まで送信され、端子７５においては第２図
の端子７７から線路７９に沿って、コネクタ８１を介し
てバッファ７１上のゲート端子に送信される。データ信
号がメモリ６１のバンクから、データ人力／出力ポート
ロ９から送信されるならば、このようなデータはバッフ
ァ８３を介して、コネクタ８５を通り端子８７において
バス１９まで通過する。バッファ８３に対する割込可能
信号は以下に論することにしよう。

更に第２図の回路の説明に対して進む前に拡張可能メモ
リ回路カードから発生する符号化信号の役割を考えるこ
とにしよう。好適な実施例において拡張可能なメモリ回
路カードを差込むことのできる２個のスロットがあるこ
とを理解すべきである。第１のスロットは高次のスロッ
トと考えられ、一方、第２のスロットは低次のスロット
と考えられる。同じカードはいずれかのスロットに差込
むことができる。

拡張可能なメモリ回路カードが組立てられた場合、１バ
ンクメモリ、または２バンクのメモリ、または４バンク
のメモリが装備されている。メモリの量に依存しである
電圧がカード上の５本の線路に印加される。第２図にお
いて、線路８９はゼロ（０）と１の識別（ＩＤ）ビット
を表わし、之に反して線路９１は、「２」の識別ビット
を表わし、また線路９３は第３と第４のＩＤビットを表
わす。例えば第３図から知り得るように、カードが１バ
ンクのメモリを有するならば、その４ないしＯビットの
線路はＨＨＨＨＬとなり、前にＨはハイでＬはロウであ
る。電気入力は第２図には示されていないが、ハイ（Ｈ
）とロウ９１電圧とは回路基板の背面から線路８９　、
９１と９３に印加されることを理解すべきである。ハイ
およびロウ電圧を線路８９　、９１および９３に与える
ことはいくつかの方法で完成することができる。

使用される拡張可能なメモリ回路カードが僅か１枚しか
なければ、このカードは第１のスロットに配置されねば
ならず線路９５上の５個の出力信号は、線路８９　、９
１、および９３上の電源から発生したものと同一となる
。しかしながら、第２のカードを使用すれば、第２のカ
ードはスロット２に配置されて、信号をコネクタ９７に
送ることになる。低次のカード（即ち第２のスロットに
おけるカード）からの第４のＩＤビット信号は、コネク
タ９７を介して２本の線の一つ９３上の第４のＩＤビッ
トに結合されることになる。　第２のカードからの第４
の１０ビツトがロウであれば、組合せられた第４のＩＤ
ビットはロウとなり、したがって線路９５の第４のＩＤ
ビットはロウとなる。

第２のカードからの１のＩＤビットは第１のカードの第
３のＩＤビットに結合され、かつ第２のカードからの１
の１０ビツトもしくは第１のカードからの第３のＩＤビ
ットのいずれかがロウであれば、組合せられた第３のＩ
Ｄビットは線路９５上でロウである。第２のカードから
のＯＩＤビットはマルチプレクサ９９に送信される。先
に進む前に、カード５９がもしも第２のスロット内に設
置されるとすれば、マルチプレクサ９９は活動化される
ことなく、第１のカードの第２のＩＤビットにまでＯＩ
Ｄビットを通過させることになる。したがってマルチプ
レクサ９９に対する要求は、カード５９は第１のスロッ
トに差込むことが可能であるということである。再び第
２のカードからの０１Ｄビツトを考えれば、それはマル
チプレクサ９９に接続されているが、カード５９は第１
のスロットにあるから、マルチプレクサは活動化される
ことが見出される。したがってＯＩＤビットは第１のカ
ードの第２のＩＤビットに結合され、かついづれかがロ
ウ（１）であれば、線路９５上の第２のＩＤビットもロ
ウとなる。可能な組合せは多数あるが、第３図と第４図
を調査すれば一層良好な評価に対する基礎が得られる。

第３図において、存在するカードがなければ、第１図の
局所メモリのみが存在し、かつ好適な実施例において局
所メモリはたった１バンクのメモリのみを有することが
知られる０例として、第１のカードが２個のバンクのメ
モリを有するものとすれば、その５個のＩＤビットはＨ
ＨＨＬＨとなることに注意すべきである（識別子１０１
参照）。また例として、第２のカードが資料されたなら
ば、およびそれが１バンクのメモリを有しておれば、組
合せＩＤ信号はＨＨＬＬＨとなることに注意すべきであ
る（識別子１０３参照）。実現用の論理は第４図におい
て知ることができる。第３図から１バンク力−ド用符号
、即ちＨＨＨＨＬ　、を第４図の第２スロツトに入れ、
かつ第３図から２バンク力−ド用符号、即ち）ＩＨＨＬ
Ｈ、を第４図の第１スロツトに入れれば論理に従うこと
ができる。第４図において注意すべきことは、４のＩＤ
レベルにおいて、第２および第１カードからの線路は接
続されていることである。吾々の例においては両方の信
号がＨであり、したがってＣＰＵにおいて、もしくは線
路９５上にＨがある。３のＩＤレベルにおいては、第２
スロツトからの信号はどこにも行かないが、第１カード
の３のＩＤレベルは第２カードの１のＩＤレベルに結合
されている。第２カードのｌのＩＤレベルはＨであり、
また第１カードの３のＩＤレベルはＨであるから、ＣＰ
Ｕに対し、線路９５上の、３のＩＤ線路上にはＨがある
ことになる。第４図においては、第２カードの２のＩＤ
レベルはどこにも行かないが第１カードの２のＩＤレベ
ルは第１カードのθレベルに結合されていることは明ら
かである。第２カードのＯＩＤレベル上にはＬ信号があ
るから、第１カードの信号の２のＩＤレベル上のハイ信
号を取消すことになり、したがってＣＰＵまでの２のＩ
Ｄ線路上にＬ信号が生じることになる。第４図から明ら
かなことは、第１のカードの１のＩＤレベルと０のＩＤ
レベルとは第２カードからの信号により影響を受けない
から、したがってこれらのレベルは不変の状態に保たれ
る。それ故に、ＣＰＵに対する１のＩＤ線路上にＬ信号
があり、ＣＰＵに対する０のＩＤ線路上にＨ信号がある
。引続いてＣＰＵに対する組合せ符号はＨＨＬＬＨとな
る。　。

第３図を検討すれば、第４図に示すＣＰＵに対する出力
は第３図の組合せ出力１０３に一致することを知る。メ
モリのバンクの組合せはいずれも第３図において取扱わ
れ、各組合せは第４図の論理によって実現することがで
きる。

再び第２図の回路を考察すれば、線路９５上の信号は２
個の拡張可能なメモリ回路カードが存在することに基因
して、利用可能なメモリの組合せ量を表わしていること
が理解され得る。

第２図において注意すべきことは、マルチプレクサ９９
は線路１０５上の信号５ＢＵＦＴにより起動されること
である。カードが第１のスロットにあれば信号５ＢＵＲ
Ｉ　はハイである。しかしながら、カードが第２のスロ
ット内に置かれた場合に、カード相互接続バス６３は端
子１０７とと１０９の間のコネクタを与え、したがって
線路１０５はロウ（Ｌ）になり、マルチプレクサ９９は
起動しない。

マルチプレクサ１１１は２個のデータ経路に適当するた
めに２つの方法で動作する。カード５９が第１のスロッ
トにある場合、マルチプレクサ１１１を第１のデータ経
路に適応させるために線路１０５上にハイの信号が存在
する。カード５９が第２のスロットにあればコネクタ１
０６を介して端末１０７から端末１０９までを通る接地
信号は線路１０５上にロウ信号を与える。線路１０５上
にロウ信号がある場合に、マルチプレクサ１１１は第２
のデータ経路を適応せしめる。第２のスロット内でカー
ド相互接続バスは端子１０７と１０９間の接続を与える
。さてマルチプレクサＭＵＸＩＩＩは線路１１３上のバ
ッファ信号を処理する。バッファ・イネーブル信号は線
路１１３上で１０又は０１として現われることになる。

もしもバッファ・イネーブル信号が１０として現われる
ならば、そのような信号はコネクタ１１５からマルチプ
レクサ１１１へ送られ、かつ第２のカードにおいてコネ
クタ１１７を介して同様にマ・ルチプレクサ１１１へ送
られる。しかしながら、もしも第１のカードのマルチプ
レクサ１１１が、第１のカード上のバッファ８３を割込
み可能にするため線路１１９上で１ビツトを通過させる
ならば、１０イネ一ブル信号の１　（ｏｎｅ）ビットは
第２のカード内のマルチプレクサ１１１により阻止され
る。

バッファ・イネーブル信号が０１であれば、第２カード
のマルチプレクサ１１１は１　（ｏｎｅ）ビットを通過
させて第２のカード上のバッファ８３を割込可能にする
。０１の１　（ｏｎｅ）ビットは第１のカードのマルチ
プレクサ１１１により阻止されることになる。

さて５個の符号化信号がバス１９を超えて第１図の回路
へ送信された後に、線路９５上の５個の符号化信号の役
割を考察することにしよう。第１図において、５個の符
号化ビットが端末線路１２１に入り、コネクタ１２３を
介して符号化ＦＲＯＭ１２５に送信される。好適な実施
例において符号化ＰＲＯＭ１２５はアドバンスト・マイ
クロデバイス社製のＡＭ２７５１３＾である。

この点において注意すべきことは、好適な実施例におい
て、夫々のメモリアレイ・カードを２個のダイナミック
・メモリ密度技術の一つとさせる能力は線路１２７から
の第５符号により促進されることである。この特殊機構
コ・−ドは可能なメモリアレイカードの組合せを拡張し
て、高密度ダイナミックメモリ・デバイスの２バンク配
置を含んでいる。しかしながら、第３図は１．２、又は
４バンク配列の１メモリ密度技術のみに関係するもので
ＩＤ符号の１３個の順列を必要とする。実現されれた第
５１Ｄ符号に対し、ＩＤ符号の２１個の順列が必要であ
る。

エンコードＦＲＯＭ１２５はロードされて、　（１）線
路１２６と１２７から、検査の妥当性に関し妥当となり
得る（ｖａ　１　ｉｄ）かまたは妥当となり得ない（ｉ
ｎｖａｌｉｄ）符号化信号のあらゆる可能な組合せを受
信し、および（２）正しい４ビツトの出力信号を発生す
る。

線路１２９上の２個のビットは次の情報を与える、即ち
探しているメモリは局所（ｌｏｃａｌ）メモリ３５であ
る、または探しているメモリは第１の化のメモリアレイ
６１である、または探しているメモリは第２のカードの
メモリアレイ６１である、または探しているアドレスは
妥当性のないものである。

線路１３１上の２個のビットは、メモリのいずれのバン
クを探しているかを示す情報を与える。

４個のビットはワン・オブ・テン（ｌｏｆＩＯ）　ＲＡ
Ｓ復号器１３３に送られる。ＲＡＳ復号器１３３はワン
・オブ・テン信号を与える。それらの信号の８個は、２
個の拡張可能なメモリ回路カード上のメモリの８個の可
能バンクに対応する。拡張可能なメモリカードは１，２
または４バンクのメモリをもち得ることが再び憶い出さ
れる。２枚の拡張可能なメモリ回路カードの各々が４個
のバンクのメモリを有するならばそれは８個の可能なバ
ンクのメモリを構成することになろう。先に述べたよう
に、ＲＡＳ復号器１３３からの可能な１０個の出力信号
のうち８個はそれらの８個の可能なバンクに伝えられる
。ＲＡＳ復号器からの第９番目の信号は局所メモリ３５
に伝えられる。第１０番目の信号は線路１３５上の誤差
信号（妥当性のないアドレス）である。

８個の可能な信号は、８個の個別線路１３７を介してコ
ネクタ１３９を通り、ＣＰＵ相互接続バス１９に送信さ
れる。８個の可能な信号はバス１９から端末１４１を通
って受信される。８個の可能な信号はコネクタ１４３を
通って送信される。８個の線路はコネクタ１４３を出て
から分離される。４本の線路はバッファ１４５に接続さ
れ、残りの４本の線路はコネクタ１４７に接続される。

当然のことながら、ＲＡＳ復号器１３３から発生する１
０本の線路があるけれども、存在する信号はたった一つ
である。その一つの信号が線路１４９上に存在すれば、
その信号は関連するラッチに送信されて、そこに貯蔵さ
れた列と行のアドレスが正確なバンクのメモリ上で動作
し得るようにそのラッチを起動させる。他方、ＲＡＳ復
号器１３３から発生するその一つの信号が線路１５１上
にあれば、その信号はコネクタ１４７を通ってカード相
互接続用バス６３に送られる。端末１５３はそのカード
相互接続バス６３を通って、第２のカード（重信回路で
示しである）上のコネクタ（１４３）に接続される。し
たがって、ＲＡＳ復号器１３３からのその一信号が線路
１５１上にあるとすれば、それは第２カード上の関連す
るラッチを起動するのに役立つことになる。ＲＡＳ復号
器１３３からのその一信号が線路１５５上にあるとすれ
ば、局所メモリカード３５上のラッチを起動することに
なる。

２枚のカードの各々の上に４個のメモリ・バンクがなけ
れば、符号化ＰＲＯＭへの符号化信号はＲＡＳ復号器１
３３から出力信号を発生することになり、この信号は可
能な信号の数を現存するバンクの数まで減少させること
になる。限界を超えたアドレスを要求するプログラムが
存在するならば、このようなアドレスは妥当性のないア
ドレスとして現われることになる。

図面は４ビツトは有するＣＡＳストローブ信号を示す。

好適な実施例において、メモリは８ビツト・プラス・１
パリテイ・ビットの４列に組織化される。ＣＡＳストロ
ーブはそれら４列の一つに伝えられる。ＣＡＳストロー
ブ信号はメモリの組織に対応しであるアドレスが、８ビ
ツトの３列にあるということを知っているプログラムに
応答して、制御論理回路１３から発生される。

本発明は汎用カードに単に差込むだけで使用者をして容
易にメモリを拡張することを可能ならしめるものである
。ＣＰＵは一つの大きなメモリとして、追加メモリを含
むメモリを見ている。カードをしてメモリ容量を示す符
号化信号を発生せしめ、かつカードをして符号化信号を
組合わせて符号化信号の組合せセットを与えることによ
り、本発明の装置はデータ処理システムに知能（インテ
リジェンス）を付与して、このシステムをして偉績度が
高くかつ容易に利用可能なメモリのすべてをアドレスす
ることを可能ならしめるものである。

また当然のことながら、本システムはカード毎に１．２
、または４バンク・メモリについて説明してきたけれど
も、メモリユニットは多数のバンクに拡張可能であり、
利用可能な２個以上のカード・スロット、例えば３個ま
たは４個のカードスロットが存在し得るべきものである
。またバンク寸法はアレイ技術に依存して変化し得るよ
うに、ダイナミックメモリ技術のデバイスのいろいろな
混合も可能というべきである。

したがって先の説明から明瞭にされたものの間から上記
の目的は有効に達成きれることが知られるであろう。ま
た本発明の精神と範囲を逸脱することなく何らかの変更
が上記構成になされ得るから、上記説明に含まれ或は添
付図面に示されたすべてのことは実例として解釈され、
限定された意味に解釈してはならないことを意図するも
のである。　以下の特許請求の範囲は、本明細書中に説
明された発明の包括的な、および特定的な特徴および発
明の範囲についてのすべての記載を包括することを意図
するもので、言いまわしの問題としてそれらの範囲に入
ると云うことができることは勿論のことというべきもの
である。

【図面の簡単な説明】

第１図はデータ処理システムで使用される局所メモリ制
御回路と復号用回路とを示す概略ブロック図； 第２図は第１のスロットに差込まれた拡張可能なメモリ
回路カードを示す概略ブロック図；第３図は単数又は複
数の回路カードから発生した可能な符号化信号の表；お
よび 第４図は第３図の表を実現するための論理計画図を夫々
示している。 １１・・・ｃｐｕ。 １３・・・制御論理回路、 １５・・・アドレスラッチ、 １９・・・ＣＰＵ相互接続バス、 ２１　、２３　、２６　’＋　２７　、２９・・・線路
、２５　、３７・・・データ送受信器、 ３１・・・コネクタ、 ３３・・・端末、 ３５・・・メモリアレイ・カード、 ３９　、４１　、４５　、４９　、５３　、５５・・・
線路、４３・・・データ人力／出力ボート、　　　　　
４７・・・パリティ検査回路、 ５１・・・マルチプレクサ、 ５７　、７１　、８３・・・バッファ、５９・・・拡張
可能なメモリ回路カード、６１・・・ダイナミック・メ
モリアレイ、６３・・・カード相互接続バス、 ６５・・・パリティ送受信器、 ６７・・・パリティ検査回路、 ６９・・・データ人力／出力ボート、 ？３　、７９　、８９　、９１　、９３　、９５・・・
線路、７５　、７７　、８７・・・端末、 ８１　、８５　、９７・・・コネクタ、９９・・・マル
チプレクサ、 １０１・・・識別子、 １０３・・・出力、 １０５、１１３．１１９．１２１，１２６．１２９・・
・線路、１０６．１１５−＝ｘ□ヶ、　　　　　　　　
　　　　　１１０７、１０９・・・端末、 １１１川マルチプレクサ、 １２５・・・符号化ＰＲ開。

Claims (1)

1. 【特許請求の範囲】 １、メモリアドレス信号を発生することが可能であり、
   かつ相互接続回路を接続させたデータ処理システムとと
   もに使用される拡張可能なメモリ回路であって、該拡張
   可能なメモリ回路は、該拡張可能なメモリ回路の一部分
   であるように形成されたＸ個のグループのメモリ装置で
   あって、ここにＸはＹに等しいかまたはＹより小であり
   、かつＹは該拡張可能なメモリ回路の一部分となり得る
   メモリ装置のグループの最大可能な数であるもの； 該拡張可能なメモリ回路の一部分であるように形成され
   、かつＮ個の電圧信号であって前記Ｘ個のグループのメ
   モリ装置を表わす符号を、形成するものを発生するよう
   に形成された符号発生回路手段；および 前記Ｎ個の電圧信号を前記相互接続回路手段に接続する
   如く形成し、かつ配置されることによって該Ｎ個の電圧
   信号を前記データ処理システムが終局的に使用する如く
   送信する接続手段： を具備する、拡張可能なメモリ回路。 ２、前記データ処理システムからのアドレス信号と同様
   に前記Ｎ個の電圧信号を受信する如く前記相互接続回路
   手段に接続されることにより、前記Ｘ個のグループのメ
   モリ装置のいずれがアドレスされるようになっているか
   を示す信号を与える復号化回路手段を更に含む特許請求
   の範囲第１項記載の拡張可能なメモリ回路。 ３、拡張可能なメモリ回路を同様な拡張可能なメモリ回
   路およびデータ処理装置手段に接続するように形成され
   た相互接続用回路手段を有するシステムとともに使用さ
   れる拡張可能なメモリ回路であって、該拡張可能なメモ
   リ回路は、 ＸがＹに等しいか、またはＹより小であり、かつＹは上
   記拡張可能なメモリ回路の一部となり得るメモリ装置の
   最大可能な数であるものとして、上記拡張可能なメモリ
   回路の一部分であるように形成されたＸ個のユニットの
   メモリ； 前記拡張可能なメモリ回路の一部分であるように形成さ
   れ、Ｎ個の電圧信号であって前記Ｘ個のユニットのメモ
   リを表わす符号を形成するものを発生するように形成さ
   れた第１の電気的回路手段；前記Ｎ個の電圧信号を前記
   相互接続用回路手段に接続するように形成・配置されて
   、前記Ｎ個の電圧信号をそれに送信する接続用手段；お
   よび前記第１の電気的回路手段および前記相互接続用回
   路手段とに接続され、かつこのような送信されたＮ個の
   電圧信号が存在する場合には同種の拡張可能なメモリ回
   路から送信されたＮ個の電圧信号を受信し、および該送
   信されたＮ個の電圧信号を、前記第１の電気回路手段か
   ら発生した該Ｎ個の電圧信号に組合わせるように構成さ
   れることにより、前記拡張可能なメモリ回路と前記同種
   の拡張可能なメモリ回路の一部分である組合せられたメ
   モリユニットを表現する１組の組合せられたＮ個の電圧
   信号が得られるもの； を具備する、拡張可能なメモリ回路。 ４、前記データ処理装置システムからのアドレス信号と
   同様に前記組合せられたＮ個の電圧信号を受信する如く
   前記相互接続用回路手段に接続されることにより、前記
   メモリユニットの前記Ｘ個のグループのいずれがアドレ
   スされるようになっているかを示す信号を得られる復号
   用回路手段を更に備えている、特許請求の範囲第３項記
   載の拡張可能なメモリ回路。