CS264275B2 - Selfconfigurating storage circuit with selection by means of central processor - Google Patents

Description

Vynález se týká samofigurujícího paměťového obvodu s výběrem pomocí ústředního procesoru, obsahujícího propojovací člen pro spojení několika oddělených paměťových modulů a ústředním procesorem, přičemž každý z paměťových modulů má jednu z několika paměťových kapacit a každý paměťový modul má generátor kapacitního signálu pro udávání kapacitním signálem jedné z několika paměťových kapacit napěťového modulu.

V systémech zpracování dat podle dosavadního stavu techniky pokud uživatel chtěl rozšířit kapacitu paměti, bylo obvyklé přidávat paměťové subsystémy podél obecné paměťové sběrnice. Obecně byly takové paměťové subsystémy vytvářeny z mnoha modulů paměťových polí. Každý modul paměťových polí byl konstruován pro připojení ke sběrnici a měl své vlastní řídicí obvody pro vytvoření časovacího signálu paměťového pole. Když se měla měnit velikost takového subsystému, musel být tento subsystém nahrazen novým větším subsystémem nebo musely být moduly paměťových polí uspořádány ručně, aby zaujaly relativní polohu uvnitř paměťového subsystému nastavením přepínačů svorek drátových bočníků a/nebo musely být připájeny různé typy bočníků. Taková praxe vytvářela instalační problémy a problémy spolehlivosti, které v konečné analýze mají za následek vyšší náklady na počítačový systém.

Uvedené nevýhody jsou odstraněny u samokonfigurujícího paměťového obvodu podle vynálezu, jehož podstatou je, že paměťové moduly jsou sériově připojeny к propojovacímu členu v místech nalézajících se ve vzrůstající vzdálenosti od ústředního procesoru a každý paměťový modul obsahuje přijímací člen pro jeden z kapacitních signálů paměťového modulu umístěného ve větší vzdálenost, ale vedle tohoto paměťového modulu, kombinační člen pro kombinování přijímacího kapacitního· signálu a kapacitního signálu vlastního generátoru kapacitního signálu na kombinovaný kapacitní signál, člen pro vydávání kombinovaného kapacitního signálu propojovacímu členu a rozhraní, připojené к ústřednímu procesoru а к propojovacímu členu pro indikování ústřednímu procesoru celkové kapacity všech paměťových modulů založené na přítomnosti kombinovaného kapacitního signálu z paměťového modulu nejbližšího к ústřednímu procesoru a pro výběr paměťového modulu odpovídajícího adresovému signálu z ústředního· procesoru. Vy‘nález umožňuje uživateli okamžité rozšíření nebo zmenšení kapacity paměti použitím jedné nebo více univerzálních karet obvodu rozšiřitelné paměti.

Příklad provedení samokonfigurujícího paměťového obvodu je znázorněn na -výkresech, na nichž znázorňuje obr. 1 blokové schéma zobrazující obvody řízení místní pa'měti a dekódovací obvody používané systé mem zpracování dat, obr. 2 blokové schéma 'zobrazující kartu obvodu rozšiřitelné paměti zasunutou do prvního sektoru, obr. 3 'tabulku možných kódovaných signálů, generovaných obvodovou kartou nebo obvodovými kartami a obr. 4 logické schéma pro doplnění tabulky z obr. 3.

Na obr. 1 je znázorněn ústřední procesor 11 systému zpracování dat. Je třeba si uvědomit, že velká část technického vybavení sdruženého s normálním systémem zpracování dat není znázorněna, popsána nebo uváděna v definici předmětu vynálezu, poněvadž takové technické vybavení se netýká tohoto vynálezu.

Řídicí logika 13 může být jedním z množství logických obvodů, které reagují na řídící signál z ústředního procesoru 11 pro generování řídicích signálů nebo otevíraracích signálů ve správných okamžicích a přenášení takových signálů ke správným součástkám. U výhodného provedení je řídicí logikou 13 v provozu programovatelný logický třídič.

Když jsou datové signály přenášeny od ústředního, procesoru 11 nebo к němu, jsou přenášeny v první a druhé dráze 21 a 23 přes první obvod 25 přenosu dat, třetí a čtvrtou dráhou 27 a 29 přes první konektor 31 к dráhám, znázorněným jako první svorka 33, v propojovací sběrnici 19 ústředního procesoru 11.

Rozumí se, že dráhy, jako jsou například první a druhá dráha 21 a 23, a svorky, jako je první svorka 33, představují soustavu drah, které přenášejí skupinu paralelních signálů. Pokud však jde o přenos dat a ústřední procesor 11, je zřejmé, že jestliže data jsou přenášena z určité části systému к ústřednímu procesoru 11, taková data procházejí z drah propojovací sběrnice 19 v propojovacím členu 1963, v němž se nalézá i sběrnice 63 propojení karet, na první svorce 33 přes první konektor 31 třetí a čtvrtou dráhou 29 a 27 přes první obvod 25 přenosu dat, druhou a první dráhou 23 a 21 do ústředního procesoru 11. První Obvod 25 přenosu dat je dvousměrné zařízení pro přenos dat. Je třeba poznamenat, ž první obvod 25 přenosu dat je spouštěn řídicím signálem na páté dráze 26 z řídicí logiky 13.

Když ústřední procesor 11 přenáší datové signály do paměťového pole na kartě 35 paměťového pole, datové signály procházejí od prvního obvodu 25 přenosu dat к druhému obvodu 37 přenosu dat. Dráha „vstup dat“ druhého obvodu 37 přenosu dat se otevírá řídicím signálem na šesté dráze 39. Datové signály opouštějí druhý obvod 37 přenosu dat po sedmých dráhách 41 к datovému vstupnímu bodu 43 karty 35 paměťového pole.

Když jsou datové signály vysílány od paměťového pole na kartě 35 paměťového pole, procházejí takové datové signály v opačném směru od toho, co bylo právě popsáno sedmými dráhami 41 dráhou výstupu dat druhého obvodu 37 přenosu dat, buď zpět к prvnímu obvodu 25 přenosu dat, jestliže datové signály jdou к ústřednímu procesoru 11, čtvrtými dráhami 29. Dráha výstupu dat druhého obvodu 37 přenosu dat se otevírá řídicím signálem na osmé dráze 45 z řídicí logiky 13.

U výhodného provedení je části druhého obvodu 37 přenosu dat první obvod 47 prověření parity. Když jsou datové signály přenášeny přes druhý obvod 37 přenosu dat, je hodnota parity generována pro každých 8 bitů. U výhodného provedení je systém systémem s 32bitovým slovem a pro každých 8 bitů, kde 8 bitů tvoří slabiku, je generována .hodnota parity.

Když druhý obvod 37 přenosu dat generuje -hodnotu parity, přenáší se tato к prv'nímu obvodu 47 prověření parity, který srovnává hodnotu koncové parity každé slabiky z paměti s generovanou hodnotou parity z druhého obvodu 37 přenosu dat. Generování parity a její prověřování nejsou 'součástí tohoto vynálezu, ale byly popsány 'pro zajištění úplnějšího popisu systému tak, aby vynález mohl být léipe oceněn.

Když ústřední procesor 11 přenáší adresové signály, tyto signály jsou odesílány к bbvodu 15 blokování paměti. U výhodného 'provedení je zapotřebí desetibitová infor'mace pro sloupcovou adresu a desetibitová informace pro řádkovou adresu. Navíc, jak 'bude srozumitelnější později, je třeba 4 bity informace pro určení, která paměťová 'karta má být adresována a který paměťový blok na této kartě má ibýt adresován. Tudíž je třeba 24 bitů informace v adrese. Těchto 24 bitů se přenáší к obvodu 15 blokování paměti. Obvod 15 blokování paměti se 'spouští řídicím signálem z řídicí logiky 13 na deváté draze 49. 20 bitů nejnižšího řádu 'se přenáší, a to 10 bitů současně, pres první multiplexor 51. Multiplexor 51 multiple’xuje skupiny 10 bitů v odezvzu na řídicí 'signál na desáté dráze 53.

Uzavřené řetězce 10 bitů, to jest sloupcové a řádkové adresy, se přenášejí po jedenáctých dráhách 55 к propojovací sběrnici '19 ústředního procesoru 11 a současně ke ikartě 35 paměťového pole přes první vyrovnávací paměť 57. Signály sloupcové a řádkové adresy jsou udržovány v blokovacích obvodech v pamětech na místní kartě '35 paměťového pole a podobně v pamětech ína kartách obvodu rozšiřitelné paměti s 'jedním blokovacím obvodem pro každý blok paměti. Je to generování vybíracího signálu řádkové adresy, který volí blokovací obvod, 'který má být aktivován, a iproto blok paměti, který program zamýšlí adresovat.

Při určování generování vybíracího signálu řádkové paměti prohlédněme si obr. 2 spolu s obr. 1. Na obr. 2 je znázorněn paměťový modul 59 rozšiřitelné paměti. Na paměťovém modulu 59 jsou znázorněny paměťové bloky 81. Deska obvodu rozšiřitelné paměti, jako je paměťový modul 59, může mít u výhodného provedení kteroukoliv ze tří rozdílných velikostí paměti.

^; Paměťový modul 59 může mít jeden, dva nebo čtyři paměťové bloky 61. Je třeba si všimnout, že paměťový modul 59 obvodu rozšiřitelné paměti je zasunuta do sběrnice 63 propojení karet, stejně jako· do propojovací sběrnice 19 ústředního procesoru 11. Ve skutečnosti jsou sběrnice 63 propojení karet a propojovací sběrnice 19 ústředního procesoru 11 jednou sběrnicí a v této sběrnici je několik drah, které jsou určeny к propojení karet.

Počet obvodů použitých s kartou obvodu rozšiřitelné paměti, je podobný obvodu použitému s kartou 35 paměťového pole, popsanou výše ve vztahu к obr. 1. Například vysílač/přijímač 65 parity a druhý obvod 67 prověření parity jsou částí jediného obvodu. Když jsou data přenášena do paměťových bloků 61 přes druhý datový vstupiní/výstupní blok 69, procházejí taková data druhou vyrovnávací pamětí 71 vysílače/přijímače 65 parity.

Druhá vyrovnávací paměť 71 se otevírá otevíracím signálem směru přenosu vyrovnávací paměti, který je přenášen z řídicí logiky 13 na obr. 1 po dvanácté dráze 73 к propojovací sběrnicí 19 ústředního procesoru 11, na druhé svorky 75, od třetích 'svorek 77 na obr. 2 po třinácté dráze 79 přes druhý konektor 81 к hradlové svorce na druhé vyrovnávací paměti 71. Když se idatové signály přenášejí od paměťových bloků 61 od druhého datového vstupního/ '/výstupního bodu 69, procházejí 'taková dala třetí vyrovnávací pamětí 83 přes desátý ‘konektor 85 к propojovací sběrnici 19 na 'čtvrté svorky 87. Otevírací signál třetí vyrovnávací paměti 83 bude probrán níže.

Předtím, než se postoupí dále s popisem obvodů z obr. 2, je třeba uvážit roli kódovaných signálů generovaných kartami obvodů rozšiřitelné paměti. Je třeba pochopit, že u výhodného provedení jsou dva sektory, do nichž lze zasunout paměťový mo⁽dul 59 obvodu rozšiřitelné paměti. První 'sektor se považuje za sektor vysokého řá'du, zatímco druhý sektor se považuje za sektor nízkého řádu. Tytéž paměťové moduly 59 lze zasunout do kteréhokoliv sektoru.

¹ Při výrobě paměťového modulu 59 obvodu rozšiřitelné paměti je tento vybaven buď jedním paměťovým blokem 61, nebo dvěma paměťovými bloky 61, nebo čtyřmi paměťovými bloky 61. V závislosti na velikostí pa'měti jsou určitá napětí přiváděna к pěti 'dráhám na kartě. Na obr. 2 představují Čtrnácté dráhy 89 nulový a jednotkový i'dentifikační bit, zatímco patnáctá dráha 91 ‘představuje dvojkový identifikační bit a Šestnácté dráhy 93 představují třetí a čtvrtý identifikační bit.

' Například, jak je zřejmé z obr. 3, pokud 'má paměťový modul 59 jeden paměťový 'blok 61, pak budou řádky bitů čtyři až nula HHHHL, kde H je vysoká logická úroveň a ‘L je nízká logická úroveň. Napájecí vstupy 'nejsou na obr. 2 znázorněny, ale je třeba 'chápat, že jak vysoká, tak nízká napětí 'patnáctých drah 91 se přivádějí к čtrnácté, 'patnácté a šestnácté dráze 89, 91 a 93 ze 'zadní strany desky. Zajištění vysokých a nízkých napětí pro čtrnáctou, patnáctou a šestnáctou -dráhu 89, 91 a 93 lze docílit jakýmkoliv počtem způsobů.

Pokud se používá pouze jeden paměťový modul 59 obvodu rozšiřitelné paměti, musí být umístěna v prvním sektoru a 5 výstupních signálů na sedmnáctých dráhách 95 bude stejných, jak jsou generovány z napájecích zdrojů na čtrnácté, patnácté a šestnácté dráze 89, 91 a 93. P-okud se však použije druhý paměťový modul 59, bude umístěn v druhém sektoru a bude přenášet signály к přijímacímu členu 97.

Čtvrtý identifikační bitový signál z paměťového modulu 59 nižšího řádu, to jest z paměťového modulu 59 ve druhém sektoru, bude připojen prostřednictvím přijímacího členu 97 ke čtvrtému identifikačnímu bitu na jedné ze dvou šestnáctých drah 93. Pokud čtvrtý identifikační bit z druhého paměťového modulu 59 je na nízké logické úrovni, pak kombinovaný čtvrtý identifikační bit bude na nízké logické úr-ovni a tudíž čtvrtý identifikační bit členů 95 pro vydávání kombinovaného kapacitního signálu propojovacímu členu 1963.

Jeden identifikační bit z druhého- paměťového modulu 59 je připojen ke třetímu identifikačníímu bitu prvního paměťového modulu 59 a pokud je buď jeden identifikační bit z druhého paměťového modulu 59, nebo třetí identifikační bit z prvního paměťového modulu 59 na nízké logické úrovni, pak kombinovaný třetí identifikační bit je 'na nízké logické úrovni na členech 95 pro vydávání kombinovaného kapacitního signálu propojovacímu členu 1963.

Nulový identifikační bit z druhého paměťového modulu 59 se přenáší do kombinačního členu 99. Před dalším pokračováním by mělo být známo, že kdyby paměťový modul 59 byl umístěn ve druhém sektoru, kombinační člen 99 by nebyl aktivován tak, aby propustil nulový identifikační bit ke druhému identifikačnímu bitu prvního paměťového modulu 59. Proto je pro kombinační člen 99 nutné, aby paměťový modul 59 byl vložen -do prvního sektoru.

Uvažujeme-li opět nulový identifikační bit od druhého paměťového modulu 59, shledáme, že je připojen ke kombinačnímu členu 99, který je aktivován od okamžiku, kdy paměťový m-odul 59 je v prvním sektoru. Tudíž nulový identifikační bit je připojen ke druhému identifikačnímu bitu prvního paměťového modulu 59 a pokud je kterýkoliv z nich na nízké logické úrovni (1), pak druhý identifikační bit na členu 95 pro vydávání kombinovaného kapacitního signálu bude na nízké logické úrovni. Možných kombinací je mnoho a studium obrázků 3 a 4 poskytuje základ pro lepší porozumění.

Z -obr. 3 je zřejmé, že pokud nejsou přítomny žádné karty, bude přítomna pouze lokální paměť z obr. 1 a ve výhodném provedení má lokální paměť pouze jeden, paměťový blok. Všimněte si například, že kdyby první karta měla imít dva paměťové bloky, jejích pět identifikačních bitů by bylo HHHLH, viz první identifikátor 101. Také jako -příklad si všiměte, že kdyby byla použita druhá karta a kdyby měla jeden paměťový blok, kombinované identifikační signály by byly HHLLH, viz druhý identifikátor 103.

Logik-a pro provedení je vidět na obr. 4. Jestliže se vloží kód pro kartu s jedním blokem paměti z obr. 3, to jest HHHHL, do druhého sektoru na obr. 4, a jestliže se vloží kód pro kartu se dvěma paměťovými bloky z obr. 3, to jest HHHLH, do prvního sektoru ,na obr. 4, pak lze sledovat logiku. Z obr. 4 je zřejmé, že na úrovni čtyř identifikačních bitů js-ou dráhy od druhé a první karty spojeny. U tohoto příkladu- jsou oba signály m-a vysoké logické úrovni, takže vysoká logická úroveň je na ústředním procesoru 11 neboli na členu 95 pro vydávání kombinovaného kapacitního signálu. Na úrovni identifikačních bitů tři nejde signál z druhého sektoru nikam, ale úroveň identifikačních bitů tři p-rvní karty je připojen к jedné identifikační úrovni druhé karty.

Poněvadž úroveň identifikačních bitů jedna je na vysoké logické úrovni a úroveň identifikačních bitů tři první karty je na vysoké logické úrovni, bude na dráze úrovně identifikačních bitů tři vysoká logická úroveň u členu 95 pro vydávání kombinovaného kapacitního signálu к ústřednímu procesoru 11. Z obr. 4 je patrno, že úroveň identifikačních bitů dvě druhé k-arty nejde nikam, ale úroveň identifikačních bitů dvě první karty je připojena к nulové úrovni první karty.

Poněvadž na nulové identifikační úrovni druhé karty je signál o nízké logické úrovni, bude tento signál negovat signál o vysoké logické úrovni na úrovni identifikačních bitů dvě signálu první karty a -odtud bude na identifikační dráze -dvě к ústřednímu procesoru 11 signál na nízké logické úrovni. Z obr. 4 je zřejimé, že identifikační úroveň jedna a identifikační úroveň nula první karty nejsou ovlivněna signály z druhé karty a proto zůstávají nezměněny. Tudíž na identifikační dráze jedna к ústřednímu procesoru 11 je signál na nízké logické úrovni a na identifikační dráze nula к ústřednímu procesoru 11 signál na vys-oké logické úrovni. Z toho vyplývá, že kombinovaný kód к ústřednímu procesoru 11 je HHLLH.

Při pohledu na -obr. 3 lze zjistit, že výstup

Ί к ústřednímu procesoru 11 znázorněný na obr. 4 souhlasí s kombinovaným výstupem druhého identifikátoru 103 na obr. 3. Každá kombinace paměťových bloků 61 je na obrázku 3 probrána a každá kombinace může být realizována logikou na obr. 4.

Při novém uvážení obvodu iz obr. 2 lze zjistit, že signály na členu 95 pro vydávání kombinovaného kapacitního signálu představují kombinovanou velikost paměti, která je к dispozici vzhledem к přítomnosti dvou karet obvodů rozšiřitelné paměti.

Jak je zřejimé z obr. 2, je kombinační člen 99 aktivován signálem na sedmnácté dráze 105. Je-li karta v prvním sektoru, je signál na vysoké logické úrovni. Když však je karta vložena do druhého sektoru, vytváří sběrnice 63 propojení karet konektor mezi pátou a šestou svorkou 107 a 109, takže sedmnáctá dráha 105 je na nízké logické úrovni a kombinační člen 99 není aktivován.

Druhý multiplexor 111 pracuje dvěma způsoby pro přizpůsobení dvou datových drah. Když je paměťový modul 59 v prvním sektoru, je na sedmnácté dráze 105 signál o vysoké logické úrovni, který způsobí přizpůsobení druhého multiplexoru 111 první datové dráze. Když je paměťový modul 59 ve druhém sektoru, zajišťuje zemní signál přes třetí konektor 106, přes pátou svorku 107 к šesté svorce 109 signál o nízké logické úrovni na sedmnácté dráze 105.

Když je na sedmnácté dráze 105 signál o nízké logické úrovni, druhý multiplexor 111 poskytne druhou datovou dráhu. Ve druhém sektoru propojení karty zajišťuje spojení mezi pátou a šestou svorkou 107 a 109. Nyní druhý multiplexor 111 zpracovává vyrovnávací signály na osmnáctých dráhách 113. Signály otevření vyrovnávací paměti se objeví na osmnáctých dráhách 113 jako 10 nebo 01. Jestliže se otevírací signály vyrovnávací paměti objeví jako 10, pak jsou tyto signály odesílány do druhého multiplexoru 111 ze čtvrtého konektoru 115 a do podobného druhého multiplexoru 111 ve druhé kartě přes pátý konektor 117.

Když však druhý multiplexor 111 v první kartě propustí bit 1 na devatenácté dráze 119 pro otevření třetí vyrovnávací paměti 83 na první kartě, pak bit 1 otevíracích signálů 10 bude blokován druhým multiplexorem 111 ve druhé kartě. Kdyby se otevírací signály vyrovnávací paměti rovnaly 01, pak druhý multiplexor 111 druhé karty propustí bit 1 pro otevření třetí vyrovnávací paměti 83 na druhé kartě. Bit 1 signálu 01 bude blokován druhým multiplexorem 111 první karty.

Dále bude uvažována role pěti kódovaných signálů na členu 95 pro vydávání kombinovaného kapacitního signálu potom, co byly přeneseny přes propojovací sběrnici 19 к obvodům z obr. 1. Na obr. 1 pět kódovaných bitů vstupuje do koncových drah 121 a jsou přenášeny přes šestý konektor 123 pro kódování rozhraní 125.

V tomto bodě je třeba poznamenat, že u výhodného provedení je schopnost mít každou kartu paměťového pole jednou ze dvou technik hustoty dynamické paměti usnadněna pátým kódem z dvacáté dráhy 127. Tento přídavný kód navíc rozšiřuje možné kombinace karty paměťového pole tak, že zahrnují dvě bloková uspořádání o vyšší dynamické hustotě paměti. Obr. 3 se však zabývá pouze jednou technikou hustoty paměti v jednom, dvou nebo čtyřblokovém uspořádání a vyžaduje 13 permutací identifikačních kódů. S přidaným pátým identifikačním. kódem je nezbytné 21 permutací identifikačních kódů.

Rozhraní 125 charakteru kódovaná programovatelná permanentní paměť je naprogramována jednak pro přijetí každé možné kombinace kódovaných signálů ze sedmadvacáté a dvacáté dráhy 126 a 127, které mohou být platné nebo neplatné a jednak pro vytváření správných čtyřbitových výstupních 'signálů. Dva bity na jednadvacátých dráhách 129 zajišťují následující informaci: hledaná paměť je karta 35 paměťového pole nebo hledaná paměť je paměťový blok 61 první karty nebo hledaná paměť je paměťový blok 61 druhé karty nebo hledaná paměť je neplatná. Dva bity na dvaadvacátých dráhách 131 zajišťují informaci indikující, který blok paměti se hledá.

Čtyři bity jsou přeneseny na jedničku ze signálu 10 dekodéru 133 vybíracího signálu řádkové paměti. Deíkodér 133 vybíracího signálu řádkové paměti zajišťuje jeden z deseti signálů. Osm z těchto signálů odpovídá osmi možným paměťovým blokům na dvou kartách obvodů rozšiřitelné paměti. Jak bylo uvedeno, karta rozšiřitelné paměti může mít jeden, dva nebo čtyři paměťové bloky. Kdyby každá ze dvou karet obvodu rozšiřitelné paměti měla čtyři paměťové bloky, pak toto bude dohromady dávat osm možných paměťových bloků.

Jak bylo zmíněno dříve, osm z možných deseti výstupních signálů z delkodéru 133 vybíracího signálu řádkové paměti je nasměrováno na těchto osm možných bloků. Devátý signál z dekodéru 133 vybíracího signálu řádkové paměti je směřován do karty 35 paměťového pole. Desátý je ohybový signál, neplatná adresa, na třiadvacáté dráze 135.

Osm možných signálů se přenáší přes osm oddělených drah 137 přes sedmý konektor 139 к propojovací sběrnici 19 ústředního procesoru 11. Osm možných signálů se přijímá ze spojovací sběrnice 19 přes sedmé svorky 141. Osm možných signálů se přenáší přes osmý konektor 143. Osm drah je odděleno po opuštění osmého konektoru 143, čtyři z těchto drah jsou připojeny !k čtvrtým vyrovnávacím pamětem 145, zbývá264275 jící čtyři dráhy jsou připojeny к devátým konektorům 147.

Je třeba zdůraznit, že ačkoliv z dekodéru 133 vybíracího signálu řádkové paměti jde deset drah, je přítomen pouze jediný signál. Když byl tento jediný signál přítomen na čtyřiadvacátých dráhách 149, byl by přenášen do jemu přidruženého blokovacího obvodu pro vybuzení tohoto blokovacího obvodu tak, že sloupová a řádková adresa, jak je v něm uložena, může pracovat na správném paměťovém bloku. Na druhé straně, když je tento jediný signál, vycházející z deíkodéru 133 vybíracího signálu řádkové paměti, na pětadvacátých dráhách 151. Bude odeslán tento signál přes desátý konektor 147 к sběrnici 63 připojení karet.

Osmé svorky 153 jsou připojeny přes sběrnici 63 propojení karet na osmý konektor 143 na druhé kartě, což je znázorněno čárkovaně. Tudíž kdyby tento jediný signál z dekodéru 133 vybíracího signálu řádkové paměti byl na pětadvacátých dráhách 151 sloužil by -k aktivaci přidruženého blokovacího obvodu na druhé kartě. Kdyby tento jediný signál z dekodéru 133 vybíracího signálu řádkové paměti byl na šestadvacáté dráze 155, aktivoval by blokovací obvod na .kartě 35 paměťového pole.

Kdyby na každé z těchto dvou karet nebyly čtyři paměťové bloky, potom by kódované signály do kódované programovatelné permanentní paměti generovaly výstupní signály z dekodéru 133 vybíracího signálu řádkové paměti, které sníží počet možných signálů na počet přítomných bloků. Kdyby

PŘEDMĚT

1. Samokonfigurující paměťový obvod s výběrem pomocí ústředního procesoru, obsahující propojovací člen pro spojení několika oddělených paměťových modulů s ústředním procesorem, přičemž každý z paměťových modulů má jednu z nělkolika paměťových kapacit a každý paměťový modul má generátor kapacitního signálu pro udávání kapacitním signálem jedné z několika paměťových ikapacit paměťového modulu, vyznačující se tím, že paměťové moduly (5'9) jsou sériově připojeny к propojovacímu členu (1963) a každý paměťový modul (59) obsahuje přijímací člen (97) pro jeden z kapacitních signálů generátoru paměťového modulu ('59) umístěného ve větší vzdálenosti, ale vedle tohoto paměťového modulu (59), kombinační člen (99) pro kombinování přijímaného kapacitního signálu a kapacitního signálu vlastního generátoru kapacitního signálu na kombinovaný kapacitní signál, člen (95) pro vydávání kombinovaného kapacitního signálu propojovacímu členu (1963); a rozhraní (125), připojené h ústřednímu procesoru (11) а к propojovacímu členu (1963) pro indikování ústřednímu procesoru (11) celkové kapacity všech program vyvolal adresu nad současnou mezí, pak by se taková adresa jevila jako neplatná adresa.

Výkresy znázorňují vybírací signál sloupcové paměti mající čtyři bity. U výhodného provedení je paměť uspořádána do čtyř sloupců o 8 bitech plus bit parity. Vybírací signál sloupcové paměti je směřován do jednoho z těchto čtyř sloupců. Vybírací signál sloupcové paměti je generován řídicí logikou 13 v odezvu na program s vědomím, že podle uspořádání paměti x určitá adresa bude například ve třetím sloupci osmi bitů.

Vynález umožňuje uživateli okamžitě .rozšířit paměť prostým vložením univerzální karty. Procesor se dívá na paměť včetně přidané paměti jako na jednu velkou paměť. Tím, že karty generují kódované signály, indikují kapacitu paměti a kombinují své kódované signály pro zajištění kombinované soustavy kódovaných signálů, zajišťuje předmětné uspořádání inteligenci pro systém zpracování dat pro umožnění tomuto systému spolehlivě a snadno adresovat všechny paměti, ,kte«ré jsou к dispozici. Je třeba také chápat, že zatímco tento systém byl popsán s jedním, dvěma nebo čtyřmi paměťovými bloky na kartu, paměťové jednotky mohou být rozšířeny na větší počet bloiků a může zde být к dispozici více než dva sektory karty, například tri nebo čtyři. Může zde také ibýt soustava přístrojů s technologií dynamické paměti tak, že velikosti bloiků se mohou měnit v závislosti na technologii paměťového pole.

Claims (6)

1. paměťových modulů (59) založené na přítomnosti kombinovaného kapacitního signálu z paměťového modulu (59) inejbližšího ík ústřednímu procesoru (11) a pro výběr paměťového modulu (59) odpovídajícího adresovému signálu z ústředního procesoru (11).
2. 2. Samokonfiguřující paměťový obvod podle bodu 1, vyznačující se tím, že každý z paměťových modulů ('59) je také opatřen generátorem polohovacího signálu pro indikaci polohy paměťového modulu (59) ve vztahu к ústřednímu procesoru (11) a 'kombinační člen (99)} je spojen s generátorem polohového signálu pro kombinování polohového signálu s kapacitním signálem na kombinovaný kapacitní signál.
3. 3. Samokonfigurující paměťový obvod podle bodů 1 nelbo 2, vyznačující se tím, že rozhraní (125) obsahuje programovatelnou permanentní paměť s adresovými vstupy připojenými к propojovacímu členu (1963) pro příjem ikombinovaných kapacitních signálů a vysílání výstupních signálů identifikace každého z paměťových modulů (59).
4. 4. Samokonfigurující paměťový obvod po264275 dle bodu 3, vyznačující se tím, že к programovatelné permanentní paměti rozhraní (125} je připojen dekodér (133) pro příjem výstupních signálů této permanentní paměti, přičemž dekodér (133) obsahuje selekční prostředky pro vydávání selekčních signálů ^;pro výběr každého z paměťových .modulů (5’9) ústředním procesorem (11).
5. 5. Samokonfigurující paměťový obvod podle bodů 1 až 4, vyznačující se tím, že každý paměťový modul (59) obsahuje .alespoň jeden paměťový blok (61) a (každý z kapacitních signálů indikuje paměť paměťového bloku (61) obsaženého v odpovídá jícím paměťovém modulu (59).
6. 6. Samokonfigurující paměťový obvod podle bodů 1 až 5, vyznačující se tím, že propojovací člen (1963) obsahuje několik montážních drážek, z nichž každá je opatřena sestavou kolíkových konektorů propojujících elektricky paměťové moduly (59) při vložení do montážních drážek.