JP2000067026A

JP2000067026A - 半導体装置

Info

Publication number: JP2000067026A
Application number: JP23714898A
Authority: JP
Inventors: Masayasu Iguchi; 雅保井口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-08-24
Filing date: 1998-08-24
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】少量のメモリ容量で動作することのできるシ
ングルチップ・マイクロコンピュータを提供する。【解決手段】全体を制御するＣＰＵ１１と、ＣＰＵ１
１に対する圧縮実行命令コードが格納されている第１の
メモリ１２と、ＣＰＵ１１において処理されるデータ等
を一時的に格納するための第２のメモリ１３と、タイマ
ー、Ａ／Ｄ変換器等を含む周辺回路１４と、データを入
出力するための入出力ポート１５と、第１のメモリ１２
の圧縮命令コードを伸張するための伸張器１８と、伸張
器１８で伸張した命令を格納するための第３のメモリ１
９と、ＣＰＵ１１、第１のメモリ１２、第２のメモリ１
３、周辺回路１４、入出力ポート１５、伸張器１８およ
び第３のメモリ１９の各機能ブロックがアドレス端子、
データ端子で接続されている共通バスライン１７、なら
びに入出力ポートに接続する外部端子１６とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伸長回路を内蔵し
実行命令コード等のデータをより多く実装できる、例え
ばマイクロコンピュータを構成する半導体装置に関する
ものである。

【０００２】

【従来の技術】マイクロコンピュータを構成する従来の
半導体装置の一例として、図４に示されているシングル
チップ・マイクロコンピュータ（以下、単にマイクロコ
ンピュータと記す）について、その構成および動作につ
いて説明する。図４において、４１は全体を制御するＣ
ＰＵ（中央処理装置）である。４２はＣＰＵ４１に対す
る非圧縮の実行命令コードが格納されている第１のメモ
リであり、不揮発性メモリ例えばリードオンリーメモリ
（ＲＯＭ）からなる。４３はＣＰＵ４１において処理さ
れるデータ等を一時的に格納するための第２のメモリで
あり、揮発性メモリ例えばスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）からなる。４４はタイマ、
Ａ／Ｄ変換器等を含む周辺回路である。４５はデータを
入出力するための入出力ポートである。４６は入出力ポ
ート４５に接続する外部端子である。４７はＣＰＵ４
１、第１のメモリ４２、第２のメモリ４３、周辺回路４
４および入出力ポート４５の各機能ブロックがアドレス
端子、データ端子で接続されている共通バスラインであ
る。

【０００３】この種のマイクロコンピュータにおいて
は、ＣＰＵ４１において、アドレス信号、データ信号お
よび制御信号等が生成されており、共通バスライン４７
を介して上記各機能ブロック（４１〜４５）間における
各種データの授受が行われて、所定の処理作用が実行さ
れている。通常、このようなマイクロコンピュータにお
いては、ＣＰＵ４１により、共通バスライン４７を介し
て第１のメモリ４２にアドレス信号および読み出し制御
信号が入力され、これに対応して、第１のメモリ４２に
格納されている実行命令コードが出力されて、ＣＰＵ４
１に入力される。そして、この実行命令コードを受けた
ＣＰＵ４１は、当該実行命令コードに従った動作を実行
することによって、アドレス信号、データ信号および制
御信号等を、共通バスライン４７を介して周辺回路４４
に供給し、これらの周辺回路４４をアクセスすることに
より、その動作を制御する。

【０００４】第１のメモリ４２がＲＯＭである場合の第
１のメモリ４２の詳細な構造を図５を用いて説明する。
図５において、２２はユーザＲＯＭ領域、２３はテスト
ＲＯＭ領域である。通常使用のための命令はユーザＲＯ
Ｍ領域２２に実装され、ユーザ出荷前のテストを実行す
るための命令はテストＲＯＭ領域２３に実装される。通
常使用時とテスト時のマイクロコンピュータの動作の違
いはユーザＲＯＭ領域２２を使用するかテストＲＯＭ領
域２３を使用するかということだけで、他の動作の流れ
はほぼ同じである。

【０００５】上記の第１のメモリ４２のユーザＲＯＭ領
域には、加算命令（ａｄｄ）や転送命令（ｍｏｖ）な
ど、もしくはマイクロコンピュータに特化した拡張演算
命令などが格納される。また、ユーザ出荷前のテスト
は、初期不良を取り除くために行われ、例えば大きな機
能テストまたは交流、直流の特性のテスト等が実施され
る。バーン・イン・テスト（高温多湿でのテスト）も実
行される。この場合、外部から制御できる端子が限られ
るので、外部端子を使った制御は行いにくくなる。

【０００６】また、ユーザＲＯＭ領域２２へのデータの
書き込みは、マスクＲＯＭであるので、出荷前に製造元
で行われる。なお、第１のメモリ４２としては、ＲＡＭ
を用いることも可能であるが、その場合、テスト命令の
領域などはないので、外部から命令をローディングする
必要がある。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来のマイクロコンピュータを構成する半導体装置に
おいては、例えばＤＶＤ（デジタルビデオディスク）の
誤り訂正処理などの複雑な処理を必要とするときには、
十分な命令を格納するために第２のメモリ４２のメモリ
サイズを大きくしなければならない。また、テストＲＯ
Ｍ領域２３のメモリサイズはユーザＲＯＭ領域２２の５
％程度のサイズに決められているが、あらゆる動作テス
トを実行するためには不十分であるので、さらに第２の
メモリ４２全体のメモリサイズを大きくしなくてはなら
ない。しかし、メモリのサイズが大きくなるとチップ面
積も大きくなり、半導体装置のコストが上昇するという
問題があった。

【０００８】一方、テストＲＯＭ領域２３の容量が十分
に確保できない場合には、外部端子４６から命令コード
を第２のメモリ４３に転送した後、マイクロコンピュー
タの実行命令コードを第１のメモリ４２からではなく第
２のメモリ４３から供給することによりマイクロコンピ
ュータを動作させることもできるが、メモリ転送のため
に多くの時間がかかり、また元々第２のメモリ４３の容
量が小さいため、十分な命令を実装するための領域を確
保することが困難なこともあった。

【０００９】また、例えば高温多湿で長時間動作させる
バーン・イン・テストなどを行うためのテスト装置によ
っては、制御可能なピン数が限られているために、外部
から内部のメモリに転送ができない場合もある。すなわ
ち、上記の従来例においては、チップ面積が大きくな
る、テスト時間が長くなる、テストができないなどの課
題があり、結果的にテストコストが高くつくという問題
がある。

【００１０】したがって、本発明の目的は、メモリ容量
の削減を図り、コストの削減を図ることができる半導体
装置を提供することである。また、本発明の他の目的
は、テストコストの削減を図ることができる半導体装置
を提供することである。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
圧縮データを格納した圧縮データメモリと、圧縮データ
メモリから読み出された圧縮データを伸長する伸長器と
を備えている。この場合、圧縮データメモリは例えばＲ
ＯＭからなり、伸長器で伸長された伸長データが格納さ
れる伸長データメモリが付設されることもある。また、
圧縮データは、例えば圧縮実行命令コードからなり、伸
長データは伸長実行命令コードからなる。

【００１２】この構成によれば、データを圧縮した状態
で格納し、伸長器によって圧縮されたデータを伸長する
ので、メモリ容量の削減を図ることができ、したがって
コストの削減を図ることができる。本発明の他の半導体
装置は、ＣＰＵおよび周辺回路を備え、信号を伝達する
アドレスバス、データバスおよび制御バス等を含む共通
バスラインを内部に有する半導体装置であって、圧縮実
行命令コードを格納する命令ＲＯＭと、命令ＲＯＭから
読み出された圧縮実行命令コードを伸長して伸長実行命
令コードとして出力する伸長器と、伸長器から出力され
た伸長実行命令コードを格納するためのダイナミックＲ
ＡＭとをＣＰＵおよび周辺回路が形成された同一チップ
内に形成したことを特徴とする。

【００１３】この構成によれば、命令コードを圧縮した
状態で格納し、伸長器によって圧縮された命令コードを
伸長するので、メモリ容量の削減を図ることができ、し
たがってコストの削減を図ることができる。しかも、テ
スト命令を圧縮した状態で格納し、伸長器で伸長したテ
スト命令を内蔵のダイナミックＲＡＭに記憶させてテス
ト命令を実行させるので、メモリ容量を大きくすること
なく多くのテスト命令コードを格納することができ、テ
スト動作時に内蔵のダイナミックＲＡＭを用いることで
外部端子からテスト命令を与えるよりも動作時間を削減
でき、チップ面積の縮小またテスト時間の縮小によるテ
ストコストの削減が可能となる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。（第１の実施の形態）図１は本発明の第１の実施の形態
の半導体装置としてのマイクロコンピュータの構成を示
すブロック図である。図１において、符号１１は全体を
制御するＣＰＵである。符号１２はＣＰＵ１１に対する
圧縮実行命令コードが格納されている不揮発性メモリ
（例えばＲＯＭ）である第１のメモリ（圧縮命令メモ
リ）である。符号１３はＣＰＵ１１において処理される
データ等を一時的に格納するための第２のメモリ（デー
タメモリ）である。符号１４はタイマ、Ａ／Ｄ変換器等
を含む周辺回路である。符号１５はデータを入出力する
ための入出力ポートである。符号１６は入出力ポート１
５に接続する外部端子である。符号１８は第１のメモリ
１２の圧縮命令コードを伸長するための伸長器、１９は
伸長器１８で伸長した命令を格納するための第３のメモ
リ（伸長命令メモリ）である。符号１７はＣＰＵ１１、
第１のメモリ１２、第２のメモリ１３、周辺回路１４、
入出力ポート１５、伸長器１８および第３のメモリ１９
の各機能ブロックがアドレス端子、データ端子で接続さ
れている共通バスラインである。

【００１５】上記の第１のメモリ１２としては、バーン
・イン・テスト等で外部端子から命令を転送できない場
合も想定しているので、ＲＯＭを使用しているが、バー
ン・イン・テストを行わない場合には、ＲＡＭを用いて
もよい。また、第２のメモリ１３としては、例えばＳＲ
ＡＭが用いられ、例えば第１のメモリ１２が４８ｋバイ
トの場合には、第２のメモリ１３は８ｋバイトに設定さ
れる。なお、それらの割合は、目的、仕様に応じて変更
される。

【００１６】また、第３のメモリ１９としては、ＳＲＡ
Ｍ、ＤＲＡＭ等、どのようなＲＡＭを用いてもよいが、
ＤＲＡＭは速度が落ちるので、早さが必要な処理の場合
には、ＳＲＡＭを用いる方が好ましい。なお、第２のメ
モリ１３の一部を第３のメモリ１９として使用すること
もでき、この場合、独立した第３のメモリは省くことが
できる。ただ、第２のメモリをデータ用と命令用の両方
として使用することになるので、管理が大変で、サイズ
も大きくする必要がある。

【００１７】以下、第１の実施例におけるマイクロコン
ピュータの動作について図２を参照しながら説明する。
図２で第３のメモリ１９の詳細な説明をする。図２にお
いて、３１は割り込み処理ルーチンなど特定の命令を常
駐させておく常駐領域、３２、３３および３４は第３の
メモリ１９の残りを３つに分けた場合の第１のバンク、
第２のバンクおよび第３のバンクであり、上記の特定の
命令以外の命令の一部が格納される。各バンクに存在し
ないアドレスがＣＰＵ１１から出力された時は、ＬＲＵ
アルゴリズムやＦＩＦＯアルゴリズム等によって、命令
のヒット率があがるように第３のメモリ１９は制御さ
れ、伸長された命令がロードされる。

【００１８】なお、バンク分けを行う理由は以下のとお
りである。すなわち、バンクに分けていないと、命令が
メモリ上になくなってしまった場合、一時実行を停止し
て次の命令をロードしなくてはならない。ところが、バ
ンク分けをすれば、次に必要なアドレスの命令を予め貯
えておくことができる。したがって、命令のフェッチと
命令の伸長とを並列に行うことができる。

【００１９】また、命令は、複数で一括して圧縮されて
いる。伸長は、伸長器を用いてハードウェア的に実行す
るが、その方式は任意である。ＬＲＵアルゴリズムはＬ
ｅａｓｔＲｅｃｅｎｔｌｙＵｓｅｄアルゴリズム
であり、各バンクの最も長時間参照されないまま置かれ
ているものが選ばれ、新しい命令に取り替えられるとい
うアルゴリズムである。また、ＦＩＦＯアルゴリズムは
ＦａｓｔＩｎＦａｓｔＯｕｔアルゴリズムであ
り、各バンクのうち一番早い時間にロードしたものが選
ばれ、新しい命令に取り替えられるというアルゴリズム
である。

【００２０】まず、最低限必要な常駐しておくべき命令
が第１のメモリ１２から出力され伸長器１８に転送さ
れ、命令を伸長した後、第３のメモリ１９の常駐領域３
１に転送される。つぎに、命令の実行番地を表すプログ
ラムカウンタの値にしたがってＣＰＵ１１がアドレスを
出力する。初期状態の場合、第３のメモリ１９のいずれ
の領域にも存在しないアドレスであるので、第１のメモ
リ１２から圧縮命令が伸長器１８に転送され、伸長さ
れ、第３のメモリ１９の第１のバンク３２に転送され
る。第１のバンク３２には、本来命令が実装されるべき
アドレスが割り振られる。ＣＰＵ１１にはその伸長され
た命令が転送されデコードされ、デコード結果に従い、
命令が実行される。

【００２１】上記における命令は、バンクサイズに伸長
できるように圧縮しておき、バンク毎にまとめて伸長、
転送する。この場合、例えば１バンクを２ｋバイトに
し、平均命令コード長が６バイト程度になっているとき
には、３３０個程度の命令が格納されることになる。プ
ログラムカウンタが第１のバンク３２に割り当てたアド
レスの半ばまで進むと、第１のバンク３２に割り当てた
アドレスの次のアドレス領域が圧縮されている命令群
を、第１のメモリ１２から伸長器１８を通して第２のバ
ンク３３に転送する。第２のバンク３３にも本来命令が
実装されるアドレスを割り振る。

【００２２】同様に、プログラムカウンタが第２のバン
ク３３に割り当てたアドレスの半ばまで進むと、第２の
バンク３３に割り当てたアドレスの次のアドレス領域が
圧縮されている命令群を、第１のメモリ１２から伸長器
１８を通して第３のバンク３４に転送する。第３のバン
ク３４にも本来命令が実装されるアドレスを割り振る。
そして、命令がＣＰＵ１１に渡り、実行していく。

【００２３】またさらに、プログラムカウンタが第３の
バンク３４に割り当てたアドレスの半ばまで進むと、次
に必要になるであろう第３のバンク３４に割り当ててい
るアドレスの次のアドレスが、第３のメモリ１９のどの
バンクにも割り当てられていないので、ページアウトを
実行する。ページアウトは、不要なアドレスを割り当て
ているバンクに、次に必要になるであろうアドレスの命
令を転送し、アドレスを割り当て直すことである。例え
ば、ＦＩＦＯアルゴリズムの場合には、一番最初に転送
された第１のバンクの命令群が全て捨てられ、そのバン
クに次のアドレスの命令群を転送し、第１のバンクには
そのアドレスが再度割り当てられる。

【００２４】このように、プログラムカウンタがバンク
の半ばまで来た時点でページアウトさせることによっ
て、プログラムを逐次的に実行している場合に次のアド
レスにあるはずのプログラムが転送されるのを待つこと
を無くし、命令のバンクへの転送と命令のフェッチ実行
とを並列に行えることを可能にする。例えば、第３のメ
モリ１９に存在しないアドレスがプログラムカウンタの
値により出力され、そのデコード結果が周辺回路１４の
レジスタへのライト命令であるときの状態について説明
する。この時、第３のメモリ１９において一番早期に転
送された伸長命令が含まれているバンクは第３のバンク
３４であるとする。

【００２５】まず、ＣＰＵ１１からプログラムカウンタ
の値に従ってアドレスがアドレスバスに出力される。出
力されたアドレスが第３のメモリ１９の各バンクに割り
当てているアドレスにあるかどうかを判定する。第３の
メモリ１９に前記のアドレスが存在しないので、第１の
メモリ１２からアドレス値に従って、そのアドレス付近
の命令が含まれる命令群の領域が第１のメモリ１２から
伸長器１８に転送され、伸長される。そして、第３のメ
モリ１９のうち一番早期に転送されていた第３のバンク
３４が選択され、その伸長された命令が第３のバンク３
４に転送される。

【００２６】つぎに、アドレスに従って第３のバンク３
４から命令がデータバスに出力され、ＣＰＵ１１に入力
され、デコードされる。デコード結果に従って、ＣＰＵ
１１は書き込みをするレジスタのアドレスをアドレスバ
スに出力し、その書き込みデータをデータバスに出力
し、書き込みタイミングを制御バスに出力することによ
り、命令に書かれているレジスタにデータが書き込まれ
る。

【００２７】また、第１のメモリ１２から伸長器１８へ
のデータ転送、伸長器１８におけるデータ伸長、伸長器
１８から第３のメモリ１９へのデータ転送、第３のメモ
リ１９からＣＰＵ１１へのデータ転送およびＣＰＵ１１
のデータデコードは、ダイレクト・メモリ・アクセス・
コントローラなどにより並列に実行され、全体の命令実
行の時間が短縮される。

【００２８】以上のように、この実施の形態の半導体装
置によれば、データを圧縮した状態で格納し、伸長器１
８によって圧縮データを伸長するので、メモリ容量の削
減を図ることができ、したがってコストの削減を図るこ
とができる。しかも、伸長された命令は、第３のメモリ
１９に一時的に蓄えられるので、第３のメモリ１９に蓄
えられている間に同じ命令が実行される場合には、伸長
処理が省け、高速処理が可能となる。

【００２９】上記の説明では、圧縮するのは、命令コー
ドであったが、命令コード以外のデータについても圧縮
して第１のメモリ１２に格納しておき、必要なときに伸
長させるようにしてもよい。（第２の実施の形態）図３は本発明の第２の実施の形態
の半導体装置としてのマイクロコンピュータの構成を示
すブロック図である。図３において、符号１１から符号
１８までの各ブロックは図１と同じである。符号５１は
内蔵のダイナミックＲＡＭである。

【００３０】一般に、ダイナミックＲＡＭ５１はＬＳＩ
の外部に接続され、通常動作では第２のメモリ１３より
も動作速度は遅いが、大量のデータを格納することがで
きる。図３ではダイナミックＲＡＭ５１を内蔵にするこ
とにより、外付けのダイナミックＲＡＭよりも高速にア
クセスすることが可能となっており、同一チップ内に形
成されているためテスト動作の場合でもＬＳＩ内部で接
続されている。

【００３１】機能テストの場合、テストＲＯＭ領域２３
に圧縮命令を格納しておく。まず、ＣＰＵ１１がアドレ
スを出力する前に、上記圧縮命令コードを伸長器１８に
転送し、伸長し、ダイナミックＲＡＭ５１においてテス
トで使用しない領域に命令コードを転送する。なお、テ
ストで使用しない領域というのは、テストＲＯＭの中に
入っている、命令コードで使用しない領域のことであ
る。

【００３２】一般に、ダイナミックＲＡＭ５１が外付け
の場合、機能テストを実行するときにはダイナミックＲ
ＡＭは接続されていないので、伸長データの転送ができ
ない。一方、第２のメモリ１３は命令を伸長したものを
格納できるだけの領域は持っていないので、利用できな
い。ところが、この実施の形態では、ダイナミックＲＡ
Ｍ５１はＬＳＩの内部に構成されており、大容量のメモ
リであり、メモリサイズに余裕があるので、伸長した命
令を格納することが可能となっている。この場合、ダイ
ナミックＲＡＭ５１は、第１のメモリ１２のデータを伸
長したものを全てでも格納できる程度に容量が設定され
ている（例えば、５１２ｋバイト）。しかし、テスト以
外で、ＤＲＡＭから命令をフェッチすると、速さが必要
な場合、ネックになる。これは、ＤＲＡＭからのフェッ
チの方が、ＳＲＡＭからのフェッチよりも時間がかかる
からである。

【００３３】なお、この実施の形態は、テストを実行す
るためだけに、注目したものであり、ユーザＲＯＭに
は、非圧縮命令があって、直接命令をフェッチすると想
定している。しいていうなら、第３のメモリとしてＤＲ
ＡＭを使用することができるということになる。つぎ
に、ＣＰＵ１１がアドレスをアドレスバスに出力し、そ
のアドレスに従って、ダイナミックＲＡＭ５１から命令
がデータバスに出力される。ＣＰＵ１１はその命令をフ
ェッチし、デコードし、以下従来のマイクロコンピュー
タと同様に動作する。

【００３４】以上のような構成にすれば、少ないテスト
ＲＯＭ領域２３であっても多くの命令を実装でき、ま
た、内蔵のダイナミックＲＡＭを用いているためＬＳＩ
外部から命令を与えるよりも比較的高速に命令をＣＰＵ
１１に転送することが可能となっている。特にバーン・
イン・テストの場合は外部から制御できる端子が少ない
ので、外部から命令をＣＰＵ１１に与えることが実現し
にくいので、上記のように内部で閉じた世界でＬＳＩを
動作させ、テストすることができるので有効である。

【００３５】この実施の形態によれば、命令コードを圧
縮した状態で格納し、伸長器によって圧縮命令コードを
伸長するので、メモリ容量の削減を図ることができ、し
たがってコストの削減を図ることができる。しかも、テ
スト命令を圧縮した状態で格納し、伸長器１８で伸長し
たテスト命令を内蔵のダイナミックＲＡＭ５１に記憶さ
せてテスト命令を実行させるので、メモリ容量を大きく
することなく多くのテスト命令コードを格納することが
でき、テスト動作時に内蔵のダイナミックＲＡＭ５１を
用いることで外部端子からテスト命令を与えるよりも動
作時間を削減でき、チップ面積の縮小またテスト時間の
縮小によるテストコストの削減が可能となる。

【００３６】

【発明の効果】請求項１〜４記載の半導体装置によれ
ば、圧縮データ（または圧縮命令コード）をメモリに格
納し、圧縮データを伸長器により伸長するので、メモリ
容量の削減ができる。また、請求項５記載の半導体装置
によれば、テスト動作時に内蔵のダイナミックＲＡＭを
用いることで外部端子から命令を与えるよりも動作時間
を削減でき、チップ面積の縮小による製造コストの削減
またテスト時間の縮小によるテストコストの削減ができ
る。

【図面の簡単な説明】

【図１】マイクロコンピュータを構成する本発明の第１
の実施の形態における半導体装置の構成を示すブロック
図である。

【図２】第３のメモリの詳細を示すブロック図である。

【図３】マイクロコンピュータを構成する本発明の第２
の実施の形態における半導体装置の構成を示すブロック
図である。

【図４】マイクロコンピュータを構成する従来の半導体
装置の構成を示すブロック図である。

【図５】第１のメモリの詳細を示すブロック図である。

【符号の説明】

１１ＣＰＵ１２第１のメモリ（圧縮データメモリ）１３第２のメモリ１４周辺回路１５入出力ポート１６外部端子１７共通バスライン１８伸長器１９第３のメモリ（伸長データメモリ）２２ユーザＲＯＭ領域２３テストＲＯＭ領域３１常駐領域３２第１のバンク３３第２のバンク３４第３のバンク４１ＣＰＵ４２第１のメモリ４３第２のメモリ４４周辺回路４５入出力ポート４６外部端子４７共通バスライン

Claims

【特許請求の範囲】

【請求項１】圧縮データを格納した圧縮データメモリ
と、前記圧縮データメモリから読み出された圧縮データ
を伸長する伸長器とを備えた半導体装置。
【請求項２】圧縮データメモリがＲＯＭであることを
特徴とする請求項１記載の半導体装置。
【請求項３】圧縮データが伸長された伸長データを格
納する伸長データメモリを付設した請求項１または請求
項２記載の半導体装置。
【請求項４】圧縮データが圧縮実行命令コードからな
り、伸長データが伸長実行命令コードからなる請求項３
記載の半導体装置。
【請求項５】ＣＰＵおよび周辺回路を備え、信号を伝
達するアドレスバス、データバスおよび制御バス等を含
む共通バスラインを内部に有する半導体装置であって、
圧縮実行命令コードを格納する命令ＲＯＭと、前記命令
ＲＯＭから読み出された前記圧縮実行命令コードを伸長
して伸長実行命令コードとして出力する伸長器と、前記
伸長器から出力された前記伸長実行命令コードを格納す
るためのダイナミックＲＡＭとを前記ＣＰＵおよび前記
周辺回路が形成された同一チップ内に形成したことを特
徴とする半導体装置。