JP2001297006A

JP2001297006A - 半導体集積回路装置および情報処理システム

Info

Publication number: JP2001297006A
Application number: JP2000114492A
Authority: JP
Inventors: Yasuhiro Sagesaka; 康博提坂
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-04-17
Filing date: 2000-04-17
Publication date: 2001-10-26

Abstract

(57)【要約】【課題】外部メモリからオンチップＲＡＭ上にデータ
をダウンロードする場合に、ダウンロード時間を短くす
るとともに、ダウンロード中に中央演算処理ユニットの
処理能力を低下させない半導体集積回路装置を提供する
ことにある。【解決手段】演算処理を行う中央演算処理ユニット
（１０）と、中央演算処理ユニット（１０）によりデー
タアクセス可能な内蔵ＲＡＭ（１２）と、圧縮データを
伸張する伸張回路（１６３）と、内蔵ＲＡＭ（１２）上
に展開されるデータを伸張回路（１６３）を通過させて
内蔵ＲＡＭ（１２）に送るか或いは直接内蔵ＲＡＭ（１
２）に送るか何れかを選択可能なセレクタとが、１個の
半導体基板上に設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＣＰＵと
ＲＡＭとが１個の半導体チップに設けられているマイク
ロプロセッサに適用して有用な技術に関し、更にはこの
ようなマイクロプロセッサを搭載した種々の情報処理シ
ステムに利用して特に有用な技術に関する。

【０００２】

【従来の技術】近年、ＣＰＵ（中央演算処理ユニット）
と大容量のＤＲＡＭやＳＲＡＭが１チップに搭載された
マイクロプロセッサが開発され、ＰＤＡやノートＰＣな
どの携帯型情報端末、あるいは衛星放送やケーブルテレ
ビ用のチューナー、並びにインターネットを介して通話
を行うＶＯＩＰ（Voice Over Internet Protocol）シス
テムなどの情報家電においてメインの制御装置として用
いられている。

【０００３】上記のようなオンチップＲＡＭを備えたプ
ロセッサにおいては、プログラムの実行方法としてＲＯ
ＭやフラッシュＲＯＭなど外部メモリに記憶されている
プログラムを一旦オンチップＲＡＭにダウンロードし、
その後、プログラムの命令をオンチップＲＡＭからＣＰ
Ｕに読み出して実行させる方法と、オンチップＲＡＭを
使用せずに直接ＣＰＵが外部メモリにアクセスして命令
を読み込んで実行する方法とがある。

【０００４】

【発明が解決しようとする課題】これらの内、オンチッ
プＲＡＭを使用してプログラムを実行させる方法は、高
速な内部バスを使用して命令を読み込むことができるた
めプログラムの実行速度が向上すると共に、１チップ上
での動作で済むことから消費電力の低減も図れるという
利点がある反面、外部メモリからオンチップＲＡＭにプ
ログラムをダウンロードするのに余計な時間を要すると
いう欠点がある。

【０００５】また、近年の携帯型情報端末などではその
システム規模が増大し、ＣＰＵの処理はマルチタスク化
していると共に、大容量とは云えオンチップＲＡＭの容
量は限られているため、複数のプログラムをオンチップ
ＲＡＭを使用してマルチタスクに実行させようとする
と、常に一定のプログラムをオンチップＲＡＭに格納し
ておくわけにはいかず、ＣＰＵのタスクが切り換わる毎
に外部メモリからオンチップＲＡＭにプログラムをダウ
ンロードしてオンチップＲＡＭの格納プログラムを切り
換える必要がある。

【０００６】しかしながら、外部メモリからオンチップ
ＲＡＭにデータをダウンロードする時間は、未だ無視で
きないレベルにあり更なる高速化が望まれている。

【０００７】また、本発明と直接的に関係はないが本発
明と比較しえる構成として特開平７−２８１９０４号に
開示の「情報処理装置及び情報処理装置のプログラム格
納方法」がある。この情報処理装置は、図９に示すよう
に、プログラムを格納したＥＰＲＯＭ２０１と、上位装
置から新しいプログラムをダウンロードして格納可能な
フラッシュＲＯＭ２０２と、プログラムの実行時に上記
ＥＰＲＯＭ又はフラッシュＲＯＭに格納されているプロ
グラムコードや制御データが展開されるＲＡＭ２０３
と、プログラムを実行するＭＰＵ（Micro Processing U
nit）２０４とを備え、ＥＰＲＯＭ２０１やフラッシュ
ＲＯＭ２０２内のプログラムの内、フラッシュＲＯＭ２
０２に圧縮した制御用プログラムと解凍用プログラムを
含ませたものである。そして、フラッシュＲＯＭ２０２
のプログラムをＲＡＭ２０３上に展開する場合に、先ず
ＲＡＭ２０３に解凍用プログラムを転送し、次にこの解
凍用プログラムを使用して、フラッシュＲＯＭ２０２に
圧縮されて格納されている制御プログラム＃１を解凍し
ながらＲＡＭ２０３に展開するように構成されている。

【０００８】この情報処理装置の目的は、フラッシュＲ
ＯＭ２０２の容量を越えるプログラムを外部からダウン
ロードできるようにするため、ソフトを圧縮・伸張でき
るようにしたものであって、伸張処理はフラッシュＲＯ
Ｍ２０２に格納された解凍用プログラムに基づきＭＰＵ
２０４が行っている。従って、プログラムの伸張処理を
行っている間はＭＰＵ２０４が本来目的としている処理
が出来ないか、或いはその処理能力が低下するといった
不具合を発生させる。

【０００９】本発明の目的は、例えば外部メモリからオ
ンチップＲＡＭ上にプログラムをダウンロードする場合
に、ダウンロード時間を短くするとともに、ダウンロー
ド中に中央演算処理ユニットの処理能力を低下させない
半導体集積回路装置並びに情報処理システムを提供する
ことにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、演算処理を行う中央演算処理ユ
ニットと、該中央演算処理ユニットによりデータアクセ
ス可能な内部メモリと、圧縮データを伸張する伸張回路
と、上記内部メモリ上に展開されるデータを上記伸張回
路を通過させて内部メモリに送るか或いは直接内部メモ
リに送るか何れかを選択可能なセレクタとが、１個の半
導体基板上に設けられている半導体集積回路装置とし
た。

【００１３】このような構成によれば、上記の内部メモ
リ上に展開するプログラムやデータを圧縮して送ること
ができるので、圧縮により大幅にデータ量を少なくでき
る分、データ転送にかかる時間を大幅に短縮することが
できる。さらに、圧縮データの伸張は中央演算処理ユニ
ットではなく伸張回路が行うので、内部メモリ上にデー
タを展開している間も中央演算処理ユニットの負荷はそ
れほど高くならず、中央演算処理ユニットは処理能力を
あまり落とさずに任意の処理を続行することが出来る。
また、非圧縮のコードやデータはセレクタにより伸張回
路を通さないように制御できるので、非圧縮データの転
送処理は通常通り行える。

【００１４】望ましくは、アドレス信号を伝送するアド
レスバス、データ信号を伝送するデータバス、および上
記伸張回路により伸張された伸張データが伝送される伸
張データ専用パスをそれぞれ備え、上記伸張回路を通過
した伸張データは上記伸張データ専用バスを介して上記
内部メモリに伝送されるように構成する。

【００１５】このように構成することで、内部メモリ上
へデータを展開するためにデータバスが占有されること
がないので、内部メモリ上へのデータの展開中に中央演
算処理ユニットはデータバスを使用することが出来る。
それゆえ、データの展開中も中央演算処理ユニットはデ
ータバスを用いて任意の処理を続行することが出来る。

【００１６】また望ましくは、外部から送られてくる信
号を上記アドレスバス、データバスおよび伸張データ専
用バスからなる内部バスのプロトコルに整合させて該内
部バスに転送する外部バスインターフェースを備え、上
記セレクタおよび上記伸張回路は上記外部バスインター
フェースの前段に設けられ、外部から送られてくる圧縮
データは順次上記セレクタ、伸張回路、外部バスインタ
ーフェースを介して上記内部メモリに送られるように構
成する。

【００１７】また、上記内部バスに外部メモリを直接接
続可能なように該内部バスの状態を制御するバスステー
ト制御回路を備え、上記中央演算処理ユニットからの制
御信号に基づいて該バスステート制御回路が上記セレク
タの選択制御を行うように構成する。

【００１８】このように構成することで、外部から送ら
れてくる圧縮データに対してセレクタの切換え動作や内
部バスの制御を容易に整合させることが出来る。

【００１９】また、本発明の情報処理システムは、上述
の半導体集積回路装置と、該半導体集積回路装置により
実行されるプログラムコードおよび制御データが記憶さ
れる外部メモリとを備え、上記半導体集積回路装置と外
部メモリとが上記半導体集積回路装置の内部バスより低
速に動作するシステムバスに接続されている情報処理シ
ステムにおいて、上記外部メモリに記憶されたプログラ
ムコードおよび制御データには圧縮されたデータと非圧
縮のデータとが含まれ、これらのうち圧縮されたデータ
は上記半導体集積回路装置内の伸張回路を通って上記内
部メモリに展開され、該内部メモリから上記中央演算処
理ユニットに読み出されて実行されるように構成する。

【００２０】このような情報処理システムによれば、低
速なシステムバスを介して半導体集積回路装置内部の内
部メモリにプログラムコードや制御データを転送する際
に、圧縮してデータサイズを大幅に小さくしたプログラ
ムコードや制御データを転送できるので、転送時間を大
幅に短縮することが出来る。また、圧縮プログラムや圧
縮データの伸張は伸張回路により行うので中央演算処理
ユニットの負荷を高めることがない。さらに、システム
バスに接続された外部メモリ（例えばＲＯＭやフラッシ
ュメモリ）に格納されるプログラムコードや制御データ
の一部を圧縮しておけるので、プログラムコードや制御
データの容量を実際のものより多く蓄えておくことが出
来る。

【００２１】また、上記外部メモリにはプログラムのど
の部分が圧縮コードであるかを示すコード態様情報が記
憶されるように構成する。そして、上記圧縮プログラム
や圧縮データの伸長は上記コード態様情報に基づいて行
うようにする。

【００２２】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２３】図１は、本発明を適用して好適なプロセッ
サ（半導体集積回路装置）を示す概略構成図、図２は、
図１のバス制御＆インターフェース回路の部分を詳細に
示したブロック図である。

【００２４】この実施例のプロセッサ１は、順次命令コ
ードをフェッチして各種演算処理を行うＣＰＵ（中央演
算処理ユニット）１０と、外部に設けられた主記憶装置
（例えば外部メモリ４０）のデータや内蔵ＲＡＭ１２の
データの一部を一時的に写してＣＰＵ１０に高速にアク
セスさせるキャッシュメモリ１１と、例えば４Ｍバイト
など大容量のＳＤＲＡＭ（Synchronous Direct Random
Access Memory）からなる内部メモリとしての内蔵ＲＡ
Ｍ１２と、該内蔵ＲＡＭ１２のアドレス管理を行うＭＭ
Ｕ（Memory Management Unit）１３と、ＣＰＵ１０から
の指示により内蔵ＲＡＭ１２へのデータ転送をＣＰＵ１
０の動作と独立して行うＤＭＡＣ（Direct Memory Acce
ss Control）機能回路１４と、割込み機構やタイマおよ
びシリアルインターフェース等の周辺機能回路１５と、
およびＣＰＵ１０や内蔵ＲＡＭ１２が接続される内部バ
ス２０の制御および外部システムバス３０と信号の送受
信を行うバス制御＆インターフェース回路１６とを備
え、例えばシリコンのような１個の半導体チップ上に形
成されている。

【００２５】そして、上記プロセッサ１は、外部のシス
テムバス２０を介して例えばフラッシュメモリやＲＡＭ
等からなる相対的に遅いが大容量の外部メモリ４０に接
続されている。

【００２６】上記のバス制御＆インターフェース回路１
６は、図２に示すように、外部システムバス３０と内部
バス２０との間でプロトコルを調整する外部バスインタ
ーフェースとしてのバスコントローラ１６１と、ＣＰＵ
１０、内蔵ＲＡＭ１２、ＤＭＡＣ機能回路１４、バスコ
ントローラ１６１および外部システムバス３０等のバス
権獲得要求に対してバス権を与えるバス調停回路１６２
と、所定の方式（例えばＶ．４２ｂｉｓ、ＬＺ、ＭＨ、
ＭＲ、ＭＭＲ方式など）で圧縮されたデータを伸張する
伸張回路１６３と、外部システムバスから送られてくる
データを伸長回路１６３を経由する側と経由しない側と
に選択してバスコントローラ１６１側に送るセレクタ１
６４と、内部バス２０の物理アドレス空間を外部メモリ
に対応させたり、特に制限されないが外部メモリのリフ
レッシュ制御を行うなどして内部バス２０に直接外部メ
モリを接続可能とするバスステート制御部１６５とを備
えている。

【００２７】バスステート制御部１６５からは、外部メ
モリ４０から圧縮プログラムや圧縮データを内蔵ＲＡＭ
１２にダウンロードする際にＣＰＵ１０又はＤＭＡＣ機
能回路１４から出力される伸長ダウンロードコマンドに
基づき上記セレクタ１６４とマルチプレクサ１２１にダ
ウンロード制御信号が出力されるようになっている。

【００２８】内部バス２０は、データバス２１、アドレ
スバス２２、外部メモリから伸長後のプログラムコード
やデータを内蔵ＲＡＭ１２に転送する際に使用される伸
長データ専用バスとしてのダウンロード専用バス２３、
その他、バス調停回路１６２との間でバス権獲得の要求
信号やバス権を与える信号が転送されるアービトレーシ
ョンバスなどを備えて構成される。

【００２９】上記内蔵ＲＡＭ１２は、アドレスバス２２
とは直接続されデータバス２１およびダウンロード専用
バス２３とはマルチプレクサ１２１を介して接続可能に
され、バスステート制御部１６５から出力されるダウン
ロード制御信号により何れか一方のバスがＲＡＭ１２に
接続される。具体的には、バスステート制御部１６５か
ら出力されるダウンロード制御信号がハイレベルにされ
ると、マルチプレクサ１２１はダウンロード専用バス２
３側に接続を切り換え、それ以外の時にはデータバス２
１側にデータ転送可能な状態に制御される。

【００３０】同様にセレクタ１６４は、バスステート制
御部１６５から出力されるダウンロード制御信号がハイ
レベルにされると伸長回路１６３側の経路を有効とし、
その他の場合には伸長回路１６３を通らない側の経路を
有効とする。なお、バスステート制御部１６５からセレ
クタ１６４とマルチプレクサ１２１にそれぞれ別々の制
御信号が出力されるように構成してもよく、そうするこ
とで非圧縮プログラムや非圧縮データを内蔵ＲＡＭ１２
にダウンロードする際に、これらプログラムやデータを
伸長回路１６３を通さずにダウンロード専用バス２３を
使用してデータ転送させることも出来る。

【００３１】次に、Ｃ＋＋言語などの高級言語で作成さ
れたプログラムのソースコードを上記プロセッサ１に対
応したアセンブリや機械語に翻訳するコンパイラシステ
ムについて説明する。

【００３２】このコンパイラシステムは、ホストコンピ
ュータで構成され、プログラムのソースコードの各サブ
ルーチン毎或いは各関数毎又は各番地毎に、翻訳語のコ
ードが次の３つのコード態様の何れかになるように選択
指定可能なコード態様指定機能を備えている。上記３つ
のコード態様とは、プログラムコードを外部メモリ４０
から直接ＣＰＵ１０に１命令ずつ読み込ませる（キャッ
シュメモリ１１の介在を含む）直接態様と、一旦内蔵Ｒ
ＡＭ１２にダウンロードしてからＣＰＵ１０に読み込ま
せるさせる通常ダウンロード態様と、圧縮データの形式
でプログラムを保存しておき伸長させながら内蔵ＲＡＭ
１２にダウンロードしてＣＰＵ１０に読み込ませる伸長
ダウンロード態様とである。

【００３３】これらのうち、直接態様と、それ以外の２
つのダウンロード態様の選択はユーザーがシステムに指
令を与えることで指定できるようになっている。また、
通常ダウンロード態様と伸長ダウンロード態様とは、コ
ンパイラが実際にプログラムコードを圧縮してその圧縮
率が設定値より高い場合に伸長ダウンロード態様が、低
い場合に通常ダウンロード態様がそれぞれ自動的に指定
されるように構成されている。

【００３４】また、上記の３つのコード態様の指定を、
自動的にコンパイラが判断して行うようにしても良い。
コンパイラによる自動判断処理は、例えば、ソースコー
ドに含まれる各サブルーチンや関数の夫々について呼び
出される可能性のある回数を計数し、呼び出される可能
性が多いものを通常ダウンロード態様又は伸長ダウンロ
ード態様に指定し、それらを一旦圧縮して圧縮率の高い
ものを伸長ダウンロード態様に指定するようにすること
で実現できる。

【００３５】図３には、上記コンパイラシステムによる
ソースコードのコンパイルからプログラムが図１のシス
テムにロードされて実行されるまでのプログラムコード
の状態変化のチャートを示す。図中、（ａ）はプログラ
ムのソースコード、（ｂ）はコンパイルおよびアセンブ
ル後の段階、（ｃ）は図１のシステムの外部メモリ（メ
インメモリ）４０に格納した段階、（ｄ）は図１のシス
テムのプロセッサ１によりプログラムがロードされてい
る段階を示している。

【００３６】同図（ａ）に示すように、ソースコードの
段階においてプログラムはサブルーチンや関数又は番地
指定により各プログラムコード毎に直接態様（図中「外
部プログラムコード」と示す）のものと、通常ダウンロ
ード態様或いは伸長ダウンロード態様（図中「内部プロ
グラムコード」と示す）のものとに区分される。

【００３７】コンパイルおよびアセンブルを行うと、図
３（ｂ）に示すように、直接態様のものは通常通りのプ
ログラムコード（図中「外部プログラムコード」と示
す）に変換され、通常ダウンロード態様或いは伸長ダウ
ンロード態様のものはコンパイルとアセンブルの後に一
旦所定の圧縮処理が行われて圧縮率が設定値以上のもの
は伸長ダウンロード態様として圧縮されたコードに変換
され、圧縮率が設定値以下のものは通常ダウンロード態
様として圧縮される前のコードに戻される。そして、各
プログラムコードに論理的な番地「＄Ａ１〜＄Ｒ１」が
付与される。

【００３８】また、図には省略しているが、プログラム
の一部（例えば初期段階に実行されるダウンローダルー
チンの中）には、プログラムのどの部分がどの態様であ
るかを認識可能なコード態様情報としてのコード態様認
識情報が含まれ、このコード態様認識情報に基づいてプ
ログラムの開始時にＣＰＵ１０が適宜対応したプログラ
ムのダウンロード処理が行われるようになっている。コ
ード態様認識情報は、特に制限されないが、例えばプロ
グラムを番地順に沿って各態様ごとにブロック分けし、
例えば番地「＄Ｃ１〜＄Ｄ１」が伸長ダウンロード態
様、番地「＄Ｍ１〜＄Ｎ１」が通常ダウンロード態様と
云うように、各ブロック毎にその態様種別とブロックの
開始番地および終了番地とを対応付ける情報である。

【００３９】そして、プログラムは図３（ｃ）に示すよ
うに図１のシステムの外部メモリ４０に格納される。ま
た、このとき上記コード態様認識情報と番地との対応も
外部メモリ４０に格納される。

【００４０】図１のシステムのＣＰＵ１０によるプログ
ラムのダウンロードは、上記コード態様認識情報に基づ
くＣＰＵ１０のコマンドにより、伸長ダウンロード態様
のプログラムコードは伸長回路１６３を通過する経路
で、通常ダウンロード態様のプログラムコードは伸長回
路１６３を通過しない経路で、それぞれ内蔵ＲＡＭ１２
にダウンロードされる。

【００４１】詳細には、ＣＰＵ１０は先ず外部メモリ４
０から上記コード態様認識情報を読み出してその情報に
基づいてプログラムコードを各ブロック毎に、外部メモ
リ４０の或るアドレスから或る量のデータを内蔵ＲＡＭ
１２に転送させるコマンドをＤＭＡＣ機能回路１４に出
力すると共に、伸長ダウンロード態様のプログラムコー
ドに関しては伸長回路１６３とダウンロード専用バス２
３を使用して内蔵ＲＡＭ１２にデータ転送を行わせるコ
マンドをバスステート制御部１６５に出力する。する
と、これらコマンドによりバスステート制御部１６５か
ら所定のダウンロード制御信号が出力されると共に、Ｃ
ＰＵ１０の動作と独立してＤＭＡＣ機能回路１４がプロ
グラムコードの指示された所定ブロックのデータ転送の
処理が行われる。

【００４２】具体的には、ダウンロードされるプログラ
ムが伸長ダウンロード態様の内部圧縮プログラムコード
の場合には、ＣＰＵ１０からダウンロード制御信号によ
ってセレクタ１６４が伸長回路１６３側に、マルチプレ
クサ１２１がダウンロード専用バス２３側にそれぞれ切
り換えられる。そして、この状態でＤＭＡＣ機能回路１
４が動作して、外部メモリ４０を直接アクセスして、プ
ログラムコードの１ブロック分のデータが連続的に読み
出して内蔵ＲＡＭ１２に転送させる。

【００４３】このようなデータ転送処理によれば、内部
圧縮プログラムコードのダウンロード時にＣＰＵ１０に
多大な負荷がかからず、内部バス２０もダウンロード専
用バス２３のみ占有されるのみなので、ＣＰＵ１０に他
の処理を継続させながら並行してダウンロード処理を行
うことが出来る。

【００４４】内蔵ＲＡＭ１２にダウンロードされたプロ
グラムコードには、図３（ｄ）に示されるように、プロ
グラムのシーケンス処理で使用される番地「＄Ａ２〜＄
Ｊ２」が付与される。そして、ＣＰＵ１０により内蔵Ｒ
ＡＭ４０にダウンロードされた内部プログラムコードは
順次プログラムの流れに従ってフェッチされて実行され
ていく。直接態様のプログラム実行の際、外部メモリ４
０に格納された外部プログラムのコードのフェッチなど
には、伸長回路１６３やダウンロード専用バス２３は使
用されず、データバス２１とアドレスバス２２とを使用
して命令フェッチとデータ転送が行われる。

【００４５】図４には、システム起動時に読み込まれる
ソフトウェアのデータチャートを、図５にはこのソフト
ウェア中に含まれ初期設定やオペレーションシステム等
のメインプログラムを読み込む起動処理専用のブートロ
ーダーの一例を示すフローチャートを示す。

【００４６】このソフトウェアはシステムの起動時にＣ
ＰＵ１０により初めて読み込まれて実行されるシステム
ブート用のソフトウェアであり、上述のコンパイル処理
により前記実施例と同様に外部プログラムコードと内部
プログラムコード、並びにダウンロードの際に伸長処理
される内部圧縮プログラムコードとにブロック分けされ
て外部メモリ４０に格納される。

【００４７】また、このプログラムコードの途中、ＣＰ
Ｕ１０により初期の段階で実行に移される番地「＄Ｉ
１」には、システムの初期設定を行う処理プログラム
と、内部プログラムコードを内蔵ＲＡＭ１２にダウンロ
ードするダウンローダの処理プログラムとからなるブー
トローダーが作成されている。

【００４８】図５に示すように、このブートローダーに
は、システム初期設定処理（ステップＳ１）と、内部プ
ログラムコードや内部圧縮プログラムコードを内蔵ＲＡ
Ｍ１２にダウンロードするダウンローダ処理（ステップ
Ｓ２〜Ｓ６）と、その後のメインプログラムの起動並び
にアプリケーションや各種ファームウェアの実行処理
（ステップＳ７，Ｓ８）とが含まれている。

【００４９】ダウンローダ処理は、始めに伸長方式の設
定を行い、その後、圧縮されているプログラムコードを
ブロック単位で伸長ダウンロードする処理を行うもので
ある。上記伸長方式の設定処理は、伸長回路１６３が複
数種類の伸長方式を有し、その何れかがバスステート制
御部１６５から出力される制御信号により選択可能に構
成されているとして設けられたものである。それゆえ、
伸長回路１６３の伸長方式が一種類しかない場合はステ
ップＳ２の伸長方式設定処理は省略される。

【００５０】上記システム起動時のブートローダーで実
行されるダウンローダ処理においては、ダウンロード時
に内蔵ＲＡＭ１２は空の状態であるため、予め内部圧縮
プログラムコードの伸長後のデータ容量を算出してお
き、内蔵ＲＡＭ１２への登録先アドレスや登録データ量
を指定しておくようにする。このように構成することで
起動時のダウンロード処理をより高速に行うことが出来
る。

【００５１】図６は、上記実施例のプロセッサ１を組み
込んだ情報処理システムであるＶＯＩＰ（Voice Over I
nternet Protocol）システムの構成を示すブロック図で
ある。

【００５２】同図において、５１はキーボードなどの入
力装置、５２は液晶ディスプレーなどの表示装置、５３
はインターネットと接続可能な通信デバイス、５４は音
声信号とデジタル信号とを変換する音声入出力デバイス
でありスピーカやマイクと接続されている。

【００５３】上記のようなＶＯＩＰシステムでは、プロ
セッサが処理するミドルウェアとして複数種の音声圧縮
伸長処理、エコーキャンセラー、およびＴＣＰ／ＩＰな
どのインターネット用通信プロトコルなどが必要とさ
れ、さらに制御用ソフトウェアとしてオペレーションシ
ステム、その他のネットワークプロトコル、ＶＯＩＰア
プリケーション、および周辺機器のドライバ等が使用さ
れる。

【００５４】上記システムにおいて同じ音声圧縮処理を
外部メモリ４０のみを使用して行った場合と、ミドルウ
ェアを内蔵ＲＡＭ１２に格納して行った場合とでは、そ
の処理能力に次のような違いがでてくる。

【００５５】例えば、ＶＯＩＰの回線数を３ｃｈ、プロ
セッサの動作速度を１３３ＭＨｚとして所定単位の処理
を行ったとすると、外部メモリ４０のみを使用した場
合、音声圧縮伸長処理に２５ＭＨｚ×３ｃｈ＝７５ＭＨ
ｚ、エコーキャンセラーに１５ＭＨｚ×３ｃｈ＝４５Ｍ
Ｈｚ、インターネット用通信プロトコルに５ＭＨｚ、オ
ペレーションシステムに１０ＭＨｚ、ネットワークプロ
トコルに１５ＭＨｚで、総合処理量は１５０ＭＨｚとな
る。

【００５６】一方、内蔵ＲＡＭ１２にミドルウェアを格
納した場合には、音声圧縮伸長処理に２０ＭＨｚ×３ｃ
ｈ＝６０ＭＨｚ、エコーキャンセラーに１２ＭＨｚ×３
ｃｈ＝３６ＭＨｚ、インターネット用通信プロトコルに
５ＭＨｚ、オペレーションシステムに１０ＭＨｚ、ネッ
トワークプロトコルに１５ＭＨｚで、総合処理量は１２
６ＭＨｚとなり、パフォーマンスが向上することが分か
る。

【００５７】さらに、ミドルウェアを内蔵ＲＡＭ１２に
ダウンロードする際に、上述の内部圧縮プログラムコー
ドを用いて伸長回路１６３で伸長しながらダウンロード
することで、内部バス２０に較べて低速な外部システム
バス３０を使用したダウンロードでも次のように大幅に
時間の短縮を図ることが出来る。

【００５８】例えば、圧縮方式にＶ４２ｂｉｓを用いた
場合、プログラムコードは約１／２〜１／４程度に圧縮
可能であり、画像データ等のデータは最大１／１００程
度に圧縮可能である。内部バス２０の動作速度を１３３
ＭＨｚ、外部システムバス３０のバススピードを６６Ｍ
Ｈｚ、バス幅を３２ｂｉｔ、内部バス２０のリード・ラ
イトのサイクルを１サイクル、外部システムバス３０の
リード・ライトのサイクルを２サイクル、伸長回路１６
３を通して転送する際のオーバーヘッドを１サイクル、
２Ｍバイトのプログラムコードが１／８に圧縮されたと
すると、圧縮プログラムコードを伸長回路１６３とダウ
ンロード専用バス２３を使用してダウンロードするの
と、非圧縮でデータバス２１を使用してダウンロードす
るのでは、次のように違いがでてくる。

【００５９】すなわち、非圧縮でダウンロードした場
合、（２Ｍｂｙｔｅ（データサイズ）／４ｂｙｔｅ（バ
ス幅））×（１ｃｙｃｌｅ／１３３ＭＨｚ＋２ｃｙｃｌ
ｅ×１／６６ＭＨｚ）＝１９．８３ｍｓのダウンロード
時間となるのに対して、圧縮データを伸長しながらダウ
ンロードした場合、（０．２５Ｍｂｙｔｅ（圧縮データ
サイズ）／４ｂｙｔｅ）×２ｃｙｃｌｅ×１／６６ＭＨ
ｚ＋（２Ｍｂｙｔｅ（伸長後データサイズ）／４ｂｙｔ
ｅ）×２（伸長時のオーバーヘッドとリードライトサイ
クル）×１／１３３ＭＨｚ＝５．９２ｍｓのダウンロー
ド時間となり約７０％短縮される。

【００６０】内蔵ＲＡＭ１２の容量は限られているた
め、特にマルチタスク処理を行うシステムの場合に、ミ
ドルウェアは必要なときに内蔵ＲＡＭ１２にダウンロー
ドして使用することが想定されるが、上記ダウンロード
時間の短縮によりミドルウェアを瞬時にダウンロードし
てリアルタイムで実行させることが可能となる。

【００６１】以上のように、上記実施例のプロセッサ１
によれば、チップに内蔵された伸長回路１６３やセレク
タ１６４により、内蔵ＲＡＭ１２上に展開するデータを
圧縮して送ることができるので、データ転送にかかる時
間を大幅に短縮することができる。さらに、圧縮データ
の伸張はＣＰＵ１０ではなく伸張回路１６３が行うの
で、内蔵ＲＡＭ１２上にデータを展開している間も中央
演算処理ユニットの処理能力をあまり落とさずに任意の
処理を続行することが出来る。また、非圧縮のプログラ
ムやデータはセレクタにより伸張回路を通さないように
制御できるので、非圧縮データの転送処理も通常通り行
える。

【００６２】また、チップ内部のバスにダウンロード専
用バス２３を備え、圧縮データを伸長して内蔵ＲＡＭ１
２に展開する際、内部のデータバス２１を使用せずにダ
ウンロード専用バス２３を使用するので、内部バス２１
は占有されずに他の処理に使用することが出来る。

【００６３】また、伸長回路１６３をバスコントローラ
１６１の前段に設けたり、セレクタ１６４の制御をバス
ステート制御部１６５に行わせることで、外部から送ら
れてくる信号に対してセレクタの切換え動作や内部バス
の制御を比較的容易に整合させることが出来る。

【００６４】また、上記実施例のプロセッサ１を搭載し
た情報処理システムによれば、プロセッサ１による上述
の作用により情報処理システムのパフォーマンスが向上
するとともに、情報処理システム内に記憶されるファー
ムウェアやミドルウェアを圧縮しておけるので、備わる
記憶装置の容量が少なくても、それより大きなデータを
格納しておくことが出来るという効果も得られる。

【００６５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６６】例えば、上記実施例では、内蔵ＲＡＭ１２
に展開するプログラムコードやデータをプログラムの起
動時に一括してダウンロードする方式を説明したが、一
括にダウンロードするのではなく、プログラムの実行中
に或るモジュールが必要となった場合に、このターゲッ
トモジュールの伸長とダウンロードの命令をＣＰＵ１０
から発行させて、伸長処理と内蔵ＲＡＭ１２へのダウン
ロード処理とを行うようにしても良い。それにより、内
蔵ＲＡＭ１２へ展開するプログラムコードやデータの容
量がメモリ容量を上回るような場合でも、効率的に内蔵
ＲＡＭ１２を使用することが出来る。

【００６７】また、内蔵ＲＡＭ１２にプログラムをダウ
ンロードする際に使用されるコード態様認識情報とし
て、圧縮または非圧縮の情報、開始番地と終了番地、圧
縮時のデータ容量に加えて、伸長後のデータ容量を付加
しても良く、それにより、伸長後のデータが内蔵ＲＡＭ
１２の空き容量に収まるか否か容易に確認できるように
なり、収まらない場合には使用しないモジュールのプロ
グラムコードを内蔵ＲＡＭ１２から排除するなどのメモ
リ管理をすばやく行えるなど、ダウンロード処理のパフ
ォーマンスを向上させることが出来る。

【００６８】また、内蔵ＲＡＭ１２を複数の領域に分割
しておき、１つの領域で内部バス２１を介したデータ転
送を行っている間に、他の領域でダウンロード専用バス
２３を介してデータのダウンロードを行えるように構成
しても良く、このように構成することで内蔵ＲＡＭ１２
のある領域のプログラムをＣＰＵ１０が実行している間
に、他の領域に他のプログラムのダウンロードを行うと
いった並列処理が可能となる。それにより、マルチタス
クでプログラム処理を行うようなシステムにおいて、或
るプログラムの実行中に他のプログラムを内蔵ＲＡＭ１
２上に入れ替えることが可能となり、複数のプログラム
処理をリアルタイムで切り換えて実行すると云った高速
処理が可能となる。

【００６９】また、伸長回路の配置やプログラムを記憶
する記憶装置の所在についても次の図７や図８に示すよ
うな変形例がありえる。

【００７０】図７は、本発明の半導体集積回路装置の第
１変形例を示す概略構成図である。

【００７１】この変形例は、伸長回路１６３をバスコン
トローラ１６１の手前でなく、バスコントローラ１６１
より内蔵ＲＡＭ１２側に設けた例である。このような構
成においては、外部メモリ４０からダウンロードされる
プログラムコードやデータはバスコントローラ１６１か
ら内部バス２０に転送された後、伸長回路１６３で伸長
されて内蔵ＲＡＭ１２上に展開されることになる。

【００７２】図８は、本発明の半導体集積回路装置の第
２変形例を示す概略構成図である。

【００７３】この変形例は、電源をオフしても記憶内容
を保持可能なＲＯＭやフラッシュメモリ等の記憶装置１
８をチップ内部に備えたプロセッサの場合である。この
ようなプロセッサの場合、上記記憶装置１８にミドルウ
ェアなどのプログラムを格納しておき、これらのプログ
ラムコードやデータを伸長回路１６３で伸長して内蔵Ｒ
ＡＭ１２に展開し、ＣＰＵ１０により実行させるという
ものである。伸長回路１６３は図１の箇所に設けること
も図２の箇所に設けることも可能である。

【００７４】このようなプロセッサによれば、プログラ
ムを内蔵ＲＡＭ１２上にダウンロードする際に高速な内
部バスを使用できるので、このダウンロード時間を更に
短縮できるという効果が得られる。それに加えて、記憶
装置１８に格納するプログラムを圧縮しておけるので、
容量の限られた記憶装置１８により多くのコマンドコー
ドやデータを格納することが出来るといった効果も得ら
れる。

【００７５】また、コード態様認識情報も外部メモリで
なくプログラムと一緒に上記のチップ内部の記憶装置１
８に格納される。また、図１のようなシステムにおいて
も、コード態様認識情報を外部メモリ４０に格納してお
くのではなく、ＭＭＵに記憶させたり、別個プロセッサ
内にコード態様認識情報を記憶するレジスタ等を設け
て、該レジスタに格納しておくようにしても良い。この
コード態様認識情報の格納はプログラムを図１のシステ
ムにロードする際に行うようにしたり、プログラムの１
回目の起動時に格納し、２回目以降の起動にはこの格納
されたコード態様認識情報を使用してプログラムのダウ
ンロードを行うように構成することも可能である。

【００７６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である情報処
理システムに搭載されるメイン制御用のプロセッサにつ
いて説明したがこの発明はそれに限定されるものでな
く、例えば信号処理用のＤＳＰ（Digital Signal Proce
ssor）など、中央演算処理ユニットを搭載した種々の半
導体集積回路装置に利用することができる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００７８】すなわち、本発明に従うと、プログラムや
データをチップに内蔵したＲＡＭ上にダウンロードする
際に、データ転送にかかる時間を大幅に短縮でき、且
つ、このデータ転送処理により中央演算処理ユニットの
負荷を高めることがないという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体集積回路装置の
実施例を示す概略構成図である。

【図２】実施例の半導体集積回路装置のバス制御＆イン
ターフェース回路部を詳細に示すブロック図である。

【図３】実施例の半導体集積回路装置により実行される
プログラムのソースコードからメモリに転送されるまで
のプログラムコードの状態変化を示すチャートである。

【図４】システム起動時に読み込まれるソフトウェアの
データチャートである。

【図５】図４のソフトウェア中に含まれるブートローダ
ーの一例を示すフローチャートである。

【図６】実施例の半導体集積回路装置を組み込んだ情報
処理システムとしてＶＯＩＰシステムの構成を示すシス
テムブロック図である。

【図７】本発明の半導体集積回路装置の第１変形例を示
す概略構成図である。

【図８】本発明の半導体集積回路装置の第２変形例を示
す概略構成図である。

【図９】ダウンロードした圧縮プログラムを伸張してＲ
ＡＭ上に展開する従来構成の一例を示すブロック図であ
る。

【符号の説明】

１プロセッサ１０ＣＰＵ１２内蔵ＲＡＭ（内部メモリ）１１キャッシュメモリ１３ＭＭＵ１４ＤＭＡＣ機能回路１５周辺機能回路２０内部バス２１データバス２２アドレスバス２３ダウンロード専用バス３０外部システムバス４０外部メモリ１２１マルチプレクサ１６１バスコントローラ１６２バス調停回路１６３伸張回路１６４セレクタ１６５バスステート制御部

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 15/78 ５１０Ｇ０６Ｆ 9/06 ４２０Ｈ

Claims

【特許請求の範囲】

【請求項１】プログラムコードに従って演算処理を行
う中央演算処理ユニットと、該中央演算処理ユニットに
よりデータアクセス可能な内部メモリと、圧縮データを
伸張する伸張回路と、上記内部メモリ上に展開されるデ
ータを上記伸張回路を通過させて内部メモリに送るか或
いは直接内部メモリに送るか何れかを選択可能なセレク
タとが、１個の半導体基板上に設けられていることを特
徴とする半導体集積回路装置。
【請求項２】アドレス信号を伝送するアドレスバス、
データ信号を伝送するデータバス、および上記伸張回路
により伸張された伸張データが伝送される伸張データ専
用パスをそれぞれ備え、上記伸張回路を通過した伸張デ
ータは上記伸張データ専用バスを介して上記内部メモリ
に伝送されるように構成されていることを特徴とする請
求項１記載の半導体集積回路装置。
【請求項３】上記アドレスバスおよびデータバスを有
した内部バスに外部メモリを直接接続可能なように該内
部バスの状態を制御するバスステート制御回路を備え、
上記中央演算処理ユニットからの制御信号に基づいて該
バスステート制御回路が上記セレクタの選択制御を行う
ように構成されていることを特徴とする請求項１又は２
に記載の半導体集積回路装置。
【請求項４】上記請求項１〜３の何れかに記載の半導
体集積回路装置と、該半導体集積回路装置により実行さ
れるプログラムコードおよび制御データが記憶される外
部メモリとを備え、上記半導体集積回路装置と外部メモ
リとが上記半導体集積回路装置の内部バスより低速に動
作するシステムバスに接続されている情報処理システム
において、上記外部メモリに記憶されたプログラムコードおよび制
御データには圧縮されたデータと非圧縮のデータとが含
まれ、これらのうち圧縮されたデータは上記半導体集積
回路装置内の伸張回路を通って上記内部メモリに展開さ
れ、該内部メモリから上記中央演算処理ユニットに読み
出されて実行されるように構成されていることを特徴と
する情報処理システム。
【請求項５】上記外部メモリにはプログラムのどの部
分が圧縮コードであるかを示すコード態様情報が記憶さ
れていることを特徴とする請求項４記載の情報処理シス
テム。